JPH01501033A - 素早い注文設計及び独特な試験能力の為の集積回路パッケージ形式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 素早い注文設計及び独特な試験能力の為の集積回路パッケージ形式 発　明　の　背　景 この発明は、相互接続線の経路を定める様に出来る様に保証すると共に、所定の 技術的な設計に従って素早く形式を定めることが出来る様な集積回路チップに対 するパッケージ形式に関する。更に具体的に云えば、この発明は重合体フィルム ・オーバーレーに、注文による動作形式に集積回路チップ（１つ又は複数）の形 式を定める手段としてメタライズ・パターンを設けであるが、非常に短い時間、 典型的には１日未満の内に作ることが出来る様なパッケージ方法に関する。この 発明のパッケージ形式は、チップの機能ブロックの試験に特に役立つ新規なマク ロセル・チップ設計を利用することが出来る様にする。

ニーで解決しようとする全体的な問題は、所定の技術的な設計から、経済的に敏 速に電子システムを製造することである。これに関連する２番目の問題は、欠陥 をてっとり早く切離し、試験が完全であると云う非常に高度の保証を与える様な 試験方法を提供することである。この試験方法は敏速に経済的に行なうべきであ る。勿論、電子システムはこういう問題にある程度まで取組んで来た。従来のシ ステムは、ワイヤ・ラップ及び印刷配線技術、ゲート・アレー、プログラム可能 な論理アレー及び完全注文形の集積回路の製造により、パッケージされたチップ の相互接続を持っていた。

過去２０年間、パッケージされたチップを相互接続することが、多くの電子シス テムを提供する主な方法であった。

ワイア・ラップ方法では、ワイア・ラップを持つソケットを設け、相互接続しよ うとする論理チップをこういうソケットに配置する。その後、ワイヤ・リストに 従って、ワイヤ・ラップ・ビンの周りにワイヤを巻付けることにより、相互接続 が施される。これは自動機械又は手動機械によって行なうことが出来る。ワイヤ 争ラップの主な欠点は、１枚の板をラップするのに必要な時間の長さであり、そ の為に、この方法は、ひな形量外の全ての用途にとって経済性がなかった。更に 、ワイヤ・ラップ板は、高価な専用機械を使わなければ、相互接続及び短絡の両 方の点で、配線の精度を検査することが出来ない。更に、ワイヤ・ラップは、伸 びる部分が長く、それが静電容量の大きい負荷効果を持つ為に、相互接続の性能 が比較的低い。一旦チツブをワイヤ・ラップ板に取付けると、簡単な試験の為に 板を仕切るのが困難であり、この為高度の機能の保証が得られる様な試験をする には、一般的に複雑で時間のかかる試験装置を必要とする。最後に、ワイヤ・ラ ップのひな杉板は、多数の孔を持ち、各々のワイヤ・ラップ・ソケットがワイヤ を巻付ける為に長いピンを持っていなければならない為に、高価である。

印刷配線板が、パッケージされたチップを相互接続する別の方法である。典型的 には、印刷配線板は、硝子−二ポキシ基板に接着した銅の伸びる部分で構成され ている。パッケージしたチップを基板の上に取付け、パッケージ・ビンを板の上 の伸びる部分にはんだ付けする。ひな形の場合、回路の定義が完了してから、部 品を設けた板を受取るまでの時間が非常に長いことがある。印刷配線板に対する 配置は、手で行なうと、１００乃至２００個のチップを持つかなり複雑な回路板 では、２週間乃至１か月を要することがある。計算機の助けを借りた配置の場合 でも、板の経路を定めるのに要する計算機時間の長さは、複雑な板では相当なも のである。更に、複雑な板は多数の回路層を必要とし、その為、印刷配線板の設 計及び製造が時間のかかるものになる。典型的な短い循環時間でも２週間程度に なる。更に、全ての接続が板に対してなされ、望ましくない短絡が存在しないこ とを試験する為には、特殊工具を用いなければならない。その点でも、板にチッ プを設け、それらを所定位置に配置することが依然として必要である。チップの 配置は、一般的には板を製造する場所とは、工場の異なる場所で行なわれる。こ れは、非常に多数のチップを在庫にしておかなければならないし、それらが特定 の営業部門の需要に特有であり、これに対して板の製造は更に一般的な性質を持 つものであるからである。完成された集成体を試験する問題は、完全に相互接続 された集成体が一般的には、システムがあらゆる所望の状態のもとで作用するこ とを高度に保証する為には、複雑な試験ベクトルの大きなアレーを必要とするの で、ワイヤ・ラップ方法と同じである。

ゲート・アレーも、電子チップ・システムを作る問題に対する解決策である。ゲ ート・アレーは主に中くらい乃至大規模装置である。ゲート・アレーでは、Ｐチ ャンネル及びＮチャンネル−トランジスタのアレーを集積回路ウニーハ上のアレ ー構造に作る。こういう回路は、最後のメタライズ工程を除いて、完全に製造す る。最後のメタライズ層を用いて、Ｐチャンネル及びＮチャンネル・トランジス タを注文通りに接続することにより、論理設計がなされる。

この方法はシリコンを比較的効率よく利用し、回路の定義から直接的に計算機支 援の配置を利用する。最後のメタライズ工程のマスクを作る為、並びにウェーハ の処理を仕上げる為に、時間が必要である。自動的な配置マスクの作成及びチッ プの製造工程に対する典型的な時間は、少なくとも２週間を要する。この点で、 何千個ものチップを比較的容易に製造することが出来るが、一般的に、ひな形の 分量としては、並びに多くの用途にとっては、何千個ものチップを必要としない 。更に問題を複雑にするものとして、回路の技術者が作成して提供する試験ベク トル及び条件をチップにパッケージする前には、完全なシステムには、ゲート・ アレーの売主の注文試験が必要である。つまり、回路技術者は、１組の条件試験 ベクトルを作成するのに十分な又はシミュレーションを行なわなければならない 。ひな形チップが回路技術者の場所に届いた後も、別の試験を行なわなければな らない。シミュレーションによって、チップの設計誤差の慣れが大幅に低下する が、その動作環境と略同様な電子システムに於けるチップの動作には及ばない。

一般的に、故障が見付かり、更新が必要になり、更に変更を加えた追加のひな形 の必要が生ずる。こういう過程は費用がか−ると共に、毎回の繰返しが少なくと も２週間を要するから、計画を完了するまでの時間が延びる。更に、１個のゲー ト・アレーが、完全な電子システムに必要な全ての構造を提供することは出来な い。例えば電圧及び電流がインターフェース・レベルで両立性を持たないことが あり、入力でのアナログ・ディジタル変換及び出力でのディジタル・アナログ変 換の為のバイポーラ装置を追加することが必要になることがある。更に、多くの システムは何等かのメモリを必要とする。つまり、ゲート・アレーは、メモリ又 はインターフェース装置を接続する為に別の印刷配線板を必然的に必要とする。

ある用途に対し、少量で経済的に電子システムを提供する為に、プログラム可能 な論理アレーを使うことが出来る。

論理アレーの主な欠点は、論理アレーが、「アンド／オア」形式で、考えられる 全てのプール関数を作らなければならない為に、シリコンの利用効率が悪いこと である。こういう種類のプール論理を必要とする少数の用途では、論理アレーを 所望のプール関数となる様にプログラムすることが出来る。然し、大抵のシステ ムは、所望の機能を達成する為に多数の論理アレーを必要とするが、これは一番 最初のひな形を除けば、経済的ではない。

完全註文製の集積回路は、一般的にゲート・アレーで同じ面積で得られる機能の 約２倍乃至３倍の機能を持つことが出来るが、処理費及び反復的でないコストが 大幅に増加する。この時、配置がチップの全ての層に関係するし、処理もチップ の全ての層に関係するものとならざるを得ない。

完全註文製の集積回路チップに伴う処理には３か月の循環期間が典型的である。

試験ベクトル及びプローブ・カードも特殊である。つまり、完全註文製チップが 経済的となる為には、相当量でなければならない。経験によると、一般的に年間 １０，０００単位を越える規模が要求される。

ニーで説明する発明は、同じ方法及び構造を用いて、若干具なる問題を解決する 。今日の電子システムでは、主な部品は容易に入手し得るのが普通である。こう いう主な部品は、ランダム・アクセスメモリ及びマイクロプロセッサ・チップ群 の組と、アナログ壷ディジタル及びディジタル・アナログ変換を含む。今日のシ ステムでは、こういう主な部品はＴＴＬ論理回路を用いて相互接続される。この 明細書で云うｒＴＴＬ論理回路」又はｒＴＴＬ機能」と云う言葉は、テキサスφ インスツルメンツ・インコーポレーテット社から出版された著書「ザＴＴＬデー タ・ブック・フォー・デザイン・エンジニャーズ」に記載された７４００シリー ズと一般的に呼ばれている１組の機能ブロックを指す。相互接続し、バッファ作 用し、システムの主な部品を互いに結合する機能が、一般的に「にかわづけ論理 機能」（ｇｌｕｅ　ｌｏｇｉｃ　ｆｕｎｃｔｉｏｎ　）と一般的に呼ばれている 。例えば、今日の集積回路板では、ある標準的な機能チップが、所謂浸漬パッケ ージで、注文通りに相互接続された複数個のｔｉ積回路チップに取囲まれている 。「にかわづけ機能」を果すのはこの様な多数の周囲を取巻く小さなチップであ る。将来のシステムでは、にかわづけ論理機能がゲート・アレー及び註文製チッ プによって行なわれ、１個のチップが多数のＴＴＬチップの代りになろう。これ は幾つかの問題を招く。１番目は、註文製のにかわづけチップにあるビンの数が 非常に多くなることである。更に、全ての主な部品が直ちに入手し得る。従来、 ＴＴＬも即座に入手することが出来、所定の設計を受取ったら、直ちにシステム の相互接続を開始することが出来た。然し、現在では、主な部品を入手するのに 時間の切れ目があり、註文製にかわづけ論理回路は製造するのに何週間もか−る 。この発明で解決する問題は、多数の普通のＴＴＬ論理チップの代りに使うこと が出来る全種目にかわづけ論理チップを定めることでこの発明の好ましい実施例 では、集積回路パッケージが、基板と、チップの間のチャンネルを限定する様に 、基板の上に配置された複数個の集積回路チップとで構成される。

チップが回路内及び回路間の接続用の相互接続パッドを持っている。オーバーレ 一層がチップ及び基板の上に配置され、メタライズやパターンを持っている。こ のパターンが、チャンネルに沿って伸びる複数個の途切れた導体を持っている。

オーバーレ一層には、少なくとも若干の相互接続パッドと整合した開口もある。

上に述べたパッケージは、この後２番目のオーバーレ一層を設けて、注文に合せ た機能を達成することが出来る。２番目の重なる層も、少なくとも若干の相互接 続パッドと整合する開口を持っていると共に、この開口を介して、選ばれた相互 接続パッドを接続する２番目のメタライズ・パターンをも持っている。２番目の メタライズ・パターンは、途切れたメタライズ・パターンの上に配置された少な くとも若干の開口をも持ち、その上に選ばれた、途切れた導体に接続され且つそ れらを架橋するメタライズ・パターンを持っている。こういうふうにして、註文 製の集積回路チップ、特ににかわづけ論理機能を達成するチップが、典型的には １日足らずの内に容易に製造される。回路及びメタライズ・パターンの配置は、 複雑な又は時間のかＮる経路を定めるアルゴリズムを使わずに、２番目のメタラ イズ・パターンの経路を容易に定めることが出来る様に保証する。

この発明の別の実施例では、多重機能ディジタル回路が、入力線及び出力線を持 つ複数個の機能的なディジタル回路ブロックを持つている。１つの機能ブロック を選択する復号手段も設けられる。シフトレジスタ手段も設けられ、試験データ を記憶すると共に、加えられた試験データに応答して、ディジタル回路ブロック の出力線からの出力データを記憶する。この多重機能ディジタル回路は、所定の 集積回路ダイスに何回でも繰返すことが出来る。こういう回路は融通性があるだ けではなく、注文に合せて製造する前でも後でも、容易に試験することが出来る 。

この発明では、註文製の集積回路チップの製造が、関連する特許出願（後で引用 する）に記載される高密度の相互接続方法とこの発明の集積回路とを組合せるこ とにより、非常に早い循環時間で達成される。集積回路が多数の小さなパッドを 持ち、これらが高密度の相互接続方法によって相互接続される。チップが、ラッ チ、カウンタ、ゲート、加算器等の様な標準的なＴＴＬ機能を含む多数のブロッ クに分割される。チップ上のスイッチが、所定の論理機能を選択することが出来 る様にする。新規なシフトレジスタ回路が、試験の為に、チップ上の全ての入力 及び全ての出力に接続が出来る様にする。ウェーハ・レベルでも、独特な形でシ ステム・レベルでも、試験を行なうことが出来、スイッチの簡単な選択により、 任意の論理回路並びに任意の相互接続部に開路又は短絡があるかどうかを試験す ることが出来る。論理素子のブロック及び選択スイッチが、１つのチップ上に何 回でも繰返される。この形式を使うことにより、１辺１２８ミルの１個のチップ が、５０個の論理チップの機能に代るものとなり、更に各々の別々の論理ブロッ クを試験することが出来ると共に、配線が正しいかどうか並びに短絡がないかど うか、システムの全ての配線を試験することが出来る。

従って、この発明の目的は、回路設計が手に入った時点から１日足らずの内に電 子システムを製造する方法を提供することである。

二の発明の別の目的は、簡単な試験ベクトル及び簡単な手順を用いて、あらゆる 製造段階で試験が可能であり、こういう段階の中には、ウェーハ・レベルでの試 験、及び完成された組立てレベルでの高い確実塵を持つ試験も含まれる様な電子 システムを提供することである。

この発明の別の目的は、印刷配線板の必要性をなくした電子システムを提供する ことである。

この発明の別の目的は、多数のＴＴＬ論理チップに代る汎用小電力論理回路を提 供することである。

この発明の別の目的は、ランダムアクセス・メモリ、固定メモリ、マイクロプロ セッサ及びアナログ変換装置の様なシステムの主な部品を収容することが出来、 多数の相互接続パッドを持つ最小限の数の完全に試験されたチップによって構成 されるにわかづけ論理機能を用いて、それらを相互接続した電子システムを提供 することである。

この発明の別の目的は、多数のチップ形式を在庫にしておく必要がない様に、多 数のＴＴＬチップの機能を持つ１個のチップを提供することである。

この発明の別の目的は、チップを小さなパッドによって相互接続することが出来 、ウェーハ・レベルで、普通のプローブ方式によってチップを完全に試験するこ とが出来る様に、極く小さいチップ・パッドが実用的である様な構造を提供する ことである。

この発明の別の目的は、提供された回路設計に従って相互接続部を自動的に限定 する単純な高速アルゴリズムを使うことが出来る構造を提供すること、並びに単 純な経路決定アルゴリズムが、１００％の相互接続を行なうことが出来る様に保 証する様な構造を提供することである。

最後に、これに限らないが、この発明の目的は、関連する特許出願に記載された 高密度相互接続方法による直接的な相互接続によって得られる増大した接続密度 を最適に活用することが出来る電子システム構造を提供することである。

図　面　の　説　明 この発明の要旨は明細書の終りに具体的に指摘し、明確に記載しであるが、この 発明の構成、作用及びその他の目的並びに利点は、以下図面について説明する所 から、最もよく理解されよう。

第１図は１個のダイスに於ける機能の融通性を持つ、試験可能な回路の配置を示 す簡略平面図である。

第２図はこの発明によるパッケージ及び経路決定パッケージ形式を示す簡略平面 図である。

第３図は第２図と同様な図であるが、下側レベルに於ける電力母線の配置を特に 示している。

第４図は第１図に示した機能ブロックに対する反復可能な論理構造の全体的なブ ロック図を示す回路図である。

第５図は見本の試験順序に対する時間線図を示す。

発明の詳細な説明 この発明が、係属中の米国特許出願通し番号　（出願人控え番号ＲＤ−１７，４ ３３）　、同　（同ＲＤ−１７゜４２１１１）、同　（同ＲＤ−１７，４３２） 及び同（同ＲＤ−１７，４３６）に記載される高密度相互接続方式にどんな関係 を持つかを最初にはっきりすれば、この発明が理解し易いと思われる。これらの 特許出願もニーで引用することにする。置引用した米国特許出願に記載される高 密度相互接続方式では、半導体回路チップを基板に取付け、その後オーバーレ一 層で覆う。オーバーレ一層を通ってチップ・パッドに達するバイア孔を設け、バ イア孔の上方のメタライズ部のパターンを定めて所望の相互接続を施すことによ り、チップからチップへ、チップ内部で並びにチップからパッケージ・ビンへの 相互接続が行なわれる。

この高密度相互接続方法により、従来達成し得るよりも一層高い密度の相互接続 をチップの間で行なうことが出来る。

典型的な数値は、１本の線が０．５乃至１ミルであり、バイア孔の直径が０，５ 乃至１ミルである。更に、導体パターン及びバイア孔を、計算機の制御のもとに 、レーザによって直接的に限定する方法が説明されている。この為、同じ構造を 反復的に作ること以上に、事実上同等余分の努力をしないで、各々の電子構造を 注文通りに限定することが可能である。この様に、電子構造を注文通りに限定す ることが出来ることにより、ひな形にも、少量及び大量の両方の電子システムの 製造にも用途が開ける。この発明では、事実上あらゆる注文通りの手直しが、１ 枚のオーバーレー・メタライズ層で行なわれる。この為、特殊用註文製チップの 分野で非常に望ましい状態が得られる。先ず、高密度相互接続方法が、普通の論 理機能を果す特殊用註文製チップを十分に活用し、この為、ひな形影式で経済的 に製造される性能が一層高い相互接続された電子システムを作ることも、比較的 少量のこういうシステムを生産することも可能になる。この代りに、高い密度の 相互接続を有する全種目論理チップを利用することは、メモリ及びマイクロプロ セッサの様な主な部品が論理的に相互接続された所謂「にかわづけ論理回路」機 能を設けることにより、高密度相互接続方法を十分に活用する。

第１図はこの発明の注文製にすることが出来る集積回路チップ１０のブロック図 に相当する機能図である。この図から、機能ブロック２０が何回か繰返されてい て、多数の入力パッド及び出力パッドを持ち、それらが事実上あらゆるＴＴＬ機 能を果すことが出来る機能ブロックに接続されていることが判る。第１図のチッ プ１０は単に機能図に過ぎないことに注意されたい。チップ・パッドは規則的な 順序でチップ上に配置することが好ましいが、それらを第１図に示す様な形にす る必要はない。特に、第１図は、中心区域に回路又はチップ・パッドがないこと を示すものと受取ってはならない。第１図は、チップ１０に複数個の同じ機能ブ ロック２０を設けることが出来ることを示すに過ぎない。ブロック２０は、大抵 は電力接続を別とすると、略独立の単位である（にわかづけ論理機能を果す場合 の）。

機能ブロック２０の好ましい回路を後で第４図について具体的に説明する。

１つのチップに収容し得るＴＴＬパッケージに相当するものへ数を推定する為、 パッドの間の間隔を２ミルと想定する。前に述べた様に、例として云うのである が、チップ１０は各辺が１２８ミルであると仮定する。従って、この１つのチッ プから６４個のＴＴＬパッケージに相当するものを取出すことが出来る。これは 更に、各々の機能ブロック２０に関連したパッドを１６個の内、約８個を利用す ると仮定している。この結果、チップ当たり、合計約５１２個のパッドがある。

明細書及び請求の範囲に云う「パッド」と云う言葉は、集積回路チップ上にあっ て、特に他の回路素子に対する相互接続の為に設計され且つ位置ぎめされた導電 区域を指す。普通の集積回路チップの設計では、パッドが典型的にはチップの周 辺に沿って配置されていることに注意されたい。然し、高密度相互接続方法は、 相互接続パッドをチップ上のどこにでも配置するのに特に適している。

第２図は、１辺約２吋の基板上にある第１図に示した内の８個のチップの配置を 示す。特に、チップ１０は、周期的に途切れる導体３０を配置した水平のチャン ネルを限定する様な形にすることが好ましいことが判る。同様に、図示の様に鎖 線で限定した領域３５内に、垂直配線を配置するのが典型的である。特に第２図 では、これが前に引用した係属中の米国特許出願に記載される高密度相互接続方 法による多層回路を表わすことに注意されたい。

第２図は１００％の接続用の経路ぎめを達成し得ることも示す点で重要である。

これは、一旦回路の定義が与えられ〜ば、計算機が常に経路を完成することが出 来ることを保証する点で重要である。この特定の例では、システムの実質的な部 分は、実際の回路が判る前に製造されている。

この実施例では、全ての注文による相互接続が１つのメタライズ層で行なわれる 。主チヤンネル配線３０が、（例えば）中心間１ミルで、図示の様に水平の向き に配置された導体で構成される。これらの導体が、基板の上に取付けられる夫々 １対のチップの間で、図に示す様に途切れている。

これが好ましい実施例である。然し、主チヤンネル配線は真直ぐである必要はな いし、チップは対にして配置する必要もないことに注意されたい。然し、主チヤ ンネル配線３０はチップ１０と同じ基板上に配置することが好ましい。

チップを取付けた後、オーバーレ一層（第２図には具体的に示してない）を適用 する。チップ１０上の選ばれたパッドの上、並びに基板の主チヤンネル部分にあ る所望の相互接続線の上にバイア孔を作る。こういう過程の詳細は、前に引用し た米国特許出願には記載してない。所定の導体を次の１対のチップに繋げること が必要な、主チヤンネル相互接続導体３０の両端でもバイア孔が作られる。次に 、メタライズ部を適用してパターンを定める。相互接続線は、第２図に示す様に 、秩序のある形で取出すことが出来る。

図面を見易くする為に、少数の線しか示してないが、各々のチップにある所定の 機能に相当するブロックの全てのパッドに対する接続を行なうことが出来ること が理解されよう。更に、各々の機能に相当するブロックは、同じチップ上又はシ ステム内の任意の他のチップ上にある任意の他の機能に相当するブロックに接続 することが出来る。

２つの完成された相互接続が第２図に示されており、特定の導体の伸びる部分が 太線で示されている。例えば、第２図で、チップ殖１上のチップ中パッドからオ ーツ（−レ一層（図面に示してない）内のバイア開口を介して、このオーバーレ 一層（図面には出ていない）上を伸びる垂直に配置された導体Ｌ１ａへの接続が 行なわれて、バイア開口ｖｌａに達し、それを下に通って、基板レベルで水平に 伸びる主導体セグメントＬｔｂ（チャンネル配線３０の一部分）へ達し、その後 バイア開口ｖｌｂへ行き、そこでメタライズ・ノくターンＬ　がバイア開口Ｖ１ ｂを介してそれと接続されるこｃ とが判る。導電パターンＬ　がオーバーレ一層の上に配置ｃ されていて、バイア開口Ｖ　及びｖｌｃの間を伸び、主配線ｂ セグメントＬ　及びＬｌｄを結合する。線Ｌ１ｄがオーｌ（−レｂ 一層のバイア開口ｖ１ｄまで伸び、こうして、オーツく一し一層の上側に配置さ れたリンクＬｌｅに接続され、註文製のリンクＬｌｅを介して、セグメントＬ１ ｄをＬｌｆと接続する。セグメントＬ　がバイア開口Ｖ　からバイア開口ｖｌｒ まで伸１「　１ｅ び、そこで上側のオーバーレ一層の上に配置された垂直向きのメタライズ線パタ ーンＬ１ｇに接続され、チップ６上の選ばれたパッドに接続される。こうして、 単にオーツ（−レ一層の上に現れる註文製のメタライズ・パターンだけによって 、チップ猛１及びチップＮ（Ｌ　６の間の注文通りのリンクが設定される。従っ て、オーバーレ一層のメタライズは、典型的にはＬ　、Ｌ　の様な垂直リンク（ 並びにチップ３１ａ　Ｉｇ 及び４の結合では、垂直セグメントＬ　及びＬ２ｄ）を含む。

ｌａ オーバーレ一層は水平リンクＬ　及びＬｌｅをも含み、これｃ ら主チヤンネル配線セグメント３０にある選ばれた切れ目を架橋するのに役立つ 。更に例として、チップ３及び４の間の２番目の註文製のリンクが示されている 。このリンクは垂直セグメントＬ　及びＬ２ｄと共に、註文製のメタライａ ズ層の上に配置された水平の架橋部Ｌ２゜を含む。同様に、この２番目の例のリ ンクは、水平主配線セグメントＬ２ｂ及びＬ　をも含む。リンクし　及びリンク リｌｄが交差して、２ｄ　２ｄ 望ましくない接続を招く様に見えるかも知れないが、これらの２本の導体は実際 には、互いに絶縁された異なる層の上に配置されていることに注意されたい。特 に、Ｌｌｄは基板層の上に配置し、垂直リンクＬ２ｄは註文製の又はオーバーレ 一層の上に配置することが好ましい。

図示の実施例では、各々のチップに約５００個のパッドがあり、８個のチップが 示されている。各々の接続が出所及び行先があるから、相互接続の合計の数は、 ８Ｘ５００の半分、即ち大体２，０００個である。コンテンションの慣れを避け る為、主チャンネルは２吋幅にすればよい。この幅は、例として導体ピッチを１ ミルと仮定している。更に、隣合ったチップの間の距離は、導体ピッチを１ミル と仮定して、０．５吋だけありさえすればよい。これは、各々のチップが合計５ １２個のチップ・パッドを持っており、この為、その半分が各辺に出て来るから である。この空間は、各々のチップに対して大体１２８本の導体がチップの下側 から出て来るから、十分以上である。利用し得る余分ｃＤ　ｌａ　所は、パッケ ージのビンに接続する配線の経路に使うことが出来る。

第２図に示すパッケージの多くは、部分的に第３図に示す様に予め製造すること が出来る。第３図は、主チヤンネル配線３０、給電配線母線１６．１８及びチッ プ・パッケージ井戸１５を持つ組立てられたパッケージを示す。絶縁スペーサは 、生状態で打抜くか又はレーザで拡散したセラミックで作られ、チップに対する 井戸１５を設ける。セラミック１７の上面は直接結合調法又はその他の便利な手 段によりメタライズし、セラミックの上に金属を沈積する。

図示の様に、給電母線１６．１８は、エツチングによって設けるか、又は周知の 半導体印刷配線方法によって構成する。この後、重合体、例えばデュポン社のＰ ｙｒａｌｉｎ　（ビラリン：登録商標）重合体の層をセラミックに吹付け、セラ ミック上で硬化させる。真空沈積方法を用いてメタライズ部を適用することが出 来、普通の写真製版方法を用いて、メタライズ部のパターンを定めて、主チヤン ネル導体３０を形成することが出来る。この後、パッケージはチップ１０を井戸 １５に加える用意が出来る。この時点で、前に引用した米国特許出願に記載され る様に、重合体フィルム・オーバーレーを設けることが出来る。この結果得られ た構造は、前に述べた様にメタライズ及び注文通りの設計が出来る状態にある。

これまで、８個の集積回路チップのどれにある任意の論理機能ブロックでも、相 互接続することが出来る構造と方法を説明した。主チャンネル及び垂直チャンネ ルの寸法を変えることにより、収容するチップの数を増やすことも少な（するこ とも出来る。この説明では、相互接続を注文通りに作る為に、１つのメタライズ 層しか必要とせず、更に、所定の論理ブロック又はチップ内のどのパッドが接続 され、主チヤンネル内のどの導体が、所定の出所から所定の行先への接続を完成 するのに使われるかを定めることを別とすれば、配線の構成及び限定は高度に決 っている。然し、これは非常に直接的な経路決定の問題であり、これは計算機時 間を最小限にして容易に解決される。実際、主配線セグメントの適当な寸法及び 数を用いれば、所定の接続通路にセグメントを割当てるだけの問題である。

この発明では、非常にパッド密度の高い集積回路チップを相互接続する構造を提 供する。以下の説明は、上に述べた方法によって相互接続することが出来ると共 に、事実上あらゆるＴＴＬ論理機能に相当する機能を果す集積回路を構成する方 法と構造について述べる。更に、チップ上の各々の論理ブロックは、ウェーハ段 階でも、電子システムに相互接続した後でも、個別に試験することが出来る。更 に、こ−で提供する集積回路は、全ての相互接続部に短絡又は開路があるかどう かを完全に試験することが出来る。第４図は１個の機能ブロック２０を示すブロ ック図である。この機能ブロックは、チップの寸法の許す限り、何回でも繰返す ことが出来ることを承知されたい。毎回の繰返しでは、電子システムでの相互接 続に、全く新しい論理機能を利用することが出来る。第４図のブロック図で、全 ての入力パッドは、ゲート２５．２６．２９の様な伝達ゲートにより、回路の他 の部分から切離されている。各組の伝達ゲートが１本の試験線によって制御され る。例えば、試験１では線２３ｅ１試験２では線２４ｄである。これらの線に関 係する試験を次に更に具体的に説明する。

通常の動作では、伝達系統２５が入力パッド２３ｂを適当な内部回路に接続する 。試験モードの間、入力パッドを切離し、内部回路を使って、適当な機能ブロッ クをためす。

この実施例では、シフトレジスタ５Ｒ２Ａ　（参照数字２４）を使って、試験信 号を供給すると共に、シフトレジスタ５ＲＩＢ（参照数字２２）を使って出力信 号を受取り、各々の機能ブロック２１ａ、２１ｂ、２１ｃ等を試験すると共に構 成する。例えば、試験モードでは、シフトレジスタ５Ｒ２Ａの出力は、適当な論 理機能に対して試験ベクトルを内部で供給する様に接続される。入力が不作動に された時、シフトレジスタ５ＲＩＡが同じ１組の線で、信号を受取ると共に、こ れらの信号を、試験信号出力を発生する手段として作用するパッド２３ｂに伝達 する。シフトレジスタ５ＲＩＢ（参照数字２２）は、各々の個別の機能ブロック からの出力を受取る共に、これらの信号を試験点（パッド）２２ｂに伝達する様 に接続する。適当な１群の選択ゲートをターンオンすることにより、論理機能が 選択される。各々の論理機能に関連する選択ゲートの各々の群が、復号器２８に 接続される。復号器２８は、シフトレジスタ５Ｒ２Ｂ（参照数字２７ンに対する 接続により、又は形式選択パッド２８ａを架橋するジャンパ線に対する接続によ り、アドレスされる。これらのジャンパ線は、注文による相互接続配線のパター ンを定める時に、結線される。特定の論理機能が選択されない時、最小限の規模 のＮＭＯＳ装置がインバータ２２ｅを介してオンにゲートされ、その装置の全て の入力を大地に保ち、こうして消費電力が最小になることに注意されたい。

第４図に示す３つの機能ブロックが、復号器２８によって選択することが出来る ８個のブロックの内の３個に過ぎないことに注意されたい。特に第４図は、ラッ チ・ブロック２１Ｃ１カウンタ・ブロック２１ｂ１及び参照数字２１ａで示した 「一般」と記すブロックを含むことを示している。この他に用いることが出来る ブロックとしては、加算器、減算器、掛算器、マルチプレクサ等がある。典型的 には、こういうブロックが所謂７４００シリーズの論理機能から選ばれる。

第４図の回路は、この発明に従って相互接続された幾つかの論理機能を見本とし て示している。書込みをしたボックス内の実際の論理機能は周知であり、従って その構成は説明する必要がない。第４図に、一般ボックス２１ａを示しであるが 、これは任意の所望の論理機能を表わす。一般ボックスの形式に合う他の論理機 能の例としては、フリップフロップ及び復号器の形式がある。ラッチ、カウンタ 、加算器、復号器等の様な論理機能は、ビット基準としては比較的簡単な機能で あり、従って、１２Ｂミル平方のチップの例では、反復し得る１つの論理ブロッ ク内に１６個もの多くの異なる論理機能を収容することが出来る。上に示したリ ストは、所謂７４００論理シリーズで利用し得る全体の論理機能の内の９０％よ り多くを含むことに注意されたい。ニーで説明しなかった他の論理機能も、異な る論理機能と混ぜて、異なるビット数で、図示の形式に取入れることが出来るこ とに注意されたい。この発明は、特定の論理機能を選択し、これらの論理機能を 注文による相互接続パターンに従って相互接続する方法と構造にも関する。注文 による相互接続の一部分が、形式の選択、並びに論理素子の適当なプリセット節 並びに形式節に対して１又は０の論理レベルを印加することを含むことに注意さ れたい。

第４図に示すこの発明の実施例は、独特の試験能力を持つ。第４図の機能ブロッ クに示した各々のシフトレジスタは、機能ブロックを繰返すのと同じ数だけ繰返 す。希望するだけの数のシフトレジスタを直列に結合して、シフトレジスタにデ ータをシフトする場合には、シフトレジスタに対してデータ・パッド及びシフト ・クロック・パッドしか必要としない様にする。データをシフトレジスタに並列 にロードし、その後外ヘシフトさせる場合、ＤＡＴＡ、５ＨＩＦＴ、ＬＯＡＤパ ッドが必要である。その結果、任意の所定のシフトレジスタ・チェーンに対する データを制御するには、５つのパッドしか必要としない。実際問題として、典型 的な形式は、チップの片側にある全てのブロックに対する試験シフトレジスタを チェーンに結合し、この結果４組のシフトレジスタがある。回路を試験するには 、シフトレジスタ５Ｒ２Ａ及び５Ｒ２Ｂにデータをロードする。シフトレジスタ ５Ｒ２Ａが試験パターンを選択し、シフトレジスタ５Ｒ２Ｂがためすべきブロッ クを選択する。シフトレジスタ５Ｒ２Ａは各々の試験事象に対して３段で構成す ることが出来る。これによってシフトレジスタを立続けにクロック動作させ、伝 搬遅延及びクロックの縁に対する応答を試験する為に、動的に変化する順序を発 生することが出来る。シフトレジスタ５ＲＩＢに対するＬＯＡＤパルスが、３状 態ラツチ２２ｄからの論理機能の出力をシフトレジスタ５ＲＩＢにロードする。

この時点で、シフトレジスタ５ＲＩＢは、シフトレジスタ５Ｒ２Ａによって印加 された過渡的な試験ベクトルに対応する、選ばれた論理機能の出力応答を持って いる。

第５図は第４図のラッチ機能を試験する時の時間関係を示している。ビットＤＯ ，ＤＩは１からＯにトグル動作をし、ビットＤ２及びＤ３は０から１にトグル動 作する。この試験を実行する時、シフトレジスタ５Ｒ２Ａをクロック駆動して、 ＤＯ乃至Ｄ３ビットをセットする。整定時間の後、シフトレジスタを更に２回速 くクロック動作させる。

最初は、ラッチにデータをセットする為、２番目はラッチを制御する為である。

ラッチの伝搬遅延時間が経過した後、データがラッチの出力に現れ、シフトレジ スタ５ＲＩＢにロードされる。この時、シフトレジスタ５ＲＩＢを「読出す」こ とが出来、その内容を予想される結果と比較することが出来る。勿論、各々の機 能ブロックで、同等のシフトレジスタ５Ｒ２Ａに同じ試験ベクトルをシフトさせ る場合、全ての機能ブロックにある全てのラッチが、論理機能及び伝搬時間の両 方を調べる試験で、同時に試験される。こうして常に結合される多数のシフトレ ジスタに対する適当なシフト・パッド及びロード・パッドに極く少数のプローブ を接続することにより、実質的にプローブ試験が行なわれる。こ５て説明する例 では、これは４個１群のシフトレジスタで構成することが出来る。試験は、論理 ブロック内にある各々の論理機能に対し、必要な全ての試験ベクトルを試験する ことによって進行する。チップを十分に利用する為には、チップ上の全ての論理 機能が作用する必要はないことを承知されたい。例えば、プリセット・カウンタ が試験に不合格であったが、ラッチが作用していれば、この機能ブロックはラッ チを必要とする任意のシステムに使うことが出来る。全ての機能ブロックを利用 する必要がないことを指摘しておきたい。ある論理機能では、相互接続配線のピ ッチによって許されるよりも多くのパッドが必要になる。その時、この論理機能 を使う時、次の機能ブロックを飛越すか、或いは極く少ないパッドしか使わない モードでそれを使う二とが必要になる。非常に簡単な戦術は、５っの機能ブロッ ク毎に、その１つを利用しないと仮定することである。これによって、余分の配 線に対するスペースが得られる。更に、どの機能ブロックが試験で不合格になっ たかに基づいて、どの機能ブロックを使わないかを選択することが出来る。利用 し得るチップの歩留りが非常に高いことが理解されよう。これは、定義により、 現在の処理基準によって、チップが非常に小さいことによるものである。

更に、チップが反復的な機能ブロックに仕切られているから、不良の機能ブロッ クを含むチップを用いても、事実上回の悪影響もない。

チップを相互接続して電子システムにする時、試験手順は略同じである。この場 合、形式が相互接続配線によって定められる。復号器に対する入力のハードウェ アに対して相互接続を施す。更に、試験シフトレジスタの入力と出力を結合し、 必要に応じて多数のパッドをパッケージ内の外部ビンに結合する相互接続部を設 ける。こうすることにより、外部から印加された信号を使って、システム内の全 ての相互接続部に於ける開路及び短絡を検査することが出来る。所定の論理機能 が正しく動作するかどうかを検査する手順は、前と同じである。試験モードは、 入力パッドをそれに関連する伝達系統を用いて切離すことによって選択される。

シフトレジスタ５Ｒ２Ａ及び５Ｒ２Ｂは前に述べた様にロードしてクロック動作 させ、その結果得られる機能的な出力をシフトレジスタ５ＲＩＢにロードする。

復号器が１つの論理機能だけを選択する様にハードワイヤに結合されているから 、シフトレジスタ５Ｒ２Ｂの内容は冗長である。全てのチップの全ての論理機能 が満足に動作することを確かめる様に試験ベクトルが印加された後、配線の検査 が次の様に進められる。出力を出所と定め、入力を行先と定める。戦術は、シス テム全体の中の１つの出所だけを論理１にセットし、他の全ての出所を論理０に 設定することである。その後、全ての行先を試験して、論理１が所望の行先だけ に現れ、他のどの点にも現れないことを判断する。これは接続の良否並びに不所 望の短絡の両方を検査する。この後、この出所を０に設定し、システム内の他の 全ての出所を論理１に設定することにより、同じ出所に対してこの過程を繰返す 。簡単な試験ベクトルを使い、それをシステム内の各々の論理素子に印加して、 １個の１、全部Ｏ及び１個のＯと全部１の出力を所望の通りに発生することが出 来る。適当な出力が供給された時、シフトレジスタ５ＲＩＡをストローブし、こ うしてシステム内の全ての行先にある論理状態を捕える。この論理状態をクロッ ク動作によって出し、所望の行先だけに達したことを確かめる為に検査する。同 じ様にして全ての出所を検査した後、この過程を逆に行なう。全ての論理装置に 対する駆動器はその３状態出力不作動状態にする。入力を所定の論理機能から切 離す伝達ゲートを閉じ、今度はシフトレジスタ５Ｒ２Ａが、通常は入力に関連し ているパッドに対するデータの出所として作用する。もう一度、１個の１を所定 の行先パッドに加え、他の全てのパッドは０にする。シフトレジスタ５ＲＩＢを ストローブして、全ての出所パッドにある論理状態を捕える。行先パッドにデー タを供給して、出所パッドでそれを観察することにより、システムを逆に見たこ の２次検査は、システム内の全ての配線の完全な検査になる。

注意すべきことは、上に簡単に述べた手順が、種々の論理機能ブロックを相互接 続することによって形成された回路の複雑さとは無関係であることである。即ち 、特定の論理機能の１個の１及び全部のＯに要求されるベクトルは、その機能に 対しては常に同じであり、テーブル７に記憶しておくことが出来る。出所及び行 先を定める配線リストは、本来の回路図である。この時、各々の機能論理ブロッ クが希望する通りに動作すること、並びにチップ上にあるものも含めて、システ ム内の全ての相互接続部が正しく行なわれ、短絡がないことを保証することが出 来る。これによって、もとの論理が正しい時、回路が正しく動作すると云う高度 の確実さが得られる。言換えれば、基本的な論理回路に人間による論理誤差がな ければ、相互接続及び論理ブロックの機能について試験されたあらゆる回路は、 高度の確実さで、所望の複雑な機能を遂行する。

これまで説明した構造は、複雑な電子システムを形成する様に相互接続された多 数の同一の又は同一に近い論理チップである。上に述べたチップを、ランダムア クセス・メモリ、マイクロプロセッサ、アナログ・ディジタル変換器等の様な主 な電子装置を利用する電子システムに使うことも出来る。ニーで説明した特定の 構造は、相互接続に１つのメタライズ層しか使わないが、これは１層であれば、 適用するのも、パターンを定めるのも、余分の層がある場合よりも短い時間に済 むからである。追加の層を用いて、システムの詰込み密度を高め、上に述べた１ つ又は更に多くのチップを相互接続して、それらを複雑な電子システムのにかわ づけ論理回路として使うことが出来る。

以上の説明から、この発明のパッケージ方式並びに多重機能集積回路ブロックが 、前に述べた全ての目的を達成することが理解されよう。更に、この発明の方式 は、集積回路をパッケージし、注文通りに製造する分野で、非常に重要な進歩を もたらしたことが理解されよう。更に、この発明の方式は、複雑な電子システム を非常に短い期間内に速やかに製造することが出来る様にすることが理解されよ う。

この発明の方式が、複雑な集積回路システム及び電子部品を確実に高い効率で構 成し且つ試験することが出来る様にすることも理解されよう。

この発明のある好ましい実施例を詳しく説明したが、当業者には、種々の変更を 加えることが出来よう。従って、請求の範囲は、この発明の範囲内に含まれるこ の様な全ての変更を包括するものであることを承知されたい。

国際調査報告 国際調査報告 ＵＳεフ０２４９７

Claims (17)

【特許請求の範囲】
1. １．基板と、 当該チップの間にチャンネルを構成する様に基板上に配置されていて、相互接続 パッドを持つ複数個の集積回路チップと、 前記基板上に配置されていて、前記チャンネルに沿って伸びる、周期的に途切れ た複数個の導体を持つメタライズ・パターンとを有する集積回路パッケージ。
2. ２．前記チップ及び基板の上に配置された絶縁オーバーレー層を有し、該オーバ ーレー層は少なくとも若干の相互接続パッドと整合した開口を有する請求項１記 載の集積回路パッケージ。
3. ３．少なくとも若干の前記相互接続パッドと整合した開口を持つと共に、該開口 を介して、選ばれた相互接続パッドを接続する２番目のメタライズ・パターンを 含む２番目の絶縁オーバーレー層を有し、該２番目のメタライズ・パターンは、 前記途切れたメタライズ・パターンの上に配置された少なくとも若干の開口を持 つと共に、選ばれた途切れた導体に接続され且つそれらを電気的に架橋するメタ ライズ・パターンを持っている請求項２記載の集積回路パッケージ。
4. ４．前記集積回路チップが対に分けて配置されており、１対の各々のチップが前 記チャンネルの反対側に配置されている請求項１記載の集積回路パッケージ。
5. ５．前記メタライズ・パターンの切れ目がチップの対の間に配置されている請求 項４記載の集積回路パッケージ。
6. ６．前記基板がセラミック、金属、プラスチック、複合体・シリコン及び硝子か らなる群から選ばれた材料で構成される請求項１記載の集積回路パッケージ。
7. ７．前記オーバーレー層が重合体フィルムで構成される請求項１記載の集積回路 パッケージ。
8. ８．前記チップに給電する為に別個の層を用いる請求項１記載の集積回路パッケ ージ。
9. ９．前記基板が前記チップを配置する為の井戸を含む請求項１記載の集積回路パ ッケージ。
10. １０．基板と、 該基板上に配置されていて、当該チップの間にチャンネルを構成する様になって いて、相互接続パッドを持つ複数個の集積回路チップと、 前記チップ及び基板の上に配置されていて、メタライズ・パターンを持つ絶縁オ ーバーレー層とを有し、該パターンは前記チャンネルに沿って伸びる周期的に途 切れた複数個の導体を持ち、前記オーバーレー層は少なくとも若干の前記相互接 続パッドと整合した開口をも持っている集積回路パッケージ。
11. １１．少なくとも若干の前記相互接続パッドと整合した開口を持つと共に、当該 第２の層にある開口を介して、選ばれた相互接続パッドを接続する第２のメタラ イズ・パターンを含む第２のオーバーレー層を有し、前記第２のメタライズ・パ ターンは前記途切れたメタライズ・パターンの上に配置された少なくとも若干の 開口を持つと共に、選ばれた、途切れた導体に接続されると共にそれらを電気的 に架橋するメタライズ・パターンを持っている請求項１０記載の集積回路パッケ ージ。
12. １２．入力線及び出力線を持つ複数個の機能回路ブロックと、 １つの機能ブロックを選択する復号手段と、前記入力線に供給すべき試験データ を記憶する手段とを有し、前記入力線は前記復号手段に応答して選択可能であり 、更に 前記回路ブロックの出力線からのデータを記憶する手段と、試験データを記憶す る手段からの試験データを受取る手段とを有する多重機能回路。
13. １３．前記記憶する手段及び受取る手段の内の少なくとも一方がシフトレジスタ で構成される請求項１２記載の多重機能回路。
14. １４．基板と、 該基板上に配置されていて、相互接続パッドを持つ複数個の集積回路チップと、 前記チップ及び基板の上に配置されていて、少なくとも若干の相互接続パッドと 整合する開口を持つ少なくとも１つの重合体層とを有し、 少なくとも１つのチップは、入力及び出力手段を持つ複数個の機能回路ブロック 、及び少なくとも１つのブロックから１つの機能を選択する複合手段を持ってい る多重機能回路。
15. １５．少なくとも１つの機能ブロックが、入力手段に供給すべき試験データを記 憶する手段と、出力手段からのデータを記憶する手段と、試験データを記憶する 手段からの試験データを受取る手段とを有する請求項１４記載の多重機能回路。
16. １６．前記重合体層の上に配置されたメタライズ・パターンを持っていて、前記 チップ上の選ばれた相互接続パッドを相互接続する請求項１４記載の多重機能回 路。
17. １７．基板と、 当該チップの間にチャンネルを構成する様に前記基板上に配置されていて、相互 接続パッドを持つ複数個の集積回路チップと、 前記チップ及び基板の上に配置されていて、少なくとも若干の相互接続パッドと 整合する閉口を持つ少なくとも１つの重合体層とを有し、 少なくとも１つのチップは入力及び出力手段を持つ複数個の機能回路ブロック、 及び少なくとも１つのブロック内から１つの機能を選択する復号手段を含み、更 に、前記基板の上に配置されたメタライズ・パターンを有し、該パターンは前記 チャンネルに沿って伸びる、周期的に途切れた複数個の導体を持っている集積回 路パッケージ。