JP5103493B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造技術に関し、特に、３次元的に積層された複数の半導体チップを有する半導体装置およびその製造に適用して有効な技術に関するものである。
ＣＭＯＳ（Complementary Metal Oxide Semiconductor）または不揮発性メモリ等の半導体集積回路の大きな特徴は、素子サイズを微細化することにより動作速度が向上し、消費電力が削減するというスケーリング則にある。これまで、素子の微細化により回路チップ（以下単にチップと言う）あたりの集積度および性能を向上させてきたが、近年では微細化が進むにつれて集積度またはチップ性能の向上に鈍化傾向が現れてきた。その理由には、微細化そのものの限界、素子の速度向上による素子間の配線遅延の顕在化または素子の微細化によるリーク問題の発生が挙げられる。
一方、一定規模の情報処理システムを構築する場合、１層のチップに集積できる機能には限界があるため、複数のチップの配置、およびそれら複数のチップ間の接続が必須となる。これまで、複数のチップは配線基板等の主面上において水平方向に配置され、チップ間の信号の伝送距離はこれらのチップの一辺以上の長さとなっていた。このため、微細化によりチップあたりの動作速度が向上しても、依然としてチップ間の情報または電源電流の伝送には時間がかかり、システム全体での速度向上が困難であった。
そこで、チップ性能向上の鈍化やシステム全体の性能向上に対応するため、非特許文献１に代表される積層チップシステムが提案されている。この積層チップシステムは、１つの半導体パッケージの内部に複数の半導体チップを積層して搭載する、いわゆるＳＩＰ（System In Package）と呼ばれるものである。ここで、積層チップシステムの一例の断面図を図３０に示す。図３０に示すように、積層チップシステムはチップ２０ａ上に別の複数のチップ３０ａ、４０ａを３次元的に積層し、積層チップシステム内に形成された貫通導体（貫通ビア）４ｃ、パッド電極４ｄおよびバンプ電極４からなる貫通配線１０を通じて各チップ２０ａ〜４０ａ内の目的回路または積層チップシステムの外部に情報および電力を伝送する半導体装置である。なお、チップ２０ａはメインの配線基板（図示しない）との間に配置される基板（インターポーザ５）上に、バンプ電極４を介して搭載されている。
図３０に示す積層チップシステムでは、各チップ２０ａ〜４０ａ間の信号配線を、各チップ２０ａ〜４０ａ内の貫通配線１０を用いて伝送することで、配線基板（またはインターポーザ５）上において水平方向に複数のチップ２０ａ〜４０ａを並べ、各チップ２０ａ〜４０ａ同士を電気的に接続する場合に比べて配線の伝送距離が短くすることができる。これにより、各チップ２０ａ〜４０ａ内の素子間の配線遅延やシステム全体で問題となるチップ２０ａ〜４０ａ間の伝送遅延を大幅に低減することができ、また、チップ２０ａ〜４０ａを積層することにより素子面積を低減することを可能としている。
通常、チップ２０ａ〜４０ａを構成する半導体基板１はチップグランド、すなわち、ＣＭＯＳを有するチップではソース電位となっているため、ドレイン電位を有する貫通導体４ｃと半導体基板１とは絶縁されている必要がある。このため、貫通導体４ｃとチップ２０ａとの間には絶縁膜２が形成され、半導体基板１と貫通導体４ｃとを絶縁している。
特許文献１（特開２００６−３３０９７４号公報）には、半導体装置のデータ転送速度を高める技術が記載されている。具体的には、複数のコア部を有するチップとインターフェース部を有するチップが別チップである半導体装置において、複数のコアチップ内に形成されたラッチ回路のそれぞれがインターフェイス部に従属接続されることにより、複数のラッチ回路がパイプライン動作を行うことで高速なデータ転送を可能としている。ここでは、１つのラッチ回路を有する１つのコアチップは、複数層積層されており、各コアチップ間は、各コアチップを貫通している貫通電極によっての電気的に接続されている。
特許文献２（特開２００８−９６３１２号公報）には、積層型半導体装置における貫通電極の短絡（ショート）不良を発見できる技術が記載されている。具体的には、前記積層型半導体装置は、複数の内部回路と、半導体基板を貫通して設けられた貫通電極と、テスト時において基板電位とは異なる所定の電位が供給されるテスト配線と、貫通電極と内部回路との間に設けられた第１のスイッチと、貫通電極とテスト配線との間に設けられた第２のスイッチと、第１および第２のスイッチを排他的にオンさせる制御回路とを備えるものである。特許文献２では、貫通電極と内部回路とを切断した状態で絶縁テストを行うことができることから、電流不良に至らない微小な短絡が貫通電極に生じている場合であっても、これを検出することが可能であるとしている。
特許文献３（特開２００６−１９３２８号公報）には、貫通配線の不良に起因した歩留まりの低下を抑制する技術が記載されている。具体的には、半導体チップを貫通する貫通配線を有する半導体チップを複数積層した積層型半導体装置において、それぞれの貫通配線に対して平行配置された予備貫通配線（冗長構成）を設け、スイッチ回路を用いて信号の伝達経路を貫通配線と予備貫通配線との間で切り替えることで、複数の半導体チップを積層した際の積層型半導体装置の不良率を低下させることができるとしている。
特開２００６−３３０９７４号公報 特開２００８−９６３１２号公報 特開２００６−１９３２８号公報
K.Takahashi et.al.,Japanese Journal of Applied Physics, 40, 3032-3037(2001)
図３０に示した積層チップシステムにおいては、一般的に、全ての貫通配線１０を正常に形成することは非常に困難である。貫通導体４ｃの形成またはパッド電極４ｄとバンプ電極４との接続に異常があると、貫通配線１０内において導通が不完全になる場合がある。また、半導体基板１と貫通導体４ｃとの間の絶縁膜２の形成が不十分であったり、バンプ電極４の半導体基板１への接触またはバンプ電極４同士の接触により、貫通配線１０同士またはソース電源ＶＳＳへの短絡（ショート）が予想される。バンプ電極４に関しては、近年、半導体素子の微細化が特に求められており、接続部の高密度化によるバンプ電極４同士の間の距離の狭ピッチ化が進んでいるため、バンプ電極４同士の接触による短絡を防ぐことが課題となっている。
これに対し、貫通配線１０に不良箇所が形成された場合でも積層チップシステムを正常に動作させるための回路方式がいくつか挙げられる。特許文献２に見られるように、貫通配線の不良を検出する方法や、特許文献３にみられるように貫通配線の歩留まりを想定していくつかの貫通配線に対して冗長な貫通配線を用意する方法がある。特許文献３では、使用する予定であった配線が不良であった場合に、それを検出して予備の貫通配線に切り替える方法を用いており、この方法は、信号を伝送する貫通配線には有効である。
しかしこれらの従来技術は、ドレイン電源ＶＤＤまたはソース電源ＶＳＳといった電源を担う貫通配線には必ずしも適用することができるわけではない。この理由を、以下に図３１を用いて説明する。なお、図３１はチップ２０ａの俯瞰図であるが、図３０に示すチップ２０ａの上面と下面を逆さにし、下面を上向きにして示している。図３１に示すチップ２０ａは、半導体基板１の上面（すなわち、図３０に示すチップ２０ａの下面側）に絶縁層３が形成され、絶縁層３の内部にメッシュ配線２３ａ、２３ｂが形成されているものである。チップ２０ａ内のドレイン電源ＶＤＤおよびソース電源ＶＳＳを供給するメッシュ配線２３ａ、２３ｂは、電源のインピーダンスを低減する目的で格子状に形成されている。なお、図３０に示す他のチップ３０ａ、４０ａは図示はしていないが、チップ２０ａは積層された複数のチップの内の１層のチップである。
図３１に示すチップ２０ａでは、複数の貫通配線８が並列にメッシュ配線２３ａに接続され、複数の貫通配線７が並列にメッシュ配線２３ｂに接続されている。なお、貫通配線８はドレイン電源ＶＤＤに接続され、メッシュ配線２３ａを通じてチップ２０ａ内の目的回路（図示しない）にドレイン電源ＶＤＤを供給するものである。また、貫通配線７はソース電源ＶＳＳに接続され、メッシュ配線２３ｂを通じてチップ２０ａ内の目的回路にソース電源ＶＳＳを供給するものである。このため、１つの貫通配線８に導通不良があった場合は、導通不良のあった貫通配線８が接続されているべきメッシュ配線２３ａに並列接続されている別の複数の貫通配線８に迂回して電源電流が流れるので、幾つかの貫通配線８に導通不良があっても積層チップシステム全体の正常動作に影響はない。
しかし、ドレイン電源ＶＤＤに接続されている貫通配線８が１本でもソース電源ＶＳＳ側に短絡した場合、貫通配線８は並列接続されているため、メッシュ配線２３ａ全体の電位が低下し、積層チップシステム全体が正常に作動しなくなる。この場合、半導体装置の歩留まりが低下するため、短絡が発生した貫通配線を除く全てのドレイン電源ＶＤＤ貫通配線のソース電源ＶＳＳ側に対する絶縁性を保証する必要がある。
ここで、短絡が発生する仕組みを、図３２を用いて説明する。図３２は、図３０に示す積層チップシステムの一部であって、積層されたチップ同士が接続されている領域を拡大した断面図である。図３２に示す貫通導体４ａ、４ｃはドレイン電源ＶＤＤを供給するもの（図３１に示す貫通配線８の一部）であり、貫通導体４ｂはソース電源ＶＳＳを供給するもの（図３１に示す貫通配線７の一部）である。
貫通導体４ａの側面に形成された絶縁膜２ｄは、形成が不十分であるために、半導体基板１に形成されたビアホール２ａの内壁を完全に覆っていない。このため、貫通導体４ａが半導体基板１に接続され、ソース電源ＶＳＳと同電位である半導体基板１と短絡してしまっている。また、バンプ電極４の形成位置がずれることにより、隣り合うバンプ電極４同士が接触または結合し、ドレイン電源ＶＤＤに接続された貫通導体４ａとソース電源ＶＳＳに接続された貫通導体４ｂが電気的に接続され、短絡が発生する。
短絡が発生する課題に対し、従来技術（特許文献３）に示すように、貫通配線の切り替えにより短絡した貫通配線の回避も考えられるが、チップ全体の電源電圧が低下する場合は不良貫通配線を検出する回路および切り替え回路にも正常に電源が供給されなくなるため、不良貫通配線を検出する回路および切り替え回路の正常動作も保証できなくなる。
すなわち、従来技術では信号を伝達する貫通配線に不良が発生した場合に予備の貫通配線に切り替えることは可能であるが、貫通配線であって、特にドレイン電源ＶＤＤを供給する貫通配線が何らかの原因でソース電源ＶＳＳを供給する貫通配線または半導体基板等と短絡した場合、その影響を回避し、積層チップ全体を正常動作させることは困難であった。
また、通常は、製造工程においてチップ２０ａを形成した際に、各貫通配線１０の導通テストを行うことで不良の発生を防いでいる。しかし、複数のチップを積層する場合、前記導通テストの後に各チップを積層する工程を有するため、この積層工程においていずれかのチップの貫通配線１０に短絡が発生するか、またはバンプ電極４同士が接触することで短絡が発生する可能性がある。このとき、チップ形成後であってチップの積層工程前の前記導通テストのみでは、積層時に発生した短絡を発見することができない問題がある。
また、前記導通テストをする際は、一旦チップをクリーンルームから出して検査を行うことになる。このため、クリーンルームからチップを出し入れし、各チップ毎に検査を行うことにより半導体装置の製造に時間がかかり、また、クリーンルームからチップを出すことでチップの信頼性が低下する問題がある。
本発明の目的は、複数層のチップを積層した半導体装置の信頼性を向上させることにある。
また、本発明の他の目的は、複数層のチップを積層した半導体装置の製造工程を簡易化することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願の一発明による半導体装置は、上面と下面とを電気的に接続して電源を供給する複数の第１貫通配線有するチップが複数積層され、それぞれの前記チップの前記第１貫通配線同士が電気的に接続された積層チップシステムを有する半導体装置であって、前記各チップは、その内部に形成された目的回路に電源を供給する電源配線を有する。また、前記複数の第１貫通配線のそれぞれは、前記チップの前記上面と前記下面のいずれか一方に形成された第１パッド電極と、前記第１パッド電極の形成された前記チップの面のもう一方の面に形成された第１貫通導体とを有している。
本願の一発明による半導体装置は、前記各第１貫通配線内の前記第１パッド電極、前記第１貫通導体および前記電源配線は、１つの接合点においてそれぞれが電気的に接続されており、前記接合点と前記第１パッド電極との間、前記接合点と前記第１貫通導体との間または前記接合点と前記電源配線との間の、少なくともいずれか２つの電源経路にヒューズ回路が形成されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
複数層のチップを積層した半導体装置の信頼性を向上させることができる。また、半導体装置の製造工程を簡易化することができる。
本発明の実施の形態１における積層チップシステムの等価回路図である。 本発明の実施の形態１における積層チップシステムの平面図である。 図２のＡ−Ａ線における断面図である。 本発明の実施の形態１における１層のチップの一部を拡大して示す断面図である。 本発明の実施の形態１におけるヒューズ回路の一例を示す平面図である。 本発明の実施の形態１におけるヒューズ回路の一例を示す平面図である。 本発明の実施の形態１における１層のチップの等価回路図である。 積層チップシステムの一例を示す等価回路図である。 本発明の実施の形態１における半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 本発明の実施の形態２における１層のチップを拡大して示す断面図である。 本発明の実施の形態２における１層のチップの等価回路図である。 本発明の実施の形態３における１層のチップを拡大して示す断面図である。 本発明の実施の形態３における１層のチップの等価回路図である。 本発明の実施の形態４における１層のチップを示す俯瞰図である。 本発明の実施の形態４における１層のチップを示す平面図である。 本発明の実施の形態５における１層のチップを示す俯瞰図である。 本発明の実施の形態５における１層のチップを示す平面図である。 本発明の実施の形態５における１層のチップの等価回路図である。 本発明の実施の形態６における１層のチップを示す俯瞰図である。 本発明の実施の形態６における１層のチップを示す平面図である。 本発明の実施の形態６における１層のチップの等価回路図である。 従来の積層チップシステムを示す断面図である。 従来の積層チップシステムを示す俯瞰図である。 従来の積層チップシステムの一部を拡大して示す断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、前記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態１では、複数の半導体チップを積層した積層チップシステムについて説明する。積層された複数の半導体チップを電気的に接続する方法としては、各半導体チップの上面から下面を貫通する貫通配線（貫通ビア）を形成し、各貫通配線の下面にバンプ電極を形成し、かつ、上層の半導体チップに形成されているバンプ電極を、下層に形成されている半通配線の上面に接続する方法が考えられる。
この貫通配線は、チップの上面から下面を貫通して形成されたビアホール内に、絶縁膜を介して導電性の金属を充填して形成した貫通導体を含み、通常、１層のチップに対し多数の貫通導体が形成される。しかし、一般的に全ての貫通配線を正常に形成することは非常に困難であり、チップを構成する半導体基板と貫通導体との間に形成される絶縁膜の形成が不十分であった場合、貫通導体と半導体基板が接触することにより、ドレイン電源ＶＤＤが、ソース電源ＶＳＳと同電位を有する半導体基板に短絡（ショート）する。
また、近年、半導体装置の小型化のために、半導体チップ間を接続する接続部の高密度・狭ピッチ化が要求されており、高密度・狭ピッチに配置された端子とバンプ電極とを半田で接続する必要がある。このとき、半田を使用した接続では、半田を加熱して溶融（リフロー）させる工程が必要である。ところが、端子やバンプ電極から構成される接続部の高密度化や狭ピッチ化が進むと、半田の加熱溶融時に半田が流動化するため、隣り合う位置に配置されている端子上に形成されている半田同士が接合してショート不良が発生するおそれがある。つまり、半田を使用して上層の半導体チップと下層の半導体チップを接続する方法は、半導体チップ間を接続する端子およびバンプ電極の高密度・狭ピッチ化が進むにつれて、隣接する端子間を短絡させることなく端子とバンプ電極とを接続することが困難になってきている。
これに対し、積層チップシステム内において上下に連結する各貫通配線内に１つのヒューズを加えることにより、貫通配線が短絡した際に積層チップシステム内の上下に連結する全ての貫通配線を、他の電源配線から分離する方法が考えられる。しかし、この場合積層チップシステム内の上下に連結する全ての貫通配線を分離するため、短絡の発生した貫通配線を有する１層のチップだけでなく、そのチップに積層された全てのチップに電源が正常に供給されなくなる。
そこで、本実施の形態１では、１層のチップ内において、貫通導体とバンプ電極との間に少なくとも２つのヒューズを設ける工夫を施している。
図１は、本実施の形態の半導体装置であって、複数のチップを積層した積層チップシステムの等価回路図である。図１において、１層のチップ２０内には、パッド電極２１ｄ、ヒューズ回路２１ａおよび２１ｂ、貫通導体２１ｃから構成され、破線で示す貫通配線２１が形成され、また、パッド電極２２ｄ、ヒューズ回路２２ａおよび２２ｂ、貫通導体２２ｃから構成され、破線で示す貫通配線２２が形成されている。
貫通配線２１の下端のパッド電極２１ｄおよび貫通配線２１の上端の貫通導体２１ｃとの間には、２つのヒューズ回路２１ａ、２１ｂがパッド電極２１ｄ側から順に直列に接続されており、同様に、貫通配線２２の下端のパッド電極２２ｄおよび上端の貫通導体２２ｃとの間には、２つのヒューズ回路２２ａ、２２ｂがパッド電極２２ｄ側から順に直列に接続されている。チップ２０内には、チップ２０内に形成されたＣＭＯＳ回路（図示しない）に電源を供給するメッシュ配線２３が形成され、メッシュ配線２３はチップ２０内の各貫通配線２１、２２内の２つのヒューズ回路２１ａとヒューズ回路２１ｂとの間およびヒューズ回路２２ａとヒューズ回路２２ｂとの間に接続されている。
ここでは、メッシュ配線２３はヒューズ回路２１ａおよびヒューズ回路２１ｂの間に接続されており、また、メッシュ配線２３はヒューズ回路２２ａおよびヒューズ回路２２ｂの間に接続されている。すなわち、チップ２０内において、パッド電極２１ｄとメッシュ配線２３との間にヒューズ回路２１ａが１つ形成され、かつ貫通導体２１ｃとメッシュ配線２３の間にヒューズ回路２１ｂが１つ形成されている。同様に、チップ２０内において、パッド電極２２ｄとメッシュ配線２３との間にヒューズ回路２２ａが１つ形成され、かつ貫通導体２２ｃとメッシュ配線２３の間にヒューズ回路２２ｂが１つ形成されている。ここで、ヒューズ回路２１ａまたはヒューズ回路２１ｂとメッシュ配線２３との間にはヒューズ回路は形成されておらず、同様に、ヒューズ回路２２ａまたはヒューズ回路２２ｂとメッシュ配線２３との間にはヒューズ回路は形成されていない。
なお、図１では１層のチップ２０内に貫通配線２１および貫通配線２２の２本の貫通配線のみを示しているが、実際は１つのメッシュ配線２３に対して更に多数の貫通配線が形成されており、メッシュ配線２３は前記多数の貫通配線のそれぞれに形成された２つのヒューズ回路の間に接続されている。また、図示はしていないが、各チップ内のメッシュ配線は、それぞれのチップ内においてそのチップの本来の目的を実行する回路（目的回路）に接続されている。
図１に示す積層チップシステムは、前記チップ２０と同様の構成を有するチップ３０、４０をチップ２０上に順次積層したものであり、平面形状において重なり合う位置に配置された各チップの貫通配線同士は、下層のチップ内の貫通導体の上面と、上層のチップ内のパッド電極とが、バンプ電極（半田バンプ電極）４を介して電気的に接続されている。なお、図１では積層チップシステム内において積層されているチップ２０、３０、４０は３層であるが、この積層数に限られず、積層するチップは２層以上の複数層であれば何層でも良い。また、本実施の形態の積層チップシステムは、ＣＭＯＳが形成された回路を有するチップを複数層積層するものであるが、メモリやアナログ回路等、チップ毎に別々の機能を有するチップを積層しても良く、また、１層のチップ内に複数の要素回路が形成されたシステムＬＳＩ（Large Scale Integration）を積層しても良い。
次に、本実施の形態の積層チップシステムの一部の断面図を図２に示す。図２は、図１に示す半導体装置の一部であるチップ２０の平面図である。図２に示すように、チップ２０の上面には複数の貫通導体２０ｃ、２１ｃ、２２ｃの上面と、貫通導体２０ｃ、２１ｃ、２２ｃと半導体基板１とを絶縁する絶縁膜２の上面とが露出しており、貫通導体２０ｃ、２１ｃ、２２ｃおよび絶縁膜２は、平面形状が矩形のチップ２０の４つの側面に沿って断続的に形成されている。
次に、本実施の形態の積層チップシステムの一部の断面図を図３に示す。図３は、図２に示すチップ２０のＡ−Ａ線における断面図である。図３において、チップ２０は半導体基板１と、半導体基板１の下面に形成された絶縁層３と、絶縁層３の下面に形成されたパッド電極２１ｄ、２２ｄと、それぞれのパッド電極２１ｄ、２２ｄの下に形成されたバンプ電極４を有している。バンプ電極４のそれぞれの上部において、半導体基板１には、半導体基板１の上面から下面を貫通する貫通導体２１ｃ、２２ｃが形成されている。貫通導体２１ｃ、２２ｃは、それぞれ絶縁膜２を介して半導体基板１と絶縁されており、貫通導体２１ｃ、２２ｃの下面は、絶縁層３内に形成された金属配線９ａ、９ｂにそれぞれ接続されている。絶縁層３内には、金属配線９ａ、９ｂ、ヒューズ回路２１ａ、２１ｂ、２２ａ、２２ｂおよびメッシュ配線２３が形成されている。
貫通配線２１は、貫通導体２１ｃ、ヒューズ回路２１ａ、２１ｂおよびパッド電極２１ｄにより構成され、チップ２０の上面の貫通導体２１ｃから下面のパッド電極２１ｄを電気的に接続し、メッシュ配線２３およびチップ２０に積層される他のチップ３０、４０（図１参照）に電源を供給する配線である。貫通配線２１内において、貫通導体２１ｃは貫通導体２１ｃの下面に接続された金属配線９ａおよび金属配線９ａの下面に接続されたビア１１ａを介してヒューズ回路２１ｂに接続され、ヒューズ回路２１ｂはビア１１ｂを介してメッシュ配線２３に接続され、メッシュ配線２３は、ビア１１ｃを介してヒューズ回路２１ａに接続され、ヒューズ回路２１ａはビア１１ｄを介してパッド電極２１ｄに接続されている。
このように、貫通配線２１は、貫通導体２１ｃ、金属配線９ａ、ビア１１ａ〜１１ｄ、ヒューズ回路２１ａ、２１ｂ、メッシュ配線２３およびパッド電極２１ｄによってチップ２０の上面から下面を電気的に接続している。また、貫通配線２２も、貫通配線２１と同様の構造を有しており、図示していない他の複数の貫通配線も同様の構造を有している。図示していない各貫通配線は貫通配線２１、２２と同様に、それぞれ２つのヒューズ回路を有し、前記２つのヒューズ回路の一方のヒューズ回路は各貫通配線内の貫通導体とメッシュ配線２３とを電気的に接続し、もう一方のヒューズ回路は各貫通配線内のパッド電極とメッシュ配線２３とを電気的に接続している。
また、図３には示していないが、図４に示すように、半導体基板１の下面（素子形成面６）にはＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子が形成されており、前記半導体素子は、メッシュ配線２３（ドレイン電源ＶＤＤに接続されたメッシュ配線）と電気的に接続され、チップ２０内において図示していない他のメッシュ配線（ソース電源ＶＳＳに接続されたメッシュ配線）と電気的に接続されている。図４は図３の半導体基板１と絶縁層３との界面を拡大して示す断面図であり、半導体基板１の下面に形成されたＭＯＳＦＥＴを示している。
図４に示すように、半導体基板１の下面には複数の素子分離層２ｅが形成され、半導体基板１の下面には、隣り合う素子分離層２ｅの対向する側面に接してソース・ドレイン領域ＳＤＲが形成されており、それぞれのソース・ドレイン領域ＳＤＲの間の下部の絶縁層３内には、ゲート電極２ｆが形成されている。また、絶縁層３内に形成されたメッシュ配線２３は、ビア１１ｅ、金属配線９ｃ、ビア１１ｆを介して一方のソース・ドレイン領域ＳＤＲの下面に電気的に接続されており、もう一方のソース・ドレイン領域ＳＤＲはビア１１ｇを介して金属配線９ｄに電気的に接続されている。金属配線９ｄは、図示はしていないが、後述するソース電源ＶＳＳ側のメッシュ配線２３ｃに接続されている。
また、図３に示すチップ２０において、半導体基板１は主にＳｉ（珪素）を含み、絶縁層３および絶縁膜２は、それぞれ主に酸化シリコン膜により形成されている。貫通導体２１ｃ、２２ｃ、ヒューズ回路２１ａ、２１ｂ、２２ａ、２２ｂ、メッシュ配線２３、金属配線９ａ、９ｂおよびビア１１ａ〜１１ｄは主にＣｕ（銅）からなり、パッド電極２１ｄ、２２ｄはＡｌ（アルミニウム）からなる。バンプ電極４は、主にＳｎ（錫）−Ｐｂ（鉛）により構成されるが、代わりにＳｎ−Ａｇ（銀）−Ｃｕ等の材料を用いて形成しても良い。金属配線９ａ、９ｂは、Ｃｕを含む複数の金属層を積層した構造を有する。
ヒューズ回路２１ａ、２１ｂ、２２ａ、２２ｂはＣｕからなる配線であって、図５に示すように、ヒューズ回路２１ａは平面形状において配線の一部が極端に細くなった形状を有しており、通常の配線よりも小さな断面積を有する。このヒューズ回路２１ａは、規格より大きな電流が流れた際に発熱することで溶解して分断し、配線を遮断する機能を有している。ヒューズ回路２１ｂ、２２ａ、２２ｂは、平面形状において図５に示すヒューズ回路２１ａと同様の形状を有している。なお、図５は図３に示すヒューズ回路２１ａの一例を示す平面図であり、絶縁層３を図示せず、ヒューズ回路２１ａのみを拡大して示すものである。
なお、ヒューズ回路２１ａ、２１ｂ、２２ａ、２２ｂはこのＣｕ溶断型の構造に限らず、相変化メモリのようなメモリ素子のように、一定値以上の電流が流れると抵抗値が低抵抗から高抵抗に遷移し、電流値が下がっても高抵抗を維持するようなヒステリシス特性を有する素子であって、結果としてヒューズの役割を果たす素子を用いても良い。また、一定値以上の電流が流れると回路を遮断するような機能を有する電子ヒューズを用いても良い。また、積層チップシステムが超伝導素子である場合は、ヒューズとしてジョセフソン素子のように、一定値以上の電流が流れると抵抗値が低抵抗から高抵抗に遷移し、電流値が下がっても高抵抗を維持するようなヒステリシス特性を有し、結果としてヒューズの役割を果たす素子を用いても良い。
ジョセフソン素子とは、極薄の絶縁体あるいは常伝導金属薄膜を超伝導体で挟んだものであり、具体的には、図６に示すようにＡｌ２Ｏ３（酸化アルミニウム）膜１２を銅配線１６に接続されたＮｂ（ニオブ）膜１８により挟み込んだ構造を有し、Ａｌ２Ｏ３膜１２と、一方のＮｂ膜１８との間にＡｌ膜１５が形成されている２端子素子である。なお、図６は図３に示すヒューズ回路２１ａ、２１ｂ、２２ａ、２２ｂの一例を示す平面図であり、絶縁層３を図示せず、ジョセフソン素子１７および銅配線１６のみを示すものである。
次に、本実施の形態での貫通配線周辺の回路動作を説明するため、複数のチップを積層した状態での回路動作を説明する。図１は、本実施の形態の積層チップシステムであって、チップ２０、３０、４０を３層積層した場合の等価回路図である。この積層チップシステムの各チップ２０、３０、４０には、それぞれのチップ２０、３０、４０内に形成された貫通配線２１、２２、３１、３２、４１、４２を通じて矢印で示すドレイン電源ＶＤＤが接続されている。
図１ではメッシュ配線２３は２本の貫通配線２１、２２と接続しているが、実際にはチップ２０内においてより多数の貫通配線に接続されており、それぞれの貫通配線からメッシュ配線２３にドレイン電源ＶＤＤが供給される。また、図１には示していないが、図７に示すチップ２０のように、各チップ２０、３０、４０にはソース電源ＶＳＳに接続された貫通配線２５、２６およびメッシュ配線２３ｃが形成されており、半導体基板１はソース電源ＶＳＳが接続され、グランド電位となっている。なお、ソース電源ＶＳＳが接続された貫通配線２５、２６には、ヒューズ回路は形成されていない。
図７はソース電源ＶＳＳ側の等価回路図およびチップ２０の目的回路を含めた１層のチップ２０の等価回路図である。図１に示すチップ２０と同様の構成を有するドレイン電源ＶＤＤ側の回路のメッシュ配線２３は、図７に示すように目的回路１３に接続されており、目的回路１３はソース電源ＶＳＳ側のメッシュ配線２３ｃに接続されている。ソース電源ＶＳＳ側のメッシュ配線２３ｃも、チップ２０の上面および下面に貫通している貫通配線２５、２６に接続されているが、貫通配線２５、２６はドレイン電源ＶＤＤ側の貫通配線２１、２２と違い、ヒューズ回路を含まない。また、貫通配線２５、２６は図１に示す貫通配線２１、２２、３１、３２、４１、４２と同様に各チップ２０、３０、４０に形成されており、上下に積層されたチップ同士の貫通配線が接続され、それぞれのチップ２０、３０、４０にソース電源ＶＳＳを供給している。
図３の断面図には図示していないが、ソース電源ＶＳＳ側のメッシュ配線２３ｃは、絶縁層３の内部において、ドレイン電源ＶＤＤ側のメッシュ配線２３下方に形成されている。図３ではメッシュ配線２３に複数の貫通配線が接続されていることを説明したが、メッシュ配線２３に接続された貫通配線はソース電源ＶＳＳ側のメッシュ配線２３ｃには接続されず、メッシュ配線２３ｃには貫通配線２５、２６を含めた別の貫通配線が複数接続されている。メッシュ配線２３ｃに接続されたソース電源ＶＳＳ側のそれぞれの貫通配線は貫通配線２５、２６と同様にヒューズ回路を有しておらず、ドレイン電源ＶＤＤ側のメッシュ配線２３には接続されていない。
ただし、ここではドレイン電源ＶＤＤ側の貫通配線２１、２２にヒューズ回路２１ａ、２１ｂ、２２ａ、２２ｂを設けたが、ソース電源ＶＳＳ側の貫通配線２５、２６のそれぞれに貫通配線２１と同様のヒューズ回路を形成しても良い。この場合、ドレイン電源ＶＤＤ側の貫通配線２１、２２にヒューズ回路を形成する必要はない。
この積層チップシステムでは、ドレイン電源ＶＤＤを供給する貫通配線２１、２２またはメッシュ配線２３等とソース電源ＶＳＳが接続される貫通配線２５、２６またはメッシュ配線２３ｃ等とは、図３に示す絶縁膜２および絶縁層３等で絶縁されているため、各ドレイン電源ＶＤＤがソース電源ＶＳＳ側に短絡していない正常な状態では、ドレイン電源ＶＤＤ側からソース電源ＶＳＳ側に電流が流れる際は常に目的回路を経由して電流が流れる。
しかし、ドレイン電源ＶＤＤの接続された貫通配線またはバンプ電極４の内どれか１つでもソース電源ＶＳＳ側に短絡（ショート）している場合は、ドレイン電源ＶＤＤからソース電源ＶＳＳに対して目的回路を経由せず直に短絡電流が流れる。
ここで、図１に示す下から２層目のチップ３０の貫通配線３１の貫通導体３１ｃが図３に示す半導体基板１と接触してソース電源ＶＳＳ側に短絡した場合を想定し、短絡が生じた際の本実施の形態の積層チップシステムの動作を説明する。
この場合、図１に矢印で示したドレイン電源ＶＤＤの給電部から、短絡している貫通導体３１ｃに向けて短絡電流が流れる。ただし、図１の３つのメッシュ配線２３、３３、４３は、それぞれ複数の貫通配線で並列にドレイン電源ＶＤＤに接続されているため、ほぼドレイン電源ＶＤＤと同一の電位に保たれていると考えて良い。このため、実際の短絡電流はメッシュ配線３３およびメッシュ配線４３からこの貫通導体３１ｃへ流れ、図３に示す半導体基板１を通じてソース電源ＶＳＳに流れることになる。
このとき、２箇所のヒューズ回路、すなわち貫通配線３１のヒューズ回路３１ｂと貫通配線４１のヒューズ回路４１ａに相対的に大きな短絡電流が流れ、ヒューズ回路３１ｂ、４１ａのそれぞれを構成する細いＣｕ配線が発熱して溶断することにより、貫通導体３１ｃはドレイン電源ＶＤＤから切断される。その際、貫通導体３１ｃと直列に接続されたその他のヒューズ回路、例えば貫通配線３１のヒューズ回路３１ａが切断されないのは、ヒューズ回路３１ａに接続されているメッシュ配線２３およびメッシュ配線３３のそれぞれの電位がほぼ同電位であって、ドレイン電源ＶＤＤの電位とほぼ同電位であると見なせるからである。結果として、短絡を起こした貫通導体３１ｃの上下に接続されている２つのヒューズ回路３１ｂ、４１ａのみが切断され、電源回路網から貫通導体３１ｃのみを分離できるため、積層チップシステム全体への影響を防ぐことができる。
なお、ここでは複数の貫通導体の内の１つの貫通導体３１ｃが半導体基板１に短絡した場合を例に説明したが、短絡した貫通導体が複数であっても、同様に短絡した複数の貫通導体のみをドレイン電源ＶＤＤから遮断することができる。また、短絡する箇所は貫通導体に限らず、各チップ２０、３０、４０同士の間に形成された１つのバンプ電極４が、他のバンプ電極４であってソース電源ＶＳＳと接続されたバンプ電極４と接触した場合も、同様に短絡を起こしたバンプ電極４の上下に接続された２つのヒューズ回路が切断することにより、短絡を起こしたバンプ電極４のみをドレイン電源ＶＤＤから切り離すことができる。
短絡したＶＤＤ電源の貫通配線１本当たりの短絡電流をＩＳＨＯＲＴ、１本の貫通配線に短絡の不良が発生する確率をＫ、貫通配線の本数をＮとすると、チップあたりのヒューズ切断に必要な電源電流ＩＳＨＯＲＴ＿ＴＯＴＡＬ、正常な貫通導体に接続されたヒューズ回路への電流ＩＮＯＲＭＡＬは、それぞれ以下の式で表される。
ＩＳＨＯＲＴ＿ＴＯＴＡＬ＝Ｋ×Ｎ×ＩＳＨＯＲＴ （１）
ＩＮＯＲＭＡＬ＝Ｋ×ＩＳＨＯＲＴ （２）
以上に述べたように、本実施の形態の特徴は、メッシュ配線から目的回路に電源を供給し、貫通配線によってチップの上面から下面を電気的に接続するチップを複数層積層した積層チップシステムにおいて、各チップの貫通配線内の貫通導体とパッド電極の間にヒューズ回路を２つ形成し、メッシュ配線を前記２つのヒューズ回路の間に接続することにある。つまり、本実施の形態では積層した各チップ内において、メッシュ配線と貫通導体との間およびメッシュ配線とパッド電極との間のそれぞれに１つずつヒューズ回路を形成している。
なお、比較例として、積層チップシステム内において上下に連結する貫通配線に対して１つのヒューズ回路を加えることにより、貫通配線が短絡した際に積層チップシステム内の上下に連結する全ての貫通配線を、他の電源配線から分離する方法が考えられる。具体的には、比較例として示す図８に示されるように、貫通導体２１ｃとパッド電極２１ｄとの間にはヒューズ回路を形成せず、貫通導体２１ｃとパッド電極２１ｄとの間とメッシュ配線２３との間に１つヒューズ回路２１ｆを形成した貫通配線２１ｇを有するチップ２０ｂを用意し、チップ２０ｂと同様の構造を有する複数のチップ３０ｂ、４０ｂを積層した積層チップシステムである。
しかし、図８に示す積層チップシステム内の貫通導体３１ｃで短絡が生じた場合、ヒューズ回路２１ｆ、３１ｆ、４１ｆの全てが溶断し、この積層チップシステム内の上下に連結する全ての貫通配線２１ｇ、３１ｇ、４１ｇを電源回路から分離するため、短絡の発生した貫通配線２１ｇを有する１層のチップ２０ｂだけでなく、チップ２０ｂに積層されたその他全てのチップ３０ｂ、４０ｂにも電源が正常に供給されなくなる問題がある。
本実施の形態の積層チップシステムによれば、積層チップシステム内において、貫通導体またはバンプ電極の形成不良によって電源とグランドとの間に短絡が発生した場合に、貫通導体またはバンプ電極に接続された少なくとも２つのヒューズ回路が切断されることにより、短絡が発生した貫通導体またはバンプ電極のみを電源回路から切り離すことができる。すなわち、積層チップシステム内の上下に連結する全ての貫通配線を分離することがないため、短絡の発生したチップに積層されたその他のチップに電源が正常に供給されなくなることを防ぐことができる。
続いて、本実施の形態における半導体装置の製造方法を、図９〜図１７を用いて説明する。まず、図９に示すように、半導体基板１を用意し、その主面に周知の方法によりＭＯＳＦＥＴを含むＣＭＯＳ（図示しない）およびその他の素子を複数形成する。その後、半導体基板１の主面である素子形成面６上に層間絶縁膜３ａを堆積する。
次に、図１０に示すように、周知のダマシン配線プロセスを用いて、層間絶縁膜３ａ上に、層間絶縁膜３ｂ、複数の金属膜からなる金属配線９ａ、９ｂおよびメッシュ配線２３を形成する。
次に、図１１に示すように、層間絶縁膜３ｂ上、金属配線９ａ、９ｂ上およびメッシュ配線２３上に層間絶縁膜３ｃを形成した後、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜３ｃの上面からメッシュ配線および金属配線９ａ、９ｂに達するビアホールを開口する。その後、半導体基板１の主面上の全面に金属膜（例えばＣｕ膜）をスパッタリング法により形成し、前記金属膜をＣＭＰ（Chemical Mechanical Polishing）により研磨して層間絶縁膜３ｃの上面を露出させることで、前記ビアホール内に充填されたビア１１ａ〜１１ｃ、１２ａ〜１２ｃを形成する。ビア１１ａおよびビア１２ａはそれぞれ金属配線９ａ、９ｂの上面に電気的に接続され、ビア１１ｂ、１１ｃ、１２ｂ、１２ｃはメッシュ配線２３の上面に電気的に接続されている。
次に図１２に示すように、ＣＶＤ（Chemical Vapor Deposition）法等により半導体基板１の主面の全面に層間絶縁膜３ｄを形成し、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜３ｄをパターニングし、ビア１１ａ〜１１ｃ、１２ａ〜１２ｃのそれぞれの上面を露出する。続いて、半導体基板１の主面の全面にスパッタリング法等によりＣｕ膜を形成した後、前記Ｃｕ膜をＣＭＰにより研磨して層間絶縁膜３ｄの上面を露出させることにより、前記Ｃｕ膜からなるヒューズ回路２１ａ、２１ｂ、２２ａ、２２ｂを形成する。ヒューズ回路２１ａは図５に示すように、平面形状において配線の一部が極端に細くなった形状を有しており、他のヒューズ回路２１ｂ、２２ａ、２２ｂも同様の形状を有している。
次に、図１３に示すように、半導体基板１の主面の全面に層間絶縁膜３ｅを形成して層間絶縁膜３ａ〜３ｅからなる絶縁層３を形成した後、図１１を用いて説明した方法と同様の工程により、層間絶縁膜３ｄの上面からヒューズ回路２１ａ、２２ａのそれぞれの上面に達するビア１１ｄ、１２ｄを形成する。ここで、ヒューズ回路２１ｂ、２２ｂのそれぞれの一方の端部はビア１１ａ、１２ａに接続され、ヒューズ回路２１ｂ、２２ｂのそれぞれのもう一方の端部はビア１１ｂ、１２ｂに接続されている。また、ヒューズ回路２１ａ、２２ａのそれぞれの一方の端部はビア１１ｃ、１２ｃに接続され、ヒューズ回路２１ａ、２２ａのそれぞれのもう一方の端部はビア１１ｄ、１２ｄに接続されている。
次に、絶縁層３上にスパッタリング法によってＡｌ膜を形成した後、フォトリソグラフィ技術およびエッチング技術を用いて、前記Ａｌ膜からなりビア１１ｄ、１２ｄにそれぞれ接続されているパッド電極２１ｄ、２２ｄを形成する。
次に、図１４に示すように、半導体基板１の上下を逆さにし、フォトリソグラフィ技術およびエッチング技術を用いて、半導体基板１の上面（素子形成面６の反対の面）から金属配線９ａ、９ｂの上面に達するビアホール２ａ、２ｂをそれぞれ形成した後、ＣＶＤ法により、酸化シリコン膜２ｃを半導体基板１の上面、ビアホール２ａ、２ｂの内壁および金属配線９ａ、９ｂの上面に形成する。
次に、図１５に示すように、ドライエッチング技術によってビアホール２ａ、２ｂの内壁以外に形成された酸化シリコン膜２ｃを除去し、金属配線９ａ、９ｂの上面を露出し、酸化シリコン膜２ｃからなる絶縁膜２を形成する。その後、スパッタリング法を用いて、半導体基板１の上面、絶縁膜２の表面および金属配線９ａ、９ｂの上面にＣｕ膜２４を形成する。
次に、図１６に示すように、ＣＭＰにより半導体基板１の上面を研磨し、半導体基板１の厚さを５０μｍ程度にする。これにより、Ｃｕ膜２４からなる貫通導体２１ｃ、２２ｃが、それぞれビアホール２ａ、２ｂ内に絶縁膜２を介して形成される。その後、周知の技術を用いて、パッド電極２１ｄ、２２ｄの下面に半田からなるバンプ電極４をそれぞれ形成することにより、チップ２０が形成される。
次に、図１７に示すように、チップ２０と同様の工程で形成されたチップ３０、４０を用意し、インターポーザ５上にチップ２０、３０、４０を３次元的に積層する。このとき、チップ３０の下面のパッド電極３１ｄ、３２ｄのそれぞれの下面に形成されたバンプ電極４は、半田リフロー工程によって溶融し、下層のチップ２０の貫通導体２１ｃ、２２ｃの上面に電気的に接続する。同様に、チップ３０とチップ４０とが接続され、チップ２０とインターポーザ５とが接続されることで、本実施の形態の半導体装置が完成する。
なお、本実施の形態では３層のチップからなる積層チップシステムについて説明したが、チップの積層数は３層に限られず、２層以上であれば何層積層しても良い。
通常、積層チップシステムを製造する工程では、チップを積層する前の工程において、形成されたそれぞれのチップ内の各貫通配線の導通テストを行うことで、短絡等に起因する不良の発生を防いでいる。しかし、複数のチップを積層する場合、前記導通テストの後にチップを積層する工程を有するため、チップの積層工程においていずれかのチップの貫通配線に不良が発生する可能性があり、また、バンプ電極４同士の接触等による短絡が発生する可能性がある。この場合、チップの積層前の各チップ毎の導通テストではこれらの積層工程によって発生する短絡箇所を検知することができない問題がある。
また、前述した各導通配線に対する導通テスト工程では、製造した各チップを一旦クリーンルームから出して検査を行うことになる。このため、クリーンルームからチップを出し、各チップ毎に検査を行った後にチップをクリーンルームに入れる工程により半導体装置の製造に時間がかかり、積層チップシステムの製造コストが増加する問題がある。また、製造工程の途中の段階においてクリーンルームからチップを出すことで、チップに埃等の異物が付着してチップの信頼性が低下する問題がある。
これに対し、本実施の形態では、積層チップシステム内の短絡の発生箇所をヒューズ回路により切断することができるため、上述した積層工程前の各チップのそれぞれの貫通配線に対する導通テスト工程は省略することができる。これにより、積層チップシステムの製造に必要な時間を短縮することができ、スループットを向上させることができる。また、各チップの完成後、そのままクリーンルーム内で複数のチップを積層する工程に移行できるため、製造した各チップをクリーンルームから運び出す必要が無く、積層チップシステムの製造にかかる時間を短縮することができ、製造コストを低減することを可能としている。
以上に述べたように、本実施の形態における積層チップシステムでは、貫通導体とメッシュ配線との間およびパッド電極とメッシュ配線との間に１つずつ形成したヒューズ回路により、短絡した貫通導体をチップ単位で電源回路から分離することができる。このとき、積層チップシステム内で上下に連結する貫通配線全てを電源回路から分離する必要がないため、各チップ内の貫通配線を有効に利用することができ、積層チップシステム全体に安定して電源を供給させることができるため、半導体装置の信頼性を向上させることができる。
また、短絡箇所の電源回路からの分離はチップの積層が完了した積層チップシステムにおいて機能するため、チップの積層工程で積層チップシステム内に短絡が発生したとしても、その短絡が積層チップシステム全体に影響を与えることを防ぐことができ、積層チップシステムの歩留まりの低下を防ぐことができる。また、短絡箇所の電源回路からの分離は、チップの積層が完了した積層チップシステムにおいて機能するため、積層前のチップ毎の導通テストが不要であり、積層チップシステムの製造コストを低減することが可能である。
（実施の形態２）
前記実施の形態１ではパッド電極２１ｄとメッシュ配線２３との間および貫通導体２１ｃとメッシュ配線２３との間に１つずつヒューズ回路２１ａ、２１ｂをそれぞれ形成した積層チップシステムであって、貫通導体２１ｃとパッド電極２１ｄとの間にヒューズ回路２１ａ、２１ｂが形成された例について説明した。本実施の形態では図１８、図１９に示すように、貫通導体２１ｃとメッシュ配線２３との間およびパッド電極２１ｄと貫通導体２１ｃとの間に１つずつヒューズ回路２１ａ、２１ｆをそれぞれ形成した積層チップシステムであって、メッシュ配線２３とパッド電極２１ｄとの間にヒューズ回路２１ａ、２１ｆが形成された例について説明する。ここで、図１８は積層する複数のチップの内の１層のチップ２０のみを示したチップ２０の断面図である。また、図１９は、チップ２０、３０、４０を積層した積層チップシステムを示す等価回路図である。
図１８に示すように、本実施の形態のチップ２０は、前記実施の形態１のチップとほぼ同様の構成であるが、パッド電極２１ｄ、２２ｄおよび絶縁層３内のヒューズ回路２１ａ、２１ｆ、２２ａ、２２ｆ、金属配線９ａ、９ｂ、メッシュ配線２３およびビア１１ａ〜１１ｄ、１２ａ〜１２ｄの形状および配置が異なる。具体的には、図１８に示すように、貫通配線２１内において、貫通導体２１ｃの下部に形成された金属配線９ａは、一方の端部ともう一方の端部がそれぞれビア１１ａ、１１ｂを介してヒューズ回路２１ａ、２１ｆに接続されている。ヒューズ回路２１ａは、一方の端部がビア１１ａを介して金属配線９ａと接続され、もう一方の端部がビア１１ｄを介してパッド電極２１ｄに接続されている。ヒューズ回路２１ｆは、一方の端部がビア１１ｂを介して金属配線９ａと接続され、もう一方の端部がビア１１ｃを介してメッシュ配線２３と接続されている。また、貫通配線２２内も貫通配線２１と同様の構造を有しており、図示されていない他の貫通配線もそれぞれ同様の構造を有する。
前記実施の形態１との大きな違いは、貫通導体２１ｃとパッド電極２１ｄとが１つのヒューズ回路２１ａを介して接続され、貫通導体２１ｃとメッシュ配線２３とが１つのヒューズ回路２１ｆを介して接続されており、パッド電極２１ｄとメッシュ配線２３との間に２つのヒューズ回路２１ａ、２１ｆが形成されている点である。なお、図１８にはチップ２０を１層のみ示しているが、積層チップシステムは前記実施の形態１の図１７に示す積層チップシステムと同様に、図１８に示すチップ２０と同様の構造を有する複数のチップを積層した構造を有するものである。
また、図１９に示すように、本実施の形態の積層チップシステムは、図１に示す前記実施の形態１の積層チップシステムとほぼ同様の構造を有している。ただし、図１９に示す本実施の形態の積層チップシステムは、貫通導体２１ｃとメッシュ配線２３との間に１つのヒューズ回路２１ｆが形成されており、パッド電極２１ｄとメッシュ配線２３との間に２つのヒューズ回路２１ａおよび２１ｆが形成されている点で前記実施の形態１と異なる。
すなわち、図１９に示すように、貫通配線２１内において、貫通導体２１ｃとメッシュ配線２３との間および貫通導体２１ｃとパッド電極２１ｄとの間には、それぞれ１つずつヒューズ回路２１ｆ、２１ａが形成されており、それぞれのヒューズ回路２１ａ、２１ｆと貫通導体２１ｃとの間には、他のヒューズ回路は形成されていない。この点において、本実施の形態の積層チップシステムは、前記実施の形態１の積層チップシステムと異なる。
次に、図１９を用いて、本実施の形態の積層チップシステムにおいて短絡が発生した場合の動作を説明する。ここでは、チップ３０内の貫通導体３１ｃと半導体基板１（図示しない）とが接触して短絡が生じた場合を想定する。この場合、相対的に大きな短絡電流が貫通導体３１ｃに流れる。このとき、通常の配線よりも断面積が小さく形成されたヒューズ回路３１ａ、３１ｆ、４１ａは大きな電流が流れることによって発熱し、この熱によって溶断する。これにより、貫通導体３１ｃは電源回路から分離されるため、積層チップシステム全体に電源が正常に供給されなくなることを防ぐことができる。
ここで、本実施の形態の積層チップシステムでは、前記実施の形態１とは違い、短絡した貫通導体またはバンプ電極４を切り離す際に３つのヒューズ回路が溶断するが、それ以外の動作は前記実施の形態１と同様であり、本実施の形態の積層チップシステムでは、前記実施の形態１と同様の効果が得られる。
すなわち、１つの貫通配線２１内において、パッド電極２１ｄとメッシュ配線２３との間に２つヒューズ回路２１ａ、２１ｆを形成し、この２つのヒューズ回路２１ａ、２１ｆを貫通導体２１ｃに接続することにより、貫通導体２１ｃまたはバンプ電極４等が短絡した場合にチップ層単位で短絡箇所を電源回路から分離することができる。また、その際に積層チップシステム内において上下に連結する貫通配線２１、３１、４１の全てを電源回路から分離する必要がないため、各チップ２０、３０、４０の貫通配線を有効に利用することができる。また、短絡した箇所の電源回路からの分離は、チップの積層が完了した積層チップシステムにおいて機能するため、積層前のチップ毎の導通テストが不要であり、積層チップシステムの製造コストを低減することが可能である。また、前記導通テストが不要となるため、クリーンルームからチップを取り出す必要がなく、積層チップシステムの信頼性を高めることができる。
（実施の形態３）
本実施の形態では図２０、図２１に示すように、パッド電極２１ｄとメッシュ配線２３との間およびパッド電極２１ｄと貫通導体２１ｃとの間に１つずつヒューズ回路２１ｆ、２１ｂをそれぞれ形成した積層チップシステムであって、メッシュ配線２３と貫通導体２１ｃとの間にヒューズ回路２１ｂ、２１ｆが形成された例について説明する。ここで、図２０は積層する複数のチップの内の１層のチップ２０のみを示したチップ２０の断面図である。また、図２１は、チップ２０、３０、４０を積層した積層チップシステムを示す等価回路図である。
図２０に示すように、本実施の形態のチップ２０は、前記実施の形態１、２のチップとほぼ同様の構成であるが、パッド電極２１ｄ、２２ｄおよび絶縁層３内のヒューズ回路２１ｂ、２２ｂ、金属配線９ａ、９ｂ、メッシュ配線２３およびビア１１ａ、１１ｃ、１１ｄ、１２ａ、１２ｃ、１２ｄの形状および配置が異なる。また、絶縁層３内にはヒューズ回路２１ａ、２２ａに代わり、ヒューズ回路２１ｆ、２２ｆが形成されている。具体的には、貫通配線２１内において、貫通導体２１ｃの下部に形成された金属配線９ａは、ビア１１ａを介してヒューズ回路２１ｂに接続されている。ヒューズ回路２１ｂの一方の端部は金属配線９ａに接続され、もう一方の端部は、ヒューズ回路２１ｆに接続されており、また、ビア１１ｄを介してパッド電極２１ｄに接続されている。ヒューズ回路２１ｆの一方の端部は、ヒューズ回路２１ｂに接続されており、また、ビア１１ｄを介してパッド電極２１ｄに接続されており、もう一方の端部は、ビア１１ｃを介してメッシュ配線２３に接続されている。また、貫通配線２２内も貫通配線２１と同様の構造を有しており、図示されていない他の貫通配線もそれぞれ同様の構造を有する。
前記実施の形態１、２と本実施の形態との大きな違いは、貫通導体２１ｃとパッド電極２１ｄとが１つのヒューズ回路２１ｂを介して電気的に接続されており、貫通導体２１ｃとメッシュ配線２３との間に２つのヒューズ回路２１ｂ、２１ｆが形成されている。なお、図２０にはチップ２０を１層のみ示しているが、積層チップシステムは前記実施の形態１の図１７に示す積層チップシステムと同様に、図２０に示すチップ２０と同様の構造を有する複数のチップを積層した構造を有するものである。
また、図２１に示すように、本実施の形態の積層チップシステムは、図１に示す前記実施の形態１の積層チップシステムとほぼ同様の構造を有している。図２１に示す本実施の形態の積層チップシステムは、貫通導体２１ｃとメッシュ配線２３との間に２つのヒューズ回路２１ｂ、２１ｆが形成されており、また、パッド電極２１ｄとメッシュ配線２３との間に１つのヒューズ回路２１ｆが形成されている。
すなわち、図２１に示すように、貫通配線２１内において、貫通導体２１ｃとパッド電極２１ｄとの間およびメッシュ配線２３とパッド電極２１ｄとの間には、それぞれ１つずつヒューズ回路２１ｂ、２１ｆが形成されており、それぞれのヒューズ回路２１ｂ、２１ｆとパッド電極２１ｄとの間には、他のヒューズ回路は形成されていない。この点において、本実施の形態の積層チップシステムは、前記実施の形態１、２の積層チップシステムと異なる。
次に、図２１を用いて、本実施の形態の積層チップシステムにおいて短絡が発生した場合の動作を説明する。ここでは、チップ３０内の貫通導体３１ｃと半導体基板１（図示しない）とが接触して短絡が生じた場合を想定する。この場合、相対的に大きな短絡電流が貫通導体３１ｃに流れる。このとき、通常の配線より断面積が小さく形成されたヒューズ回路３１ｂ、４１ｂ、４１ｆは大きな電流が流れることによって発熱し、この熱によって溶断する。これにより、貫通導体３１ｃは電源回路から分離されるため、積層チップシステム全体に電源が正常に供給されなくなることを防ぐことができる。
ここで、本実施の形態の積層チップシステムでは、前記実施の形態１とは違い、短絡した貫通導体またはバンプ電極４を切り離す際に３つのヒューズ回路が溶断するが、それ以外の動作は前記実施の形態１と同様であり、本実施の形態の積層チップシステムでは、前記実施の形態１と同様の効果が得られる。
（実施の形態４）
本実施の形態では、貫通配線をより多く配置した積層チップシステムについて説明する。図３１に示すようなメッシュ配線２３ａ、２３ｂの周囲に貫通配線７、８が複数配置されたチップ２０ａに、図５に示すような一部が細い形状を有するヒューズ回路２１ａを形成した場合、チップ２０ａ内の電源回路のインピーダンスが上昇する。これを防ぐため、本実施の形態の積層チップシステムでは、図２２および図２３に示すように、１層のチップ２０内において、メッシュ配線２３、２３ｃの内側にも貫通配線２７、２８を配置し、チップ全体の貫通配線の数を増加させている。
図２２はチップ２０内の貫通配線２７、２８の配置と電源のメッシュ配線２３、２３ｃの配置との関係を模式的に示した俯瞰図であり、半導体装置に実装される際は、図２２に示すチップ２０の上面が実装面側となるものである。チップ２０は、半導体基板１およびチップ２０の素子形成面である半導体基板１の上面に形成された絶縁層３を含み、絶縁層３の内部には、メッシュ配線２３、２３ｃが形成されている。図示はしていないが、前記実施の形態１と同様に、ドレイン電源ＶＤＤ側の貫通配線２７には、それぞれ２つのヒューズ回路２１ａ、２１ｂが形成されている。
図２２では、図をわかりやすくするために、チップ２０内の絶縁層３を透過してメッシュ配線２３、２３ｃおよび貫通配線２７、２８を示している。貫通配線２７、２８はそれぞれ円柱で図示し、貫通配線２７にハッチングを付して貫通配線２８と区別している。半導体基板の主面に形成された目的回路は、メッシュ配線２３、２３ｃの下に位置するため図示していない。なお、図２３は図２２の俯瞰図をわかりやすくするために示すチップ２０の平面図であり、図２２と同様に、チップ２０内の絶縁層３を透過してメッシュ配線２３、２３ｃを示している。図２３において、貫通配線２７、２８はいずれも絶縁膜２の内側に形成されている。
図２２において、貫通配線２７、２８はメッシュ配線２３、２３ｃにそれぞれ接続され、貫通配線２７、２８がドレイン電源ＶＤＤ側およびソース電源ＶＳＳ側ともにメッシュ配線２３、２３ｃの周縁部のみならず、メッシュ配線２３、２３ｃの内側にも均一な密度で点在して形成されている。
なお、ここでは貫通配線２７は前記実施の形態１と同様の構造を有するものとしたが、前記実施の形態２または３に示す構造を適用しても良い。また、ソース電源ＶＳＳ側の貫通配線２８に図３に示す貫通配線２１と同様のヒューズ回路を形成しても良い。この場合、ドレイン電源ＶＤＤ側の貫通配線２７にヒューズ回路を形成する必要はない。
また、図２２および図２３には示していないが、メッシュ配線２３内の貫通配線の他に、メッシュ配線２３の外側であってチップ２０の周縁部に貫通配線を複数形成しても良い。
本実施の形態では、前期実施の形態１と同様の効果に加え、電源を供給する貫通配線２７、２８をより多く配置することで、ヒューズ回路の挿入により増加した電源回路のインピーダンスを低減することができる。この場合の、１層のチップのヒューズ切断に必要な電源電流ＩＳＨＯＲＴ＿ＴＯＴＡＬおよび正常な貫通ビアに接続されたヒューズ回路への電流ＩＮＯＲＭＡＬは、それぞれ前記実施の形態１で示した式（１）、（２）によって求められる。
（実施の形態５）
前記実施の形態１〜４では、１層のチップ内に形成されたドレイン電源ＶＤＤ側のメッシュ配線は１つであり、そのメッシュ配線に接続された貫通配線全てに同じ電流値で切断されるヒューズ回路をそれぞれ形成していた。しかし、実際には一層のチップ内に様々な要素回路が形成されていることが多く、要素回路によって使用する電流の大きさも異なるため要素回路毎に独立したメッシュ配線が必要であり、それぞれのメッシュ配線に接続されるヒューズ回路も接続される要素回路によって別々の規格のヒューズ回路を使用する必要がある。
本実施の形態の積層チップシステムでは、図２４、図２５および図２６に示すように、積層チップシステム内の１層であるチップ２０内に、別々の要素回路にドレイン電源ＶＤＤを供給するためのメッシュ配線５３、６３、７３が形成されている。それぞれのメッシュ配線５３、６３、７３には、前記実施の形態１と同様に２つのヒューズ回路が設けられた複数の貫通配線５１、５２、５４、５５、６１、６２、７１、７２が接続されており、それぞれのメッシュ配線５３、６３、７３は目的回路である要素回路ＥＣ１、ＥＣ２、ＥＣ３にそれぞれ接続されている。要素回路ＥＣ１、ＥＣ２、ＥＣ３はそれぞれソース電源ＶＳＳ側のメッシュ配線２３ｃに接続されているが、メッシュ配線２３ｃはメッシュ配線５３、６３、７３とは異なり要素回路毎に複数に分割されていない。
なお、図２４は前記実施の形態４と同様にチップ２０を示す俯瞰図であり、図２４において、メッシュ配線５３、６３、７３内に複数の貫通配線が配置されている。図２５は、図２４の俯瞰図をわかりやすくするために示すチップ２０の平面図である。図２４および図２５には示していないが、メッシュ配線５３、６３、７３内の貫通配線の他に、メッシュ配線５３、６３、７３の外側であってチップ２０の周縁部に貫通配線を複数形成しても良い。図２６はチップ２０の等価回路図であり、要素回路ＥＣ１、ＥＣ２、ＥＣ３には、電源を供給するメッシュ配線５３、６３、７３がそれぞれ接続され、要素回路ＥＣ１、ＥＣ２、ＥＣ３はソース電源ＶＳＳ側のメッシュ配線２３ｃに接続されており、メッシュ配線２３ｃには複数の貫通配線２８が接続されている。貫通配線２８は貫通導体２８ｃおよびパッド電極２８ｄにより構成されており、ヒューズ回路は形成されていない。
すなわち、本実施の形態の積層チップシステムでは、要素回路毎に電源を供給するメッシュ配線を分割して形成することで、様々な電流値を必要とする要素回路を同一チップ内に形成することができる。また、その際に、それぞれの要素回路に接続された電源回路において発生した短絡箇所を、その短絡が発生した電源回路から切り離すことが可能である。
また、１層のチップ内においてショートを起こす貫通導体の本数（Ｋ×Ｎ）が多くなると予想される場合、図４に示すメッシュ配線２３およびメッシュ配線２３ｃのような１対のメッシュ配線で電源の不安定化を回避しようとすることは現実的ではない。つまり、不良を起こしている多数の貫通導体を電源回路から切り離すためには、短絡の発生した多数の貫通配線のヒューズ回路を全て溶断するだけの電流ＩＳＨＯＲＴ＿ＴＯＴＡＬをメッシュ全体に流す必要が出てくる。しかし、準備する電源の容量により、それだけのヒューズ回路全てを切断することが困難になることが考えられる。
これに対し、本実施の形態の積層チップシステムでは、図２４に示すようにチップ２０内のメッシュ配線を分割し、分割した各メッシュ配線５３、６３、７３内での不良貫通導体の数を減らすことで、それぞれのメッシュ配線における不良貫通配線のヒューズ回路を溶断するために必要な電力を低減することができる。なお、メッシュ配線を均等にＭ個に分割した場合のＩＳＨＯＲＴ＿ＴＯＴＡＬは、以下の式で表される。

ＩＳＨＯＲＴ＿ＴＯＴＡＬ＝Ｋ×Ｎ／Ｍ×ＩＳＨＯＲＴ （３）

これは、不良貫通配線がチップ面内に均一に分布している場合に有効である。なお、正常な貫通配線に接続されたヒューズ回路への電流ＩＮＯＲＭＡＬは、分割の仕方に関わらず（２）式により求められる。
なお、ここでは３つの要素回路ＥＣ１、ＥＣ２、ＥＣ３を有するチップ２０を例に示したが、１層のチップ内の要素回路の数はこれに限られない。また、それぞれの貫通配線の内のヒューズ回路の配置は前記実施の形態１と同様の配置としたが、前記実施の形態２または３と同様のヒューズ回路の配置にしても良い。
（実施の形態６）
本実施の形態では、不良検出回路に電源を供給する貫通配線に本発明の特徴であるヒューズ回路を形成し、その他の要素回路に電源を供給する貫通配線にヒューズ回路を形成することを避ける積層チップシステムを、図２７、図２８および図２９を用いて説明する。図２７は本実施の形態の積層チップシステム内の１層のチップ２０を示す俯瞰図であり、図２８は図２７の俯瞰図をわかりやすくするために示すチップ２０の平面図である。図２９は、本実施の形態の積層チップシステム内の１層のチップ２０内の回路を示す等価回路図である。
本実施の形態は、チップ２０内において他の要素回路から独立した特定の要素回路に電源を供給するメッシュ配線が構成され、かつそのメッシュ配線に接続される貫通配線のみに本発明を適用するものである。つまり、ヒューズ回路を必要最低減の要素回路に適用するものである。なお、図２７および図２８では絶縁層３の内部に形成されたメッシュ配線および貫通配線を、絶縁層３を透過して模式的に示している。
図２７に示すように、半導体基板１上に形成された絶縁層３の内部には、メッシュ配線２３、２３ｃ、３３が形成されており、それぞれのメッシュ配線２３、２３ｃ、３３に複数の貫通配線が接続されている。メッシュ配線２３とメッシュ配線３３は別々の要素回路に電源を供給する配線であり、それぞれが電気的に独立して形成されている。メッシュ配線２３ｃは、前記実施の形態５と同様にソース電源ＶＳＳに接続されている配線である。
また、図２９に示すように、メッシュ配線２３には貫通配線２１、２２が接続され、メッシュ配線２３ｃには複数の貫通配線２８が接続され、メッシュ配線３３には複数の貫通配線３１が接続されている。
ここで、不良ビア検出およびビア切替回路１４に電源を供給するメッシュ配線２３に接続されている貫通配線２１、２２には、前記実施の形態１と同様にそれぞれヒューズ回路２１ａ、２１ｂおよびヒューズ回路２２ａ、２２ｂがそれぞれ形成されている。しかし、本実施の形態のチップ２０では、目的回路１３に電源を供給するメッシュ配線３３に接続された複数の貫通配線３１にはヒューズ回路は形成されておらず、代わりに、貫通配線３１には外部（不良ビア検出およびビア切替回路１４）から制御できるスイッチ回路３１ｓ、３１ｔが形成されている。なお、前記実施の形態５と同様に、ソース電源ＶＳＳに接続された配線であるメッシュ配線２３ｃに接続された貫通配線２８にはヒューズ回路が形成されていない。
積層チップシステムにおいて、積層するチップによっては高速な演算ＩＣやプロセッサのように瞬間的に大きな電流が流れる回路を集積している場合がある。この回路に電源を供給する貫通ビアにヒューズ回路が挿入されている場合、短絡が生じていなくてもヒューズ回路が過電流により切断する事態が考えられる。また、目的回路１３の電源電流が大きい場合は、ヒューズ回路に銅配線の溶断型ヒューズを使用したとき、その溶断型ヒューズの抵抗成分による電源回路および目的回路１３の電圧降下が予想される。
そこで、本実施の形態では、積層チップシステムで目的の機能を果たす回路（目的回路１３）または電流を多く消費する回路へ電源を供給する複数の貫通配線３１には、ヒューズ回路を設けずにスイッチ回路３１ｓ、３１ｔを形成している。なお、スイッチ回路３１ｓ、３１ｔを形成する方法の他に、不良貫通ビアを交換回避する等の公知技術を適用しても良い。
本実施の形態では、不良ビア検出およびビア切替回路１４に電源を供給するメッシュ配線２３を他のメッシュ配線３３から独立させて、このメッシュ配線２３に接続された貫通配線２１、２２にヒューズ回路を形成する。不良ビア検出およびビア切替回路１４は、目的回路１３本体が動作する前に１度だけ低速で動作させればよいので、電力消費は少ない。また、不良貫通ビアの検出と回避が完了すれば、この不良ビア検出およびビア切替回路１４の電源系は使用しないので、不良貫通ビアの検出と回避が完了した後の積層チップシステムにはヒューズ回路は一切使用されないものとなる。
以上により、本実施の形態の積層チップシステムでは、瞬間的に大きな電流を消費する回路を含むチップに本発明を適用した場合にヒューズ回路が誤って切断されることを防ぎ、また、ヒューズ回路による配線の抵抗値の増加を防ぐことができる。また、不良ビア検出およびビア切替回路１４に電源を供給する貫通配線２１、２２のいずれかに短絡が生じても、不良ビア検出およびビア切替回路１４に安定して電源を供給することができるため、短絡により不良ビア検出およびビア切替回路１４が作動しなくなることを防ぎ、半導体装置の信頼性および歩留まりを向上させることができる。
また、前記実施の形態１と同様に、積層工程前のチップ毎の検査工程を省略することができるため、チップをクリーンルームから取り出す必要もない。このため、半導体装置の製造コストを低減し、信頼性を向上することができる。
なお、本実施の形態の積層チップシステムでは１層のチップ内において不良ビア検出およびビア切替回路１４以外の目的回路１３は１つのみであったが、前記実施の形態５の積層チップシステムのように、複数の要素回路をを形成し、それらの要素回路に電源を供給する複数のメッシュ配線をそれぞれ形成しても良い。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、積層された複数のチップからなる半導体装置を製造する製造業に幅広く利用することができる。
１ 半導体基板
２、２ｄ 絶縁膜
２ａ、２ｂ ビアホール
２ｃ 酸化シリコン膜
２ｅ 素子分離層
２ｆ ゲート電極
３ 絶縁層
３ａ〜３ｅ 層間絶縁膜
４ バンプ電極
４ａ、４ｂ、４ｃ 貫通導体
４ｄ パッド電極
５ インターポーザ
６ 素子形成面
７ 貫通配線
８ 貫通配線
９ａ、９ｂ、９ｃ、９ｄ 金属配線
１０ 貫通配線
１１ａ〜１１ｇ、１２ａ〜１２ｄ ビア
１２ Ａｌ２Ｏ３膜
１３ 目的回路
１４ 不良ビア検出およびビア切替回路
１５ Ａｌ膜
１６ 銅配線
１７ ジョセフソン素子
１８ Ｎｂ膜
２０、３０、４０ チップ、
２０ａ、３０ａ、４０ａ チップ
２０ｂ、３０ｂ、４０ｂ チップ
２０ｃ、２１ｃ、２２ｃ、２５ｃ、２６ｃ 貫通導体
２１、２２、２５、２６、２７、２８、３１、３２、４１、４２、５１、５２、５４、５５、６１、６２、７１、７２ 貫通配線
２１ａ、２２ａ、３１ａ、３２ａ、４１ａ、４２ａ ヒューズ回路
２１ｂ、２２ｂ、３１ｂ、３２ｂ、４１ｂ、４２ｂ ヒューズ回路
２１ｆ、２２ｆ、３１ｆ、３２ｆ、４１ｆ、４２ｆ ヒューズ回路
２１ｇ、２２ｇ、３１ｇ、３２ｇ、４１ｇ、４２ｇ 貫通配線
２１ｄ、２２ｄ、２５ｄ、２６ｄ、２８ｄ、３１ｄ、３２ｄ パッド電極
２３、３３、４３、５３、６３、７３ メッシュ配線
２３ａ〜２３ｃ メッシュ配線
２４ Ｃｕ膜
２８ｃ、３１ｃ、３２ｃ 貫通導体
３１ｓ、３１ｔ スイッチ回路
ＥＣ１、ＥＣ２、ＥＣ３ 要素回路
ＳＤＲ ソース・ドレイン領域
ＶＤＤ ドレイン電源
ＶＳＳ ソース電源

Claims (14)

  1. 上面と下面とを電気的に接続して電源を供給する複数の第１貫通配線を有するチップが複数積層され、それぞれの前記チップの前記第１貫通配線同士が電気的に接続された積層チップシステムを有する半導体装置であって、
    前記各チップは、その内部に形成された目的回路に電源を供給する電源配線を有し、
    前記複数の第１貫通配線のそれぞれは、前記チップの前記上面と前記下面のいずれか一方に形成された第１パッド電極と、
    前記第１パッド電極の形成された前記チップの面のもう一方の面に形成された第１貫通導体と、
    を有し、
    前記各第１貫通配線内の前記第１パッド電極、前記第１貫通導体および前記電源配線は、１つの接合点においてそれぞれが電気的に接続されており、
    前記接合点と前記第１パッド電極との間、前記接合点と前記第１貫通導体との間または前記接合点と前記電源配線との間の、少なくともいずれか２つの電源経路にヒューズ回路が形成されており、
    複数の前記第１貫通導体のうちの一つが短絡した場合に、短絡した前記第１貫通導体と、短絡した前記第１貫通導体に電気的に接続された前記電源配線との間の前記ヒューズ回路が切断され、複数の前記第１貫通導体のうち、短絡した前記第１貫通導体のみが全ての前記電源配線から切り離されることを特徴とする半導体装置。
  2. １つの前記チップ内の前記電源配線は、前記同チップ内において全ての前記目的回路の電源に接続されていることを特徴とする請求項１記載の半導体装置。
  3. １つの前記チップ内には複数の前記目的回路が形成され、それぞれの前記目的回路に対して異なる前記電源配線が接続されており、それぞれの前記電源配線に前記複数の第１貫通配線が接続されていることを特徴とする請求項１記載の半導体装置。
  4. 前記積層チップシステム内の前記チップ内の前記貫通導体の上面と、その前記チップの前記上面に積層された他の前記チップ内の前記第１パッド電極の下面とは、バンプ電極を介して電気的に接続されていることを特徴とする請求項１記載の半導体装置。
  5. １つの前記チップ内には複数の前記目的回路が形成され、１つの前記目的回路に接続された前記電源配線には前記第１貫通配線が複数形成され、他の前記目的回路に接続された前記電源配線には、第２貫通配線が形成されており、
    前記複数の第２貫通配線のそれぞれは、前記チップの前記上面と前記下面のいずれか一方に形成された第２パッド電極と、
    前記第２パッド電極の形成された前記チップの面のもう一方の面に形成された第２貫通導体と、
    を有し、
    前記各第２貫通配線内の前記第２パッド電極、前記第２貫通導体および前記チップ内に形成された第２電源配線は、１つの第２接合点においてそれぞれが電気的に接続されており、
    前記第２接合点と前記第２パッド電極との間、前記第２接合点と前記第２貫通導体との間または前記第２接合点と前記第２電源配線との間の、少なくともいずれか２つの電源経路に、外部から制御できるスイッチ回路が形成されていることを特徴とする請求項１記載の半導体装置。
  6. 前記ヒューズ回路は、銅配線の一部を狭窄して構成した溶断型のヒューズ素子であることを特徴とする請求項１記載の半導体装置。
  7. 前記ヒューズ回路は、ヒステリシス特性および非線形抵抗特性を有する２端子素子であることを特徴とする請求項１記載の半導体装置。
  8. 前記２端子素子はジョセフソン素子であることを特徴とする請求項７記載の半導体装置。
  9. 上面と下面とを電気的に接続して電源を供給する複数の第１貫通配線を有するチップが複数積層され、それぞれの前記チップの前記第１貫通配線同士が電気的に接続された積層チップシステムを有する半導体装置の製造方法であって、
    （ａ）前記上面と前記下面とを電気的に接続して目的回路に電源を供給する前記複数の第１貫通配線を有する前記複数のチップを用意する工程と、
    （ｂ）前記（ａ）工程の後、前記複数のチップを積層し、前記複数のチップのそれぞれに形成された前記第１貫通配線であって、上下に積層された前記チップの対応する前記第１貫通配線同士を電気的に接続する工程と、
    （ｃ）前記（ｂ）工程の後、前記積層チップシステムに電源を供給し、前記第１貫通配線内に形成された第１貫通導体に短絡電流が流れた場合に、前記複数のチップ内に形成され、短絡した前記第１貫通配線に接続された複数のヒューズ回路を遮断し、複数の前記第１貫通導体のうち、短絡した前記第１貫通導体のみを電源回路から切り離す工程と、
    を有することを特徴とする半導体装置の製造方法。
  10. 前記ヒューズ回路は、銅配線の一部を狭窄して構成した溶断型のヒューズ素子であり、前記（ｃ）工程において、前記ヒューズ回路に過電流が流れた際に溶断する素子であることを特徴とする請求項９記載の半導体装置の製造方法。
  11. 前記ヒューズ回路は、ヒステリシス特性および非線形抵抗特性を有する２端子素子であり、前記（ｃ）工程において、前記２端子素子に過電流が流れた際に高抵抗に遷移する素子であることを特徴とする請求項９記載の半導体装置の製造方法。
  12. 前記２端子素子はジョセフソン素子であり、前記（ｃ）工程において、前記２端子素子に過電流が流れた際に高抵抗に遷移する素子であることを特徴とする請求項１１記載の半導体装置の製造方法。
  13. 前記目的回路は、前記チップ内の前記第１貫通配線の導通状態および短絡状態をチェックし、不良を発見した際に、不良発見した前記第１貫通配線に接続されたスイッチ回路を切断制御する出力をするものであることを特徴とする請求項９記載の半導体装置の製造方法。
  14. 前記（ｂ）工程では、前記複数のチップを積層し、前記複数のチップのそれぞれに形成された前記第１貫通配線であって、上下に積層された前記チップの対応する前記第１貫通配線同士をバンプ電極を介して電気的に接続することを特徴とする請求項９記載の半導体装置の製造方法。
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