KR100789571B1 - 반도체 소자 및 그 제조방법 - Google Patents

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박경민
한재원
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Abstract

본 발명에 따른 반도체 소자는, 반도체 기판 위에 형성된 PMD층과, PMD층 위에 형성된 적어도 하나의 IMD층과, PMD층과 IMD층을 관통하는 관통전극과, 관통전극의 상부 영역과 하부 영역 중에서 적어도 하나의 영역에 형성된 연결전극을 포함한다.
또한 본 발명에 의하면, 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질로 형성되며, 연결전극은 Al, Cu, Au 중에서 선택된 어느 하나 이상의 물질로 형성된다.
또한 본 발명에 따른 반도체 소자 제조방법은, 반도체 기판 위에 PMD층을 형성하는 단계와, PMD층 위에 적어도 하나의 IMD층을 형성하는 단계와, PMD층과 IMD층을 관통하는 관통전극을 형성하는 단계와, 관통전극의 상부 영역과 하부 영역 중에서 적어도 하나의 영역에 연결전극을 형성하는 단계를 포함한다.
또한 본 발명에 따른 SiP 형태로 적층된 반도체 소자는, 소자를 관통하는 제 1 관통전극과 제 1 관통전극의 상부 영역에 형성된 제 1 연결전극을 구비하는 제 1 소자와, 제 1 소자의 상부에 적층되며 소자를 관통하는 제 2 관통전극과 상기 제 2 관통전극의 하부 영역에 형성된 제 2 연결전극을 구비하는 제 2 소자를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and fabricating method thereof}
도 1은 종래 반도체 소자 제조방법에 의하여 제조된 SiP(System In a Package) 형태의 반도체 소자를 개념적으로 나타낸 도면.
도 2 및 도 3은 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 도면.
도 4는 본 발명에 따른 SiP 형태로 적층된 반도체 소자를 설명하기 위한 도면.
<도면의 주요 부분에 대한 부호의 설명>
100... 제 1 소자
111, 211... PMD층
113, 213... 제 1 IMD층
115, 215... 제 2 IMD층
117, 217... 제 3 IMD층
119, 219... 관통전극
121, 221... 연결전극
200... 제 2 소자
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
도 1은 종래 반도체 소자 제조방법에 의하여 제조된 SiP(System In a Package) 형태의 반도체 소자를 개념적으로 나타낸 도면이다.
종래 SiP 형태의 반도체 소자는, 도 1에 나타낸 바와 같이, 인터포저(interposer)(11), 제 1 소자(13), 제 2 소자(15), 제 3 소자(17)를 포함한다.
상기 제 1 내지 제 3 소자(13)(15)(17)는 예를 들어, CPU, SRAM, DRAM, Flash Memory, Logic LSI, Power IC, Control IC, Analog LSI, MM IC, CMOS RF-IC, Sensor Chip, MEMS Chip 등에서 선택된 어느 하나일 수 있다.
상기 제 1 소자(13)와 제 2 소자(15), 제 2 소자(15)와 제 3 소자(17) 간에는 각 소자 간의 신호연결을 위한 연결수단이 형성되어 있다.
상기 각 소자 간의 신호연결을 위한 연결수단의 하나로서 관통전극(through via)이 제시될 수 있다. 상기 관통전극은 상기 소자를 관통하여 형성된 전극으로서, 해당 소자와 상부에 적층되는 소자를 전기적으로 연결하는 기능을 수행할 수 있다. 또한 상기 관통전극은 해당 소자와 하부에 적층되는 소자를 전기적으로 연결하는 기능을 수행할 수도 있다.
그런데, SiP(System In a Package) 형태의 반도체 소자에 있어서, 관통전극을 이용하여 해당 소자와 상부에 적층된 소자 또는 하부에 적층된 소자와의 전기적 연결을 수행함에 있어 솔더 본딩(solder bonding) 만으로는 접합의 안정성을 확보하기 어렵다는 문제점이 있다.
즉, SiP(System In a Package) 형태의 반도체 소자에 있어서는 복수의 소자가 적층되어 형성되므로, 더욱 안정적인 접합 방법이 제시되어야 한다.
본 발명은 SiP(System In a Package) 형태를 갖는 반도체 소자의 상부에 위치되는 소자와 하부에 위치된 소자 간에 신호를 용이하고 안정적으로 연결할 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자는, 반도체 기판 위에 형성된 PMD층; 상기 PMD층 위에 형성된 적어도 하나의 IMD층; 상기 PMD층과 상기 IMD층을 관통하는 관통전극; 상기 관통전극의 상부 영역과 하부 영역 중에서 적어도 하나의 영역에 형성된 연결전극; 을 포함한다.
또한 본 발명에 의하면, 상기 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질로 형성된다.
또한 본 발명에 의하면, 상기 연결전극은 Al, Cu, Au 중에서 선택된 어느 하나 이상의 물질로 형성된다.
또한 본 발명에 의하면, 상기 관통전극은 상기 반도체 소자를 관통하여 형성된다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 반도체 소자 제조방법은, 반도체 기판 위에 PMD층을 형성하는 단계; 상기 PMD층 위에 적어도 하나의 IMD층을 형성하는 단계; 상기 PMD층과 상기 IMD층을 관통하는 관통전극을 형성하는 단계; 상기 관통전극의 상부 영역과 하부 영역 중에서 적어도 하나의 영역에 연결전극을 형성하는 단계; 를 포함한다.
또한 본 발명에 의하면, 상기 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질로 형성된다.
또한 본 발명에 의하면, 상기 연결전극은 Al, Cu, Au 중에서 선택된 어느 하나 이상의 물질로 형성된다.
또한 본 발명에 의하면, 상기 관통전극은 상기 반도체 소자를 관통하여 형성된다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 SiP 형태로 적층된 반도체 소자는, 소자를 관통하는 제 1 관통전극과 상기 제 1 관통전극의 상부 영역에 형성된 제 1 연결전극을 구비하는 제 1 소자; 상기 제 1 소자의 상부에 적층되며, 소자를 관통하는 제 2 관통전극과 상기 제 2 관통전극의 하부 영역에 형성된 제 2 연결전극을 구비하는 제 2 소자; 를 포함한다.
또한 본 발명에 의하면, 상기 제 1 연결전극과 상기 제 2 연결전극이 적층되어 연결된다.
또한 상기 목적을 달성하기 위하여 본 발명에 따른 SiP 형태로 적층된 반도체 소자 제조방법은, 소자를 관통하는 제 1 관통전극과 상기 제 1 관통전극의 상부 영역에 형성된 제 1 연결전극을 구비하는 제 1 소자를 제공하는 단계; 소자를 관통 하는 제 2 관통전극과 상기 제 2 관통전극의 하부 영역에 형성된 제 2 연결전극을 구비하는 제 2 소자를 제공하는 단계; 상기 제 1 소자 위에 상기 제 2 소자를 적층하는 단계; 를 포함한다.
또한 본 발명에 의하면, 상기 제 1 연결전극과 상기 제 2 연결전극이 적층되어 연결된다.
이와 같은 본 발명에 의하면, SiP(System In a Package) 형태를 갖는 반도체 소자의 상부에 위치되는 소자와 하부에 위치된 소자 간에 신호를 용이하고 안정적으로 연결할 수 있는 장점이 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on/above/over/upper)"에 또는 "아래(down/below/under/lower)"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명한다.
도 2 및 도 3은 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 도면이다.
본 발명에서는 SiP(System In a Package) 형태를 갖는 반도체 소자의 상부에 위치되는 소자와 하부에 위치된 소자 간에 신호를 용이하고 안정적으로 연결할 수 방안을 제시하고자 한다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 도 2에 나타낸 바와 같이, 반도체 기판 위에 PMD층(Pre Metal Dielectric)(111)을 형성하고, 상기 PMD층(111) 위에 제 1, 제 2, 제 3 IMD층(113)(115)(117)을 더 형성할 수 있다.
여기서는 3 개의 IMD층이 형성된 경우를 예로서 나타내었으나, 반도체 소자의 설계에 따라 상기 IMD층의 갯수는 더 많이 형성될 수도 있으며, 또한 더 적게 형성될 수도 있다.
또한 본 발명에 따른 반도체 소자 제조방법에 의하면, 도 2에 나타낸 바와 같이, 소자를 관통하는 관통전극(119)을 형성한다. 상기 관통전극(119)은 상기 PMD층(111) 및 상기 제 1, 제 2, 제 3 IMD층(113)(115)(117)을 관통하여 형성된다. 또한 필요에 따라, 상기 관통전극(119)은 상기 PMD층(111) 하부의 반도체 기판을 관통하여 형성될 수도 있다.
한편, 상기 반도체 소자에 관통전극(119)이 형성되는 과정의 한 예를 설명하면 다음과 같다.
먼저, 트랜지스터 영역이 형성된 반도체 기판을 준비하고, 상기 반도체 기판에 PMD층(111)을 형성한다.
상기 트랜지스터 영역은 상기 반도체 기판의 상부 영역에 형성된다. 또한 상기 PMD층(111)에는 콘택(contact)이 형성되어 있다. 이와 같은 PMD층(111)의 제조 방법에 대해서는 이미 많이 알려져 있으며, 그 제조 방법은 본 발명의 주요 관심사 가 아니므로 여기서는 그 상세한 설명은 생략하기로 한다.
이어서, 상기 PMD층(111) 위에 적어도 하나의 IMD층을 형성한다. 도 2에서는 제 1 IMD층(113), 제 2 IMD층(115), 제 3 IMD층(117)이 형성된 경우를 예로서 나타내었으나, 상기 IMD층의 숫자는 배선 설계의 필요에 따라 다양하게 변형될 수 있다.
그리고, 상기 제 3, 제 2, 제 1 IMD층(117)(115)(113)과, 상기 PMD층(111)을 관통하는 관통전극(119)을 형성한다. 상기 관통전극(119)은 상기 반도체 기판이 노출되는 경계면까지 형성되도록 할 수 있다.
상기 관통전극(119)은 상기 제 3, 제 2, 제 1 IMD층(117)(115)(113)과 상기 PMD층(111)에 대한 패턴공정, 식각공정, 메탈형성 공정 등을 순차적으로 진행함으로써 형성될 수 있다. 상기 관통전극(119)은 W, Cu, Al, Ag, Au 등의 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. 상기 관통전극(119)은 CVD, PVD, 증발(Evaporation), ECP 등의 방법을 통하여 증착될 수 있다. 또한, 상기 관통전극(119)의 배리어 금속으로는 TaN, Ta, TiN, Ti, TiSiN 등이 이용될 수 있으며, CVD, PVD, ALD 등의 방법을 통하여 형성될 수 있다.
한편, 상기 관통전극(119)은 반도체 기판을 관통하도록 형성될 수도 있다. 이는 상기 관통전극 형성공정에서 일괄적으로 반도체 기판을 관통하도록 할 수도 있으며, 상기 반도체 기판에 대한 식각을 별도로 진행할 수도 있다.
그리고, 도 2 및 도 3에 나타낸 바와 같이, 상기 관통전극(119)이 형성된 결과물 위에 금속층(120)을 형성하고 패터닝하여 연결전극(121)을 형성한다. 상기 연 결전극(121)은 Al, Cu, Au 등과 같이 전기전도도가 좋은 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다.
상기 연결전극(121)은 상기 관통전극(119) 위에 형성되며, 추후 SiP 형태로 적층되는 반도체 소자에서 상부에 적층되는 소자와 전기적으로 연결되는 기능을 수행한다.
이상에서 설명된 바와 같이 본 발명에 따른 반도체 소자 제조방법에 의하여 제조된 반도체 소자는 반도체 기판 위에 형성된 PMD층(111)과, 상기 PMD층(111) 위에 형성된 적어도 하나의 IMD층을 포함한다. 도 2 및 도 3에서는 제 1, 제 2, 제 3 IMD층(113)(115)(117)이 형성된 경우를 예로서 나타내었다.
본 발명에 따른 반도체 소자는 상기 PMD층(111)과 상기 제 1, 제 2, 제 3 IMD층(113)(115)(117)을 관통하는 관통전극(119)을 포함한다. 또한 상기 관통전극(119)의 상부 영역에는 연결전극(121)이 형성되어 있다. 상기 연결전극(121)은 추후 SiP 형태로 적층되는 반도체 소자에서 상부에 적층되는 소자와 전기적으로 연결되는 기능을 수행한다.
도 3에서는 상기 연결전극(121)이 상기 관통전극(119)의 상부 영역에 형성된 경우를 예로서 나타내었다. 그러나 상기 연결전극(121)은 상기 관통전극(119)의 하부 영역에 형성될 수도 있다. 또한 상기 연결전극(121)은 상기 관통전극(110)의 하부 영역 및 상부 영역 모두에 형성될 수도 있다. 상기 연결전극(121)이 형성되는 위치는 SiP 형태로 적층되는 반도체 소자에서 해당 소자의 적층 위치에 따라 변형될 수 있다.
한편, 도 4는 본 발명에 따른 SiP 형태로 적층된 반도체 소자를 설명하기 위한 도면이다.
본 발명에 따른 SiP 형태로 적층된 반도체 소자는, 도 4에 나타낸 바와 같이, 제 1 소자(100)와 제 2 소자(200)가 SiP 형태로 적층되어 있다.
본 발명에 따른 제 1 소자(100)는 반도체 기판 위에 형성된 PMD층(111)과, 상기 PMD층(111) 위에 형성된 적어도 하나의 IMD층을 포함한다. 도 4에서는 제 1, 제 2, 제 3 IMD층(113)(115)(117)이 형성된 경우를 예로서 나타내었다.
본 발명에 따른 제 1 소자(100)는 상기 PMD층(111)과 상기 제 1, 제 2, 제 3 IMD층(113)(115)(117)을 관통하는 관통전극(119)을 포함한다. 또한 상기 관통전극(119)의 상부 영역에는 연결전극(121)이 형성되어 있다. 상기 연결전극(121)은 추후 SiP 형태로 상부에 적층되는 제 2 소자(200)와 전기적으로 연결되는 기능을 수행한다.
본 발명에 따른 제 2 소자(200)는 반도체 기판 위에 형성된 PMD층(211)과, 상기 PMD층(211) 위에 형성된 적어도 하나의 IMD층을 포함한다. 도 4에서는 제 1, 제 2, 제 3 IMD층(213)(215)(217)이 형성된 경우를 예로서 나타내었다.
본 발명에 따른 제 2 소자(200)는 상기 PMD층(211)과 상기 제 1, 제 2, 제 3 IMD층(213)(215)(217)을 관통하는 관통전극(219)을 포함한다. 또한 상기 관통전극(219)의 하부 영역에는 연결전극(221)이 형성되어 있다. 상기 연결전극(221)은 SiP 형태로 하부에 적층되는 상기 제 1 소자(100)와 전기적으로 연결되는 기능을 수행한다.
이와 같이 본 발명에 의하면, SiP 형태로 적층된 반도체 소자에 있어서, 상부에 적층되는 제 2 소자(200)와 하부에 적층되는 제 1 소자(100) 간에 연결전극(121)(221)을 통하여 상호 전기적으로 연결될 수 있게 된다. 이에 따라 본 발명에 따른 SiP 형태로 적층된 반도체 소자 제조방법에 의하면 일종의 메탈 패드를 통하여 상부에 적층된 소자와 하부에 적층된 소자가 연결됨으로써, 보다 용이하고 안정적으로 적층된 SiP 형태의 반도체 소자를 형성할 수 있게 된다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면, SiP(System In a Package) 형태를 갖는 반도체 소자의 상부에 위치되는 소자와 하부에 위치된 소자 간에 신호를 용이하고 안정적으로 연결할 수 있는 장점이 있다.

Claims (12)

  1. 반도체 기판 위에 형성된 PMD층;
    상기 PMD층 위에 형성된 적어도 하나의 IMD층;
    상기 PMD층과 상기 IMD층을 관통하는 관통전극;
    상기 관통전극의 상부 영역과 하부 영역 중에서 적어도 하나의 영역에 형성된 연결전극;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질로 형성된 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 연결전극은 Al, Cu, Au 중에서 선택된 어느 하나 이상의 물질로 형성된 것을 특징으로 하는 반도체 소자.
  4. 제 1항에 있어서,
    상기 관통전극은 상기 반도체 소자를 관통하여 형성된 것을 특징으로 하는 반도체 소자.
  5. 반도체 기판 위에 PMD층을 형성하는 단계;
    상기 PMD층 위에 적어도 하나의 IMD층을 형성하는 단계;
    상기 PMD층과 상기 IMD층을 관통하는 관통전극을 형성하는 단계;
    상기 관통전극의 상부 영역과 하부 영역 중에서 적어도 하나의 영역에 연결전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 5항에 있어서,
    상기 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 5항에 있어서,
    상기 연결전극은 Al, Cu, Au 중에서 선택된 어느 하나 이상의 물질로 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 5항에 있어서,
    상기 관통전극은 상기 반도체 소자를 관통하여 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 소자를 관통하는 제 1 관통전극과 상기 제 1 관통전극의 상부 영역에 형성된 제 1 연결전극을 구비하는 제 1 소자;
    상기 제 1 소자의 상부에 적층되며, 소자를 관통하는 제 2 관통전극과 상기 제 2 관통전극의 하부 영역에 형성된 제 2 연결전극을 구비하는 제 2 소자;
    를 포함하는 것을 특징으로 하는 SiP 형태로 적층된 반도체 소자.
  10. 제 9항에 있어서,
    상기 제 1 연결전극과 상기 제 2 연결전극이 적층되어 연결되는 것을 특징으로 하는 SiP 형태로 적층된 반도체 소자.
  11. 소자를 관통하는 제 1 관통전극과 상기 제 1 관통전극의 상부 영역에 형성된 제 1 연결전극을 구비하는 제 1 소자를 제공하는 단계;
    소자를 관통하는 제 2 관통전극과 상기 제 2 관통전극의 하부 영역에 형성된 제 2 연결전극을 구비하는 제 2 소자를 제공하는 단계;
    상기 제 1 소자 위에 상기 제 2 소자를 적층하는 단계;
    를 포함하는 것을 특징으로 하는 SiP 형태로 적층된 반도체 소자 제조방법.
  12. 제 11항에 있어서,
    상기 제 1 연결전극과 상기 제 2 연결전극이 적층되어 연결되는 것을 특징으로 하는 SiP 형태로 적층된 반도체 소자 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160071029A (ko) * 2014-12-11 2016-06-21 엘지이노텍 주식회사 배선용 인터포저 및 이를 구비하는 전자 모듈

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100907896B1 (ko) * 2007-06-22 2009-07-14 주식회사 동부하이텍 시스템 인 패키지의 금속 전극 형성방법
US8853830B2 (en) * 2008-05-14 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. System, structure, and method of manufacturing a semiconductor substrate stack
EP3007224A1 (en) * 2014-10-08 2016-04-13 Nxp B.V. Metallisation for semiconductor device
KR102450326B1 (ko) * 2015-10-06 2022-10-05 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
US9831155B2 (en) 2016-03-11 2017-11-28 Nanya Technology Corporation Chip package having tilted through silicon via

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030095459A (ko) * 2002-06-10 2003-12-24 주식회사 하이닉스반도체 칩 스택 패키지
KR20050053643A (ko) * 2002-09-10 2005-06-08 아르끄마 프로판으로부터 아크릴산의 제조 방법
JP2005175317A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5780358A (en) * 1996-04-08 1998-07-14 Chartered Semiconductor Manufacturing Ltd. Method for chemical-mechanical polish (CMP) planarizing of cooper containing conductor layers
US6017791A (en) * 1997-11-10 2000-01-25 Taiwan Semiconductor Manufacturing Company Multi-layer silicon nitride deposition method for forming low oxidation temperature thermally oxidized silicon nitride/silicon oxide (no) layer
JP2002135798A (ja) 2000-10-25 2002-05-10 Mitsubishi Electric Corp Ｃｒｔ表示装置およびカットオフ調整方法
US6984857B2 (en) * 2003-07-16 2006-01-10 Texas Instruments Incorporated Hydrogen barrier for protecting ferroelectric capacitors in a semiconductor device and methods for fabricating the same
US20060105573A1 (en) * 2004-11-18 2006-05-18 Texas Instruments, Inc. Method for selective plasma etch of an oxide layer
KR100610481B1 (ko) * 2004-12-30 2006-08-08 매그나칩 반도체 유한회사 수광영역을 넓힌 이미지센서 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030095459A (ko) * 2002-06-10 2003-12-24 주식회사 하이닉스반도체 칩 스택 패키지
KR20050053643A (ko) * 2002-09-10 2005-06-08 아르끄마 프로판으로부터 아크릴산의 제조 방법
JP2005175317A (ja) * 2003-12-12 2005-06-30 Sony Corp 半導体装置およびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160071029A (ko) * 2014-12-11 2016-06-21 엘지이노텍 주식회사 배선용 인터포저 및 이를 구비하는 전자 모듈
KR102279152B1 (ko) 2014-12-11 2021-07-19 엘지이노텍 주식회사 배선용 인터포저 및 이를 구비하는 전자 모듈

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