KR20100033711A - 배선 구조, 이를 갖는 반도체 소자 및 반도체 소자의 제조 방법 - Google Patents

배선 구조, 이를 갖는 반도체 소자 및 반도체 소자의 제조 방법 Download PDF

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Abstract

배선 구조, 이를 갖는 반도체 소자 및 반도체 소자의 제조 방법이 개시된다.이 배선 구조는 제1 금속층과, 제1 금속층의 상부에 형성된 제2 금속층과, 제1 금속층과 제2 금속층의 사이에 형성된 절연층 및 절연층의 내부에 형성되어 제1 금속층과 제2 금속층을 전기적으로 연결하는 금속 비아 패턴을 구비하고, 금속 비아 패턴은 서로 이격되어 배치된 복수의 금속 비아들을 갖고, 금속 비아들 각각은 수직 방향으로 연장되어 형성된 수직 비아 라인 및 수직 비아 라인과 크로스되며 수평 방향으로 연장되어 형성된 수평 비아 라인을 갖는 것을 특징으로 한다. 그러므로, 칩의 결함을 최소화시킬 수 있고, 절연층의 크랙을 잘 방지할 수 있고, 반도체 칩이 차지하는 영역을 효율적으로 사용하고, 칩의 크기를 최소화하여 칩의 제조 단가를 낮출 수 있는 효과를 갖는다.
반도체 소자, 본딩 스트레스, 반도체, 소자, 집적 회로

Description

배선 구조, 이를 갖는 반도체 소자 및 반도체 소자의 제조 방법{Wiring structure, semiconductor device having the structure, and method for manufacturing the device}
본 발명은 와이어 본딩(wire bonding)을 이용하는 모든 제품에 관한 것으로서, 특히 반도체 칩의 배선 구조(wire structure), 이를 갖는 반도체 소자 및 반도체 소자의 제조 방법에 관한 것이다.
반도체 칩들(semiconductor chips)의 하부(underlying) 회로(circuitry)에 전기적 또는 물리적으로 연결되는 와이어 본드들(wire bonds)은 특정한 반도체 칩(Chip)을 인쇄 회로 기판(PCB:Printed Circuit Board)이나 세라막 모듈(ceramic module) 같은 패키징 부재(packaging element)들에 연결시키기 위해 사용된다.
본딩 패드(bonding pad)들은 반도체 칩에 포함된 집적 회로들과 칩 패키지 사이의 인터페이스에 해당한다. 입력/출력(Input/Output) 신호들 또는 전력/접지를 칩 디바이스에 전달하기 위해, 많은 본딩 패드들이 요구되고 있다. 와이어들은 본딩 패드 및 칩 패키지에 본딩되어, 칩과 패키지를 서로 전기적으로 연결시킨다. 최근 반도체 집적기술이 발달하면서 칩 내부에서 본딩 패드가 차지하는 면적이 점 차 커지고 있다. 그러나, 전술한 바와 같이 와이어 본딩 방식의 패키지를 사용하는 반도체 칩의 경우, 결선(wiring) 시 발생하는 커다란 본딩력(bonding force)에 의한 스트레스(stress)로 인해, 본딩 패드 하부에 트랜지스터가 존재한다면 파괴될 수 있다. 그러므로, 본딩 패드가 위치하는 영역의 하부에는 트랜지스터를 위치시키지 않는다. 따라서, 본딩 패드가 차지하는 영역으로 인해, 웨이퍼(wafer) 당 칩의 개수가 줄어드는 문제점이 발생한다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 소자에서 최상위 금속층인 본딩 패드 아래에 금속 비아 패턴을 형성하여 와이어 본딩시 가해지는 스트레스를 견딜 수 있도록 하여 본딩 패드 아래에도 집적 회로를 배치시킬 수 있도록 하는 배선 구조, 이를 갖는 반도체 소자 및 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 배선 구조는, 제1 금속층과, 상기 제1 금속층의 상부에 형성된 제2 금속층과, 상기 제1 금속층과 상기 제2 금속층의 사이에 형성된 절연층 및 상기 절연층의 내부에 형성되어 상기 제1 금속층과 상기 제2 금속층을 전기적으로 연결하는 금속 비아 패턴으로 구성되고, 상기 금속 비아 패턴은 서로 이격되어 배치된 복수의 금속 비아들을 갖고, 상기 금속 비아들 각각은 수직 방향으로 연장되어 형성된 수직 비아 라인 및 상기 수직 비아 라인과 크로스되며 수평 방향으로 연장되어 형성된 수평 비아 라인을 갖는 것이 바람직하다.
또는, 본 발명에 의한 반도체 소자는, 집적 회로 기판과, 상기 집적 회로 기판의 상부에 형성된 제1 금속층과, 상기 제1 금속층의 상부에 형성된 제2 금속층과, 상기 제1 금속층과 상기 제2 금속층의 사이에 형성된 절연층 및 상기 절연층의 내부에 형성되어 상기 제1 금속층과 상기 제2 금속층을 전기적으로 연결하는 금속 비아 패턴으로 구성되고, 상기 금속 비아 패턴은 서로 이격되어 배치된 복수의 금속 비아들을 갖고, 상기 금속 비아들 각각은 수직 방향으로 연장되어 형성 된 수직 비아 라인 및 상기 수직 비아 라인과 크로스되며 수평 방향으로 연장되어 형성된 수평 비아 라인을 갖는 것이 바람직하다.
또는, 본 발명에 의한 반도체 소자의 제조 방법은, 집적 회로 기판을 준비하는 단계와, 상기 집적 회로 기판의 상부에 제1 금속층을 형성하는 단계와, 상기 제1 금속층의 상부에 절연층을 형성하는 단계 및 상기 절연층의 내부에 상기 제1 금속층과 전기적으로 연결되는 금속 비아 패턴을 형성하는 단계로 이루어지고, 상기 금속 비아 패턴은 서로 이격되어 배치된 복수의 금속 비아들을 갖고, 상기 금속 비아들 각각은 수직 방향으로 연장되어 형성된 수직 비아 라인 및 상기 수직 비아 라인과 크로스되며 수평 방향으로 연장되어 형성된 수평 비아 라인을 갖는 것이 바람직하다.
본 발명에 의한 배선 구조, 이를 갖는 반도체 소자 및 반도체 소자의 제조 방법은 반도체 소자의 최상위 금속층인 본딩 패드의 아래에 금속 비아 패턴을 크로스 모양으로 형성하여 와어어 본딩시의 스트레스를 견딜 수 있도록 하므로써 칩의 결함을 최소화시킬 수 있고,
금속 비아 패턴의 모양을 메쉬(mesh)가 아닌 크로스 모양으로 형성하기 때문에, 수평 및 수직 방향으로 촘촘하게 금속 비아가 형성 가능하여, 본딩력에 의한 스트레스의 확산을 보다 더 잘 막을 수 있어, 절연층의 크랙을 잘 방지할 수 있고,
배선 구조의 하부에 위치하는 집적 회로의 적어도 일부 즉, 패드 하부 회로(CUP:Circuit Under Pad)를 형성할 수 있어, 반도체 칩이 차지하는 영역을 효율 적으로 사용하고, 칩의 크기를 최소화하여 칩의 제조 단가를 낮출 수 있는 효과를 갖는다.
이하, 본 발명에 의한 배선 구조 및 이 배선 구조를 갖는 반도체 소자의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1은 본 발명에 의한 배선 구조의 평면도를 나타낸다. 도 2는 도 1에 도시된 I-I'선을 절취한 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 본 발명에 의한 배선 구조는 제1 금속층(20), 절연층(30), 제2 금속층(40) 및 금속 비아 패턴(56)으로 구성된다. 또한, 이와 같은 배선 구조를 갖는 반도체 소자는 집적 회로 기판(10) 및 패시베이션(passivation) 층(60)을 더 마련할 수 있다.
먼저, 제1 금속층(20)은 집적 회로 기판(10)의 상부에 형성되어 있다. 집적 회로 기판(10)은 반도체 기판을 포함하며, 반도체 기판은 벌크(bulk) 실리콘, 반도체 웨이퍼(wafer), 실리콘-온-절연물(SOI:Silicon-On-Insulator) 기판 또는 Ge, GaAs, GaP, InAs 및 InP를 포함하는 기판일 수 있다.
제2 금속층(40)은 제1 금속층(20)의 상부에 형성되어 있다.
BEOL(Back-End-Of-Line) 상호 연결 기술에서, 제2 금속층(40)은 탑 상호 연결 레벨 금속층(top interconnection level metal layer)로서 제조되는 최상위 금속층인 제1 레벨 금속층으로서 본딩 패드에 해당한다. 또한, 제1 금속층(20)은 제1 레벨 금속층(40)의 하위에 형성되는 제2 레벨 금속층에 해당한다.
절연층(30)은 제1 금속층(20)과 제2 금속층(40)의 사이에 형성되어 있다. 예를 들어, 절연층(30)은 SiO2, SiNx, SiON, PSG, BPSG, 철(F)을 포함하는 SiO2 또는 상대적으로 낮은 유전 상수를 갖는 다양한 형태의 low-k 필름이 될 수 있다.
금속 비아 패턴(56)은 절연층(30)의 내부에 형성되어 있으며, 제1 금속층(20)과 제2 금속층(40)을 전기적으로 연결한다. 금속 비아 패턴(56)은 서로 이격되어 배치된 복수의 금속 비아(50)들을 갖는다. 금속 비아(50)는 수직 비아 라인(52)과 수평 비아 라인(54)을 갖는다. 수직 비아 라인(52)은 수직 방향으로 연장되어 형성되어 있으며, 수평 비아 라인(54)은 수직 비아 라인(52)과 크로스(cross)되며 수평 방향으로 연장되어 형성되어 있다.
이와 같이, 제1 금속층(20)와 제2 금속층(40)의 사이에 마련된 절연층(30)의 내부에 금속 비아 패턴(50)이 형성되어 있으므로, 와이어 본딩시에 본딩 패드인 제2 금속층(40)의 노출된 면에 가해지는 스트레스에 의해 절연층(30)에 크랙(crack)이 생기는 것을 방지할 수 있다. 또한, 금속 비아 패턴(56)은 그 스트레스를 흡수할 수 있다. 그러므로, 배선 구조의 하부에 집적 회로를 형성할 수도 있다. 도 1 및 도 2에 도시되지는 않았지만, 집적 회로는 집적 회로 기판(10)의 내부 또는 상부에 형성되어 있다. 집적 회로란, 트랜지스터, 다이오드, 저항, 커패시터, 인덕터, 능동(active) 반도체 소자 또는 수동(passive) 반도체 소자 같은 다수개의 개별 회로 인자들을 갖는 전자 회로를 의미할 수 있다.
전술한 반도체 소자에서, 금속 비아 패턴(56)은 수직 비아 라인(52)과 수평 비아 라인(54)이 크로스만 된다면, 반도체 소자의 성능, 기계적 장력(mechanical strength) 및 비아 밀도 등을 고려하여 다양한 크기와 모양으로 형성될 수 있다. 이하, 본 발명의 실시예에 의한 금속 비아 패턴(56)의 모습을 다음과 같이 첨부된 도면을 참조하여 살펴본다.
도 3은 도 1에 도시된 금속 비아 패턴(56)에서 금속 비아(50)에 관련된 수치들을 예시적으로 나타내는 도면으로서, 도 1에 도시된 부분(80)을 확대 도시한 도면이다.
도 3을 참조하면, 수직 비아 라인(52)의 두께(d1)과 수평 비아 라인(54)의 두께(d2)는 서로 동일할 수 있다. 예를 들어, 두께(d1 또는 d2)는 0.1㎛ 내지 50㎛일 수 있다.
또한, 수직 비아 라인(52)의 길이(d5)과 수평 비아 라인(54)의 길이(d6)는 서로 동일할 수 있다. 예를 들어, 이 길이(d5 또는 d6)는 0.3㎛ 내지 250㎛일 수 있다. 이때, 수평 비아 라인(54)의 변의 길이(d7)와 수직 비아 라인(52)의 변의 길이(d8)은 동일할 수 있다. 변의 길이(d7 또는 d8)은 0.1㎛ 내지 100㎛일 수 있다.
또한, 금속 비아(50)들의 수평 이격 거리(d3)와 수직 이격 거리(d4)는 동일할 수 있다. 수평 또는 수직 이격 거리(d3 또는 d4)는 두께(d1 또는 d2)의 1.1 내지 3배일 수 있다.
또한, 도 1에 도시된 절연층(30)이 차지할 수 있는 전체 면적 즉, 제2 금속층(40)의 전체 면적에서 금속 비아 패턴(56)이 차지하는 면적은 1 내지 80%일 수 있다.
도 3의 경우 수직 비아 라인(52)과 수평 비아 라인(54)은 직각으로 크로스되 는 것으로 설명하였지만, 본 발명은 이에 국한되지 않고 직각보다 더 크거나 작은 각도로 크로스될 수도 있다.
전술한 도 3에 도시된 금속 비아(50)들이 모두 동일한 모양을 갖고 동일한 간격으로 이격되어 있는 것으로 설명하였다. 그러나, 본 발명은 이에 국한되지 않고, 금속 비아(50)들은 수직 비아 라인(52)과 수평 비아 라인(56)이 크로스되기만 한다면, 다양한 크기와 모양을 가지며 다양한 간격으로 서로 이격될 수도 있다. 또한, 전술한 수치들은 설계 룰(design rule)에 의거하여 다양하게 적당한 값으로 변경될 수 있다.
한편, 도 2에 도시된 패시베이션 층(60)은 패드 윈도우(pad window)(62)를 정의하기 위해 형성되어 있다. 패드 윈도우(62)는 본딩 영역(bonding area), 프로빙 영역(probing area) 또는 이들의 조합일 수 있다. 즉, 패드 윈도우(62)는 금속 패드 및 본딩 와이어와 전기적인 연결을 위한 제2 금속층(40)의 노출면을 의미한다.
이하, 본 발명에 의한 배선 구조를 갖는 반도체 소자의 제조 방법의 실시예를 첨부한 도 2를 참조하여 다음과 같이 설명한다.
먼저, 집적 회로 기판(10)을 준비한다.
이후, 집적 회로 기판(10)의 상부에 제1 금속층(20)을 형성한다.
이후, 제1 금속층(20)의 상부에 절연층(30)을 형성한다. 예를 들어, 절연층(30)은 스핀 코딩(spin coating) 또는 화학적 기상 증착법(CVD:Chemical Vapor Deposition) 등과 같은 다양한 증착 방법에 의해 제1 금속층(20)의 상부에 형성될 수 있다.
이후, 절연층(30)의 내부에 제1 금속층(20)과 전기적으로 연결되는 금속 비아 패턴(56)을 형성한다. 예를 들어, 금속 비아(50)들에 해당하는 위치에 복수 개의 개구(opening)들을 제1 금속층(20)이 노출되도록 절연층(30)의 내부에 사진 및 식각 공정과 플라즈마 에칭 또는 반응성 이온 에칭과 같은 이방성 식각 공정에 의해 형성한다. 이후, 도전성 물질을 개구들에 갭필한다. 여기서, 도전성 물질의 갭필은 텅스텐 플러그(plug) 공정, 알루미늄 플러그 공정, 구리 플러그 공정 또는 실리사이드(silicide) 플러그 공정등과 같이 잘 알려진 플러그 공정에 의해 수행될 수 있다. 이후, 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정을 수행하여 절연층(30)이 노출될 때까지 도전성 물질을 연마할 수도 있다.
여기서, 금속 비아 패턴(56)을 위해, 복수의 금속 비아(50)들을 서로 이격 배치시켜 형성할 수 있다. 금속 비아(50)들 각각은 수직 방향으로 연장되어 형성된 수직 비아 라인(52) 및 수직 비아 라인(52)과 크로스되며 수평 방향으로 연장되어 형성된 수평 비아 라인(54)을 갖는다.
각 금속 비아(50)는 칩 배선의 금속 물질과 동일한 물질 또는 Cu, AlCu, W, Ti, Ta, Co 등으로 형성할 수 있다.
이후, 절연층(30)의 상부에 금속 비아 패턴(30)과 전기적으로 연결되는 제2 금속층(40)을 형성한다. 따라서, 제2 금속층(40)은 금속 비아 패턴(30)을 통해 제1 금속층(20)과 전기적으로 연결될 수 있다.
전술한 제1 및 제2 금속층(20 및 40)은 구리 기반(copper-based) 도전 물질 일 수 있다. 구리 기반 도전 물질이란, 순수한 구리, 불가피한 불순물을 포함하는 구리일 수 있다. 또는, 구리 기반 도전 물질이란, 탄탈늄(tantalum), 인듐(indium), 주석(tin), 아연(zinc), 망간(manganese),크롬(chromium), 티타늄(titanium), 게르마늄(germanium), 스트론튬(strontium), 플래티늄(platinum), 마스네슘(magnesium), 알루미늄(aluminum) 또는 지르코늄(zirconium)과 같은 성분들을 소량으로 갖는 구리 합금일 수도 있다.
예를 들어, 제1 및 제2 금속층들(20 및 40)을 형성하기 위해 다마신 공정(damascene process)이 이용될 수 있다.
이후, 패시베이션층(60)이 패드 윈도우(62)를 형성하기 위해 제2 금속층(40)의 상부에 사진 및 식각 공정에 의해 형성된다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 본 발명에 의한 배선 구조의 평면도를 나타낸다.
도 2는 도 1에 도시된 I-I'선을 절취한 단면도를 나타낸다.
도 3은 도 1에 도시된 금속 비아 패턴에서 금속 비아에 관련된 수치들을 예시적으로 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명*
10 : 집적 회로 기판 20 : 제1 금속층
30 : 절연층 40 : 제2 금속층
50 : 금속 비아 56 : 금속 비아 패턴

Claims (15)

  1. 제1 금속층;
    상기 제1 금속층의 상부에 형성된 제2 금속층;
    상기 제1 금속층과 상기 제2 금속층의 사이에 형성된 절연층; 및
    상기 절연층의 내부에 형성되어 상기 제1 금속층과 상기 제2 금속층을 전기적으로 연결하는 금속 비아 패턴을 구비하고,
    상기 금속 비아 패턴은 서로 이격되어 배치된 복수의 금속 비아들을 갖고, 상기 금속 비아들 각각은 수직 방향으로 연장되어 형성된 수직 비아 라인 및 상기 수직 비아 라인과 크로스되며 수평 방향으로 연장되어 형성된 수평 비아 라인을 갖는 것을 특징으로 하는 배선 구조.
  2. 제1 항에 있어서, 상기 수직 비아 라인과 상기 수평 비아 라인의 두께는 서로 동일한 것을 특징으로 하는 배선 구조.
  3. 제2 항에 있어서, 상기 두께는 0.1㎛ 내지 50㎛인 것을 특징으로 하는 배선 구조.
  4. 제1 항에 있어서, 상기 수직 비아 라인과 상기 수평 비아 라인의 길이는 서로 동일한 것을 특징으로 하는 배선 구조.
  5. 제4 항에 있어서, 상기 길이는 0.3㎛ 내지 250㎛인 것을 특징으로 하는 배선 구조.
  6. 제2 항에 있어서, 상기 금속 비아들의 수평 이격 거리와 수직 이격 거리는 동일한 것을 특징으로 하는 배선 구조.
  7. 제6 항에 있어서, 상기 수평 이격 거리는 상기 두께의 1.1 내지 3배인 것을 특징으로 하는 배선 구조.
  8. 제1 항에 있어서, 상기 절연층이 차지할 수 있는 전체 면적에서 상기 금속 비아 패턴이 차지하는 면적은 1 내지 80%인 것을 특징으로 하는 배선 구조.
  9. 집적 회로 기판;
    상기 집적 회로 기판의 상부에 형성된 제1 금속층;
    상기 제1 금속층의 상부에 형성된 제2 금속층;
    상기 제1 금속층과 상기 제2 금속층의 사이에 형성된 절연층; 및
    상기 절연층의 내부에 형성되어 상기 제1 금속층과 상기 제2 금속층을 전기적으로 연결하는 금속 비아 패턴을 구비하고,
    상기 금속 비아 패턴은 서로 이격되어 배치된 복수의 금속 비아들을 갖고, 상기 금속 비아들 각각은 수직 방향으로 연장되어 형성된 수직 비아 라인 및 상기 수직 비아 라인과 크로스되며 수평 방향으로 연장되어 형성된 수평 비아 라인을 갖는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서, 상기 반도체 소자는
    상기 집적 회로 기판의 내부 또는 상부에 형성되는 집적 회로를 더 구비하는 것을 특징으로 하는 반도체 소자.
  11. 집적 회로 기판을 준비하는 단계;
    상기 집적 회로 기판의 상부에 제1 금속층을 형성하는 단계;
    상기 제1 금속층의 상부에 절연층을 형성하는 단계; 및
    상기 절연층의 내부에 상기 제1 금속층과 전기적으로 연결되는 금속 비아 패턴을 형성하는 단계를 구비하고,
    상기 금속 비아 패턴은 서로 이격되어 배치된 복수의 금속 비아들을 갖고, 상기 금속 비아들 각각은 수직 방향으로 연장되어 형성된 수직 비아 라인 및 상기 수직 비아 라인과 크로스되며 수평 방향으로 연장되어 형성된 수평 비아 라인을 갖는 것을 특징으로 하는 반도체 소자의 제조 방법.
  12. 제11 항에 있어서, 상기 수직 비아 라인과 상기 수평 비아 라인의 두께는 서로 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  13. 제11 항에 있어서, 상기 수직 비아 라인과 상기 수평 비아 라인의 길이는 서로 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  14. 제11 항에 있어서, 상기 금속 비아들의 수평 이격 거리와 수직 이격 거리는 동일한 것을 특징으로 하는 반도체 소자의 제조 방법.
  15. 제11 항에 있어서, 상기 반도체 소자의 제조 방법은,
    상기 절연층의 상부에 상기 금속 비아 패턴과 전기적으로 연결되는 제2 금속층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020080092707A 2008-09-22 2008-09-22 배선 구조, 이를 갖는 반도체 소자 및 반도체 소자의 제조 방법 KR20100033711A (ko)

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