KR100838491B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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KR100838491B1
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한재원
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    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
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    • H01L23/12—Mountings, e.g. non-detachable insulating substrates

Abstract

본 발명의 실시 예에 따른 반도체 소자 제조방법은, 제 1 웨이퍼에 복수의 SiP용 상층부 소자를 형성하고 양품 소자를 분리하는 단계와, 제 2 웨이퍼에 복수의 SiP용 하층부 소자를 형성하고 양품 소자를 구별하는 단계와, 제 2 웨이퍼에 형성된 양품 소자 위에 제 1 웨이퍼로부터 분리된 양품 소자를 SiP 방식으로 적층시키는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 제 1 웨이퍼에 SiP용 상층부 소자를 형성함에 있어, 제 1 웨이퍼에 형성된 상층부 소자와 제 2 웨이퍼에 형성된 하층부 소자를 전기적으로 연결할 수 있는 관통전극이 제 1 웨이퍼에 형성되는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 제 2 웨이퍼에 형성된 양품 소자 위에 제 1 웨이퍼로부터 분리된 양품 소자를 SiP 방식으로 적층시키는 단계에 있어, 제 1 웨이퍼로부터 분리된 양품 소자와 제 2 웨이퍼에 형성된 양품 소자는 연결전극에 의하여 전기적으로 연결된다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, SiP 방식으로 적층되어 형성된 반도체 소자에 대한 품질 검사를 통하여, 양품의 SiP 방식 반도체 소자만 소자 단위로 분리시키는 단계를 더 포함한다.

Description

반도체 소자 제조방법{Semiconductor device fabricating method}
도 1은 종래 SiP 방식의 반도체 소자 제조방법의 문제점을 나타낸 도면.
도 2 내지 도 4는 본 발명의 실시 예에 따른 반도체 소자 제조방법을 개념적으로 나타낸 도면.
도 5는 본 발명의 실시 예에 따른 SiP 형태로 적층된 이미지 센서를 개념적으로 나타낸 도면.
도 6은 본 발명의 실시 예에 따른 SiP 형태로 적층된 캐패시터 소자를 구비하는 반도체 소자를 개념적으로 나타낸 도면.
도 7은 본 발명의 실시 예에 따른 SiP 형태로 적층된 인덕터 소자를 구비하는 반도체 소자를 개념적으로 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100, 400, 700... 제 1 기판 110, 410, 710... 반도체 기판
111... 포토 다이오드 셀 113, 413, 713... 관통전극
115... 컬러필터 117, 417, 717... 보호막
200, 500, 800... 제 2 기판 210, 510, 810... 트랜지스터층
220, 520, 820... 제 1 메탈층 230, 530, 830... 제 2 메탈층
240, 540, 840... 제 3 메탈층 411... 캐패시터 셀
411a... 상부전극 411b... 하부전극
415, 715... 절연막 711... 인덕터 셀
본 발명은 반도체 소자 제조방법에 관한 것이다.
반도체 집적회로 기술의 발달로 아날로그, RF, CPU, CMOS 센서 등을 하나의 칩에 집적하는 SoC(System on a Chip) 기술이 많이 연구되어 왔다.
그러나 다양한 설계기준(Design Rule)을 가진 여러 종류의 소자를 한 개의 칩에 구현하는 것은 매우 어려운 작업이며, 공정 상 많은 어려움에 직면하고 있다.
SiP(System in a Package)는 서로 다른 부품이나 IC를 하나의 패키지로 통합하는 방식을 통해 시스템 레벨의 고집적 IC를 실현할 수 있다.
SiP를 이용한 소자 제조에서 적층(Stack) 하는 방법으로는 아랫 층 소자 웨이퍼(Wafer)에 윗 층 소자 웨이퍼(Wafer)를 적층하는 방안이 있다. 이러한 적층 방법은 바람직한 방안이지만, 도 1에 도시된 바와 같이, 윗 층과 아랫 층 소자의 양품(Good Die)이 적층되는 영역에서 차이가 발생되면 전체 수율이 급격히 감소된다는 단점이 있다.
SiP를 이용한 소자 제조에서 다른 적층 방법으로는 윗 층 소자와 아랫 층 소자의 양품(Good Die)만 잘라내어 칩 레벨(Chip Level)로 적층하는 방안이 있다. 그런데 이와 같은 적층 방법은 시간이 많이 소요되고 비용(Cost)이 많이 발생된다는 단점이 있다.
본 발명은 제조 공정을 단순화 시키고 제조 효율을 향상시키며, 시스템 레벨의 고집적 소자를 구현할 수 있는 반도체 소자 제조방법을 제공한다.
본 발명의 실시 예에 따른 반도체 소자 제조방법은, 제 1 웨이퍼에 복수의 SiP용 상층부 소자를 형성하고, 양품 소자를 분리하는 단계; 제 2 웨이퍼에 복수의 SiP용 하층부 소자를 형성하고, 양품 소자를 구별하는 단계; 상기 제 2 웨이퍼에 형성된 양품 소자 위에 상기 제 1 웨이퍼로부터 분리된 양품 소자를 SiP 방식으로 적층시키는 단계; 를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 제 1 웨이퍼에 SiP용 상층부 소자를 형성함에 있어, 상기 제 1 웨이퍼에 형성된 상층부 소자와 상기 제 2 웨이퍼에 형성된 하층부 소자를 전기적으로 연결할 수 있는 관통전극이 상기 제 1 웨이퍼에 형성되는 단계를 포함한다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 제 1 웨이퍼로부터 양품 소자를 분리함에 있어, 상기 양품 소자는 소잉(sawing) 방식에 의하여 상기 제 1 웨이퍼로부터 소자 단위로 분리된다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 제 2 웨이퍼에 형성된 양품 소자 위에 상기 제 1 웨이퍼로부터 분리된 양품 소자를 SiP 방식으로 적층시키는 단계에 있어, 상기 제 1 웨이퍼로부터 분리된 양품 소자와 상기 제 2 웨이퍼에 형성된 양품 소자는 연결전극에 의하여 전기적으로 연결된다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 SiP 방식으로 적층되어 형성된 반도체 소자에 대한 품질 검사를 통하여, 양품의 SiP 방식 반도체 소자만 소자 단위로 분리시키는 단계를 더 포함한다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 SiP 방식 반도체 소자는 이미지 센서를 포함하는 반도체 소자이다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 SiP 방식 반도체 소자는 캐패시터를 포함하는 반도체 소자이다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상기 SiP 방식 반도체 소자는 인덕터를 포함하는 반도체 소자이다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 제조 공정을 단순화 시키고 제조 효율을 향상시키며, 시스템 레벨의 고집적 소자를 구현할 수 있는 장점이 있다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위"에 또는 "아래"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다.
도 2 내지 도 4는 본 발명의 실시 예에 따른 반도체 소자 제조방법을 개념적으로 나타낸 도면이다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 도 2에 나타낸 바와 같이, 제 1 웨이퍼에 복수의 SiP용 상층부 소자를 형성한다. 그리고 상기 제 1 웨이퍼에 형성된 SiP용 상층부 소자의 작동 여부를 측정하여 양품(Good Die)과 불량품을 구별한다. 이후, 상기 양품만을 상기 제 1 웨이퍼로부터 분리하는 과정을 수행한다.
이때, 상기 제 1 웨이퍼로부터 양품 소자를 분리함에 있어, 상기 양품 소자는 하나의 예로서 소잉(sawing) 방식에 의하여 상기 제 1 웨이퍼로부터 소자 단위로 분리될 수 있다.
또한, 상기 제 1 웨이퍼에 SiP용 상층부 소자를 형성함에 있어, 상기 제 1 웨이퍼에 형성된 상층부 소자와 상기 제 2 웨이퍼에 형성된 하층부 소자를 전기적으로 연결할 수 있는 관통전극이 상기 제 1 웨이퍼에 형성될 수 있다.
그리고, 도 3에 나타낸 바와 같이, 제 2 웨이퍼에 복수의 SiP용 하층부 소자를 형성하고, 양품 소자를 구별하는 단계가 수행된다. 이때 구별된 양품 소자를 상기 제 2 웨이퍼로부터 분리시키는 공정은 수행하지 않도록 한다.
물론, 상기 제 1 웨이퍼에 소자가 형성되는 단계와 상기 제 2 웨이퍼에 소자가 형성되는 단계는 그 순서가 변경될 수도 있으며, 동일 시간에 서로 다른 공간에서 제조될 수도 있다.
이후 도 4에 나타낸 바와 같이, 상기 제 2 웨이퍼에 형성된 양품 소자 위에 상기 제 1 웨이퍼로부터 분리된 양품 소자를 SiP 방식으로 적층시키는 단계가 수행된다.
이때, 상기 제 2 웨이퍼에 형성된 양품 소자 위에 상기 제 1 웨이퍼로부터 분리된 양품 소자를 SiP 방식으로 적층시키는 단계에 있어, 상기 제 1 웨이퍼로부터 분리된 양품 소자와 상기 제 2 웨이퍼에 형성된 양품 소자는 연결전극에 의하여 전기적으로 연결되도록 할 수 있다.
이와 같은 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 하층부 소자는 웨이퍼 레벨(Wafer Level)인 상태로, 상층부 소자는 칩 레벨(Chip Level)인 상태로 적층 공정이 진행될 수 있게 된다. 그리고, SiP 방식으로 적층하는 공정까지 마무리하고 최종 소자의 특성을 측정한 후, 양품의 SiP 방식 반도체 소자만 소잉(Sawing)과 같은 방식으로 분리시킨다.
따라서, 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 상층부 양품만을 칩(Chip) 형태로 골라서 하층부 웨이퍼 레벨 양품(Wafer Level Good Die)에 SiP 방식을 통해 적층 형성함으로써 SiP 방식을 이용한 반도체 소자의 전체 수율을 향상시킬 수 있게 된다.
이하 도 5 내지 도 7에 본 발명의 실시 예에 따른 반도체 소자 제조방법의 예를 나타내었다. 물론 본 발명의 실시 예는 이에 한정되지 않는다.
도 5는 본 발명의 실시 예에 따른 SiP 형태로 적층된 이미지 센서를 개념적으로 나타낸 도면이다.
본 발명의 실시 예에 따른 SiP 형태로 적층된 이미지 센서는, 도 5에 나타낸 바와 같이, 제 1 기판(100), 제 2 기판(200), 연결전극(300)을 포함한다. 상기 연결전극(300)은 상기 제 1 기판(100)에 형성된 포토 다이오드 셀(111)과 상기 제 2 기판(200)에 형성된 로직 회로부를 연결시킨다. 상기 연결전극(300)은 상기 제 1 기판(100)에 형성된 관통전극(113)을 통하여 상기 포토 다이오드 셀(111)과 전기적으로 연결된다. 상기 연결전극(300)은 로직 회로부를 구성하는 상기 제 3 메탈층(240)을 이루는 최상부 전극과 연결된다.
본 발명의 실시 예에 따른 이미지 센서 제조방법에 의하면, 포토 다이오드 셀(111), 관통전극(113), 컬러필터(115)를 포함하는 제 1 기판(100)을 제조한다.
먼저, 반도체 기판(110)의 상부 영역에 포토 다이오드 셀(111)을 형성한다. 그리고, 상기 포토 다이오드 셀(111)에 연결되며 상기 반도체 기판(110)을 관통하는 관통전극(113)을 형성한다.
상기 관통전극(113)은 상기 반도체 기판(110)에 대한 패턴공정, 식각공정, 메탈형성 공정 등을 순차적으로 진행함으로써 형성될 수 있다.
이때, 상기 관통전극(113)은 W, Cu, Al, Ag, Au 등의 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. 상기 관통전극(113)은 CVD, PVD, 증발(Evaporation), ECP 등의 방법을 통하여 증착될 수 있다. 또한, 상기 관통전극(113)의 배리어 금속으로는 TaN, Ta, TiN, Ti, TiSiN 등이 이용될 수 있으며, CVD, PVD, ALD 등의 방법을 통하여 형성될 수 있다.
이어서, 상기 포토 다이오드 셀(111) 위에 컬러필터(115)를 형성하고, 상기 컬러필터(115) 위에 보호막(117)을 형성한다.
한편, 본 발명의 실시 예에 따른 이미지 센서 제조방법에 의하면, 트랜지스터층(210), 제 1 메탈층(220), 제 2 메탈층(230), 제 3 메탈층(240)을 포함하는 제 2 기판(200)을 제조한다.
상기 트랜지스터층(210)과 상기 제 1, 제 2, 제 3 메탈층(220)(230)(240)은 신호처리를 위한 로직 회로부를 형성할 수 있다. 여기서는 상기 제 1, 제 2, 제 3 메탈층(220)(230)(240)이 형성된 경우를 예로서 도시하였으나, 메탈층의 숫자는 설계에 따라 줄어들 수도 있으며, 더 늘어나게 될 수도 있다.
상기 트랜지스터층(210)에는 트랜지스터가 상기 제 1 기판(100)에 구비된 포토 다이오드 셀(111)에 대응되어 형성된다. 상기 트랜지스터는 상기 포토 다이오드 셀(111) 영역에 대응되어 형성되며, 그 필요에 따라 1, 2, 4 또는 다양한 숫자로 형성될 수 있다. 본 발명에 의하면, 종래 구조에 비하여 상기 포토 다이오드 셀(111)의 영역이 크게 형성될 수 있으므로, 형성되는 트랜지스터의 숫자는 제한할 필요가 없게 된다. 이에 따라, 필요하다면 이미지 센서의 특성 향상을 위하여 아주 많은 숫자의 트랜지스터를 형성할 수 있는 자유도가 확보된다. 또한 로직 회로부를 구성하기 위하여 미세회로 공정을 사용할 필요도 없어지게 된다.
본 발명의 실시 예에 따른 이미지 센서는, 도 5에 나타낸 바와 같이, 포토 다이오드 셀(111) 위에 로직 회로부가 위치하지 않게 된다. 이와 같이 포토 다이오드 셀(111)이 추가적인 장애물 없이 외부광에 직접 노출될 수 있으므로 본 발명의 실시 예에 따른 이미지 센서는 별도의 마이크로 렌즈를 구비하지 않아도 되는 장점 이 있다.
한편, 도 6은 본 발명의 실시 예에 따른 SiP 형태로 적층된 캐패시터 소자를 구비하는 반도체 소자를 개념적으로 나타낸 도면이다.
본 발명의 실시 예에 따른 SiP 형태로 적층된 캐패시터 소자가 구비된 반도체 소자는, 도 6에 나타낸 바와 같이, 제 1 기판(400), 제 2 기판(500), 연결전극(600)을 포함한다. 상기 연결전극(600)은 상기 제 1 기판(400)에 형성된 캐패시터 셀(411)과 상기 제 2 기판(500)에 형성된 회로부를 연결시킨다. 상기 연결전극(600)은 상기 제 1 기판(400)에 형성된 관통전극(413)을 통하여 상기 캐패시터 셀(411)과 전기적으로 연결된다. 상기 연결전극(600)은 회로부를 구성하는 제 3 메탈층(540)을 이루는 최상부 전극과 연결된다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 캐패시터 셀(411), 관통전극(413)을 포함하는 제 1 기판(400)을 제조한다. 상기 캐패시터 셀(411)은 상부전극(411a) 및 하부전극(411b)을 포함할 수 있다. 상기 관통전극(413)은 상기 캐패시터 셀(411)을 이루는 상부전극(411a) 및 하부전극(411b)과 연결되며, 그 형성 위치는 필요에 따라 다양하게 변형될 수 있다.
상기 제 1 기판(400)을 제조하는 과정을 간략하게 살펴보면 다음과 같다.
먼저, 반도체 기판(410)에 하부전극(411b), 절연막(415), 상부전극(411a)을 형성한다. 상기 반도체 기판(410)과 상기 하부전극(411b) 사이에는 별도의 절연막이 형성될 수 있다.
그리고, 상기 캐패시터 셀(411)에 연결되며 상기 반도체 기판(410)을 관통하 는 관통전극(413)을 형성한다. 상기 관통전극(413)은 상기 반도체 기판(410)에 대한 패턴공정, 식각공정, 메탈형성 공정, CMP 공정 등을 순차적으로 진행함으로써 형성될 수 있다.
이때, 상기 캐패시터 셀(411)을 이루는 상부전극(411a) 및 하부전극(411b)과, 상기 관통전극(413)은 W, Cu, Al, Ag, Au 등의 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. 상기 캐패시터 셀(411) 및 관통전극(413)은 CVD, PVD, 증발(Evaporation), ECP 등의 방법을 통하여 증착될 수 있다. 또한, 상기 캐패시터 셀(411) 및 관통전극(413)의 배리어 금속으로는 TaN, Ta, TiN, Ti, TiSiN 등이 이용될 수 있으며, CVD, PVD, ALD 등의 방법을 통하여 형성될 수 있다.
이어서, 상기 캐패시터 셀(411) 위에 보호막(417)을 형성한다.
또한, 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 트랜지스터층(510), 제 1 메탈층(520), 제 2 메탈층(530), 제 3 메탈층(540)을 포함하는 제 2 기판(500)을 제조한다.
상기 트랜지스터층(510)과 상기 제 1, 제 2, 제 3 메탈층(520)(530)(540)은 신호처리를 위한 회로부를 형성할 수 있다. 여기서는 상기 제 1, 제 2, 제 3 메탈층(520)(530)(540)이 형성된 경우를 예로서 도시하였으나, 메탈층의 숫자는 설계에 따라 줄어들 수도 있으며, 더 늘어나게 될 수도 있다.
한편, 도 7은 본 발명의 실시 예에 따른 SiP 형태로 적층된 인덕터 소자를 구비하는 반도체 소자를 개념적으로 나타낸 도면이다.
본 발명의 실시 예에 따른 인덕터가 구비된 반도체 소자는, 도 7에 나타낸 바와 같이, 제 1 기판(700), 제 2 기판(800), 연결전극(900)을 포함한다. 상기 연결전극(900)은 상기 제 1 기판(700)에 형성된 인덕터 셀(711)과 상기 제 2 기판(800)에 형성된 RF 소자 회로부를 연결시킨다. 상기 연결전극(900)은 상기 제 1 기판(700)에 형성된 관통전극(713)을 통하여 상기 인덕터 셀(711)과 전기적으로 연결된다. 상기 연결전극(900)은 RF 소자 회로부를 구성하는 제 3 메탈층(840)을 이루는 최상부 전극과 연결된다.
본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 인덕터 셀(711), 관통전극(713)을 포함하는 제 1 기판(700)을 제조한다.
먼저, 반도체 기판(710)에 절연막(715)을 형성하고 인덕터 형성을 위한 패터닝을 수행한다. 식각 공정을 수행한 후, 인덕터 배리어 금속 증착 및 인덕터 금속막 충진을 수행한다. 결과물에 대한 CMP를 수행함으로써 인덕터 셀(711)을 형성할 수 있게 된다.
그리고, 상기 인덕터 셀(711)에 연결되며 상기 반도체 기판(710)을 관통하는 관통전극(713)을 형성한다. 상기 관통전극(713)은 상기 반도체 기판(710)에 대한 패턴공정, 식각공정, 메탈형성 공정, CMP 공정 등을 순차적으로 진행함으로써 형성될 수 있다.
이때, 상기 인덕터 셀(711) 및 관통전극(713)은 W, Cu, Al, Ag, Au 등의 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. 상기 인덕터 셀(711) 및 관통전극(713)은 CVD, PVD, 증발(Evaporation), ECP 등의 방법을 통하여 증착될 수 있다. 또한, 상기 인덕터 셀(711) 및 관통전극(713)의 배리어 금속으로는 TaN, Ta, TiN, Ti, TiSiN 등이 이용될 수 있으며, CVD, PVD, ALD 등의 방법을 통하여 형성될 수 있다.
이어서, 상기 인덕터 셀(711) 위에 보호막(717)을 형성한다.
또한, 본 발명의 실시 예에 따른 반도체 소자 제조방법에 의하면, 트랜지스터층(810), 제 1 메탈층(820), 제 2 메탈층(830), 제 3 메탈층(840)을 포함하는 제 2 기판(800)을 제조한다.
상기 트랜지스터층(810)과 상기 제 1, 제 2, 제 3 메탈층(820)(830)(840)은 신호처리를 위한 RF 소자 회로부를 형성할 수 있다. 여기서는 상기 제 1, 제 2, 제 3 메탈층(820)(830)(840)이 형성된 경우를 예로서 도시하였으나, 메탈층의 숫자는 설계에 따라 줄어들 수도 있으며, 더 늘어나게 될 수도 있다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 제조 공정을 단순화 시키고 제조 효율을 향상시키며, 시스템 레벨의 고집적 소자를 구현할 수 있는 장점이 있다.

Claims (8)

  1. 제 1 웨이퍼에 관통전극을 구비하는 복수의 SiP용 상층부 소자를 형성하고, 양품 소자를 분리하는 단계;
    제 2 웨이퍼에 복수의 SiP용 하층부 소자를 형성하고, 양품 소자를 구별하는 단계;
    상기 제 2 웨이퍼에 형성된 양품 소자 위에 연결전극을 형성하고, 상기 제 1 웨이퍼로부터 분리된 양품 소자를 SiP 방식으로 적층하여, 상기 관통전극과 상기 연결전극을 전기적으로 연결시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 웨이퍼에 SiP용 상층부 소자를 형성함에 있어, 상기 제 1 웨이퍼에 형성된 상층부 소자와 상기 제 2 웨이퍼에 형성된 하층부 소자를 전기적으로 연결할 수 있는 상기 관통전극이 상기 제 1 웨이퍼에 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서,
    상기 제 1 웨이퍼로부터 양품 소자를 분리함에 있어, 상기 양품 소자는 소잉(sawing) 방식에 의하여 상기 제 1 웨이퍼로부터 소자 단위로 분리되는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 삭제
  5. 제 1항에 있어서,
    상기 SiP 방식으로 적층되어 형성된 반도체 소자에 대한 품질 검사를 통하여, 양품의 SiP 방식 반도체 소자만 소자 단위로 분리시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 5항에 있어서,
    상기 SiP 방식 반도체 소자는 이미지 센서를 포함하는 반도체 소자인 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 5항에 있어서,
    상기 SiP 방식 반도체 소자는 캐패시터 소자를 포함하는 반도체 소자인 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 5항에 있어서,
    상기 SiP 방식 반도체 소자는 인덕터 소자를 포함하는 반도체 소자인 것을 특징으로 하는 반도체 소자 제조방법.
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