KR100854925B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명에 따른 반도체 소자는 관통전극과 캐패시터 셀이 형성된 제 1 기판과, 트랜지스터와 배선을 구비하는 회로부가 형성된 제 2 기판과, 캐패시터 셀과 회로부를 전기적으로 연결시키는 연결전극을 포함한다.
본 발명에 따른 반도체 소자 제조방법은, 관통전극 및 캐패시터 셀이 형성된 제 1 기판과 트랜지스터와 배선을 구비하는 회로부가 형성된 제 2 기판을 제공하는 단계와, 제 2 기판 위에 제 1 기판을 적층 형성하고 캐패시터 셀과 회로부를 전기적으로 연결시키는 단계를 포함한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and fabricating method thereof}
도 1은 본 발명에 따른 반도체 소자 제조방법에 의하여 캐패시터 셀이 형성된 기판을 개념적으로 나타낸 도면.
도 2는 본 발명에 따른 반도체 소자 제조방법에 의하여 캐패시터 셀이 형성된 기판의 단면을 개념적으로 나타낸 도면.
도 3은 본 발명에 따른 반도체 소자 제조방법에 의하여 회로부가 형성된 기판을 개념적으로 나타낸 도면.
도 4는 본 발명에 따른 반도체 소자 제조방법에 의하여 캐패시터가 형성된 반도체 소자를 개념적으로 나타낸 도면.
도 5 및 도 6은 본 발명에 따른 반도체 소자 제조방법의 다른 실시 예에 의하여, 각기 다른 용량을 갖는 여러 종류의 캐패시터가 형성된 기판의 예를 개념적으로 나타낸 도면.
도 7 내지 도 12는 본 발명에 따른 반도체 소자 제조방법의 다른 실시 예에 의하여 관통전극과 캐패시터가 구비된 기판을 제조하는 과정을 순차적으로 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
100... 제 1 기판 110... 반도체 기판
111... 캐패시터 셀 111a... 상부전극
111b... 하부전극 113... 관통전극
115... 절연막 117... 보호막
200... 제 2 기판 210... 트랜지스터층
220... 제 1 메탈층 230... 제 2 메탈층
240... 제 3 메탈층 300... 연결전극
700... 반도체 기판 710... 관통전극
720... 제 1 금속막 730... 하부전극
740... 절연막 750... 제 2 금속막
760... 상부전극 770... 보호막
본 발명은 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 소자 중 고집적 반도체 소자에 사용되는 캐패시터의 구조로는 폴리실리콘 대 폴리실리콘(Polysilicon to Polysilicon), 폴리실리콘 대 실리콘(Polysilicon to Silicon), 금속층 대 실리콘(Metal to Silicon), 금속층 대 폴리실리콘(Metal to Polysilicon) 및 금속층 대 금속층(Metal to Metal)의 다양한 캐패시터 구조들이 사용되어 왔다.
이들 캐패시터 구조들 중 금속층 대 금속층(Metal to Metal) 또는 금속층/절연막/금속층(MIM:Metal Insulator Metal) 구조는 직렬 저항(Series Resistance)이 낮아 높은 저장 용량을 갖는 캐패시터를 만들 수 있다는 장점으로 인하여 현재 캐패시터의 구조로 널리 이용되고 있다.
상기 MIM 캐패시터는 일반적으로 금속 배선 사이에 위치하게 되는데, 그 형성 공정 단계를 거치면서 MIM 캐패시터의 상부 전극층 또는 하부 전극층에 손상이 가해져셔 불량률이 증가하고 반도체 소자의 제조 수율이 저하된다는 문제가 있다.
또한, 캐패시터를 형성함에 있어 절연막의 두께가 한정되어 있고, 금속 전극의 면적을 조절할 공간이 적은 관계로 요구되는 캐패시턴스의 값을 얻기가 어렵다는 문제가 있다.
본 발명은 제조 공정을 단순화 시키고 제조 효율을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명에 따른 반도체 소자는 관통전극과 캐패시터 셀이 형성된 제 1 기판; 트랜지스터와 배선을 구비하는 회로부가 형성된 제 2 기판; 상기 캐패시터 셀과 상기 회로부를 전기적으로 연결시키는 연결전극; 을 포함한다.
본 발명에 따른 반도체 소자에 의하면, 상기 제 1 기판은 반도체 기판 위에 형성된 캐패시터 셀; 상기 캐패시터 셀과 연결되며, 상기 반도체 기판을 관통하여 형성된 관통전극; 을 포함한다.
본 발명에 따른 반도체 소자에 의하면, 상기 관통전극은 스크라이브 라인에 형성된다.
본 발명에 따른 반도체 소자에 의하면, 상기 연결전극은 상기 관통전극을 통하여 상기 캐패시터 셀과 전기적으로 연결된다.
본 발명에 따른 반도체 소자에 의하면, 상기 제 2 기판은 반도체 기판에 트랜지스터가 형성된 트랜지스터층; 상기 트랜지스터층 위에 형성된 메탈층; 을 포함한다.
본 발명에 따른 반도체 소자에 의하면, 상기 캐패시터 셀을 이루는 전극과 상기 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질 또는 그 화합물로 형성된다.
본 발명에 따른 반도체 소자 제조방법은, 관통전극 및 캐패시터 셀이 형성된 제 1 기판과, 트랜지스터와 배선을 구비하는 회로부가 형성된 제 2 기판을 제공하는 단계; 상기 제 2 기판 위에 상기 제 1 기판을 적층 형성하고, 상기 캐패시터 셀과 상기 회로부를 전기적으로 연결시키는 단계; 를 포함한다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 캐패시터 셀과 상기 회로부는 연결전극을 통하여 전기적으로 연결된다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 제 1 기판을 형성하는 단계는, 반도체 기판에 제 1 깊이의 관통전극을 형성하는 단계; 상기 관통전극 위에 형성되며, 상기 관통전극과 전기적으로 연결되는 캐패시터 하부전극을 패터닝하는 단계; 상기 캐패시터 하부전극 위에 절연막을 형성하는 단계; 상기 절연막 위에 캐패시터 상부전극을 패터닝하는 단계; 상기 캐패시터 상부전극 위에 보호막을 형성하는 단계; 상기 반도체 기판의 하부를 연마하여 상기 관통전극을 노출시키는 단계; 를 포함한다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 연결전극은 상기 관통전극을 통하여 상기 캐패시터 셀과 전기적으로 연결된다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 캐패시터 셀을 이루는 전극과 상기 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질 또는 그 화합물로 형성된다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 상기 관통전극은 스크라이브 레인에 형성된다.
이와 같은 본 발명에 의하면, 제조 공정을 단순화 시키고 제조 효율을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공할 수 있는 장점이 있다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 실시 예를 상세히 설명한다.
본 발명에 따른 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위"에 또는 "아래"에 형성되는 것으로 기재되는 경우에 있어, 그 의미는 각 층(막), 영역, 패드, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들에 접촉되어 형성되는 경우로 해석될 수도 있으며, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴 또는 다른 구조물들이 그 사이에 추가적으로 형성되는 경우로 해석될 수도 있다. 따라서, 그 의미는 발명의 기술적 사상에 의하여 판단되어야 한다.
본 발명에서는 캐패시터 셀이 형성된 제 1 기판과 회로부가 형성된 제 2 기판을 각각 별도로 제조하고, 상기 제 1 기판과 상기 제 2 기판을 적층 형성함으로써 캐패시터가 구비된 반도체 소자를 효율적으로 제조할 수 있는 방안을 제시하고자 한다. 상기 제 1 기판에 형성된 캐패시터 셀과 상기 제 2 기판에 형성된 회로부는 연결전극에 의하여 전기적으로 연결될 수 있게 된다. 여기서 캐패시터 셀이란 캐패시터를 구성하는 상부전극 및 하부전극이 형성된 영역을 나타낸다. 캐패시터 셀 내에는 상부전극/절연막/하부전극 형태로 적층막이 형성될 수 있다.
도 1은 본 발명에 따른 반도체 소자 제조방법에 의하여 캐패시터 셀이 형성된 기판을 개념적으로 나타낸 도면이고, 도 2는 본 발명에 따른 반도체 소자 제조방법에 의하여 캐패시터 셀이 형성된 기판의 단면을 개념적으로 나타낸 도면이다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 도 1 및 도 2에 나타낸 바와 같이, 캐패시터 셀(111), 관통전극(113)을 포함하는 제 1 기판(100)을 제조한다. 상기 캐패시터 셀(111)은 상부전극(111a) 및 하부전극(111b)을 포함할 수 있다. 상기 관통전극(113)은 상기 캐패시터 셀(111)을 이루는 상부전극(111a) 및 하부전극(111b)과 연결되며, 그 형성 위치는 필요에 따라 다양하게 변형될 수 있다.
상기 제 1 기판(100)을 제조하는 과정을 간략하게 살펴보면 다음과 같다.
먼저, 반도체 기판(110)에 하부전극(111b), 절연막(115), 상부전극(111a)을 형성한다. 상기 반도체 기판(110)과 상기 하부전극(111b) 사이에는 별도의 절연막이 형성될 수 있다.
그리고, 상기 캐패시터 셀(111)에 연결되며 상기 반도체 기판(110)을 관통하 는 관통전극(113)을 형성한다. 상기 관통전극(113)은 상기 반도체 기판(110)에 대한 패턴공정, 식각공정, 메탈형성 공정, CMP 공정 등을 순차적으로 진행함으로써 형성될 수 있다. 이와 같은 공정은 이미 공지된 것으로서 본 발명의 주요 관심사가 아니므로 여기서는 그 상세한 설명은 생략하기로 한다.
이때, 상기 캐패시터 셀(111)을 이루는 상부전극(111a) 및 하부전극(111b)과, 상기 관통전극(113)은 W, Cu, Al, Ag, Au 등의 물질 중에서 선택된 어느 하나 이상의 물질로 형성될 수 있다. 상기 캐패시터 셀(111) 및 관통전극(113)은 CVD, PVD, 증발(Evaporation), ECP 등의 방법을 통하여 증착될 수 있다. 또한, 상기 캐패시터 셀(111) 및 관통전극(113)의 배리어 금속으로는 TaN, Ta, TiN, Ti, TiSiN 등이 이용될 수 있으며, CVD, PVD, ALD 등의 방법을 통하여 형성될 수 있다.
이어서, 상기 캐패시터 셀(111) 위에 보호막(117)을 형성한다.
한편, 도 3은 본 발명에 따른 반도체 소자 제조방법에 의하여 회로부가 형성된 기판을 개념적으로 나타낸 도면이다.
본 발명에 따른 반도체 소자 제조방법에 의하면, 도 3에 나타낸 바와 같이, 트랜지스터층(210), 제 1 메탈층(220), 제 2 메탈층(230), 제 3 메탈층(240)을 포함하는 제 2 기판(200)을 제조한다.
상기 트랜지스터층(210)과 상기 제 1, 제 2, 제 3 메탈층(220)(230)(240)은 신호처리를 위한 회로부를 형성할 수 있다. 여기서는 상기 제 1, 제 2, 제 3 메탈층(220)(230)(240)이 형성된 경우를 예로서 도시하였으나, 메탈층의 숫자는 설계에 따라 줄어들 수도 있으며, 더 늘어나게 될 수도 있다.
이와 같이 제조된 상기 제 1 기판(100)과 상기 제 2 기판(200)을 도 4에 나타낸 바와 같이 적층 형성한다. 도 4는 본 발명에 따른 반도체 소자 제조방법에 의하여 캐패시터가 형성된 반도체 소자를 개념적으로 나타낸 도면이다.
본 발명에 따른 캐패시터가 구비된 반도체 소자는, 도 4에 나타낸 바와 같이, 제 1 기판(100), 제 2 기판(200), 연결전극(300)을 포함한다. 상기 연결전극(300)은 상기 제 1 기판(100)에 형성된 캐패시터 셀(111)과 상기 제 2 기판(200)에 형성된 회로부를 연결시킨다. 상기 연결전극(300)은 상기 제 1 기판(100)에 형성된 관통전극(113)을 통하여 상기 캐패시터 셀(111)과 전기적으로 연결된다. 상기 연결전극(300)은 회로부를 구성하는 상기 제 3 메탈층(240)을 이루는 최상부 전극과 연결된다.
한편, 도 5 및 도 6은 본 발명에 따른 반도체 소자 제조방법의 다른 실시 예에 의하여, 각기 다른 용량을 갖는 여러 종류의 캐패시터가 형성된 기판의 예를 개념적으로 나타낸 도면이다.
도 5 및 도 6에 나타낸 바와 같이, 각기 다른 용량을 갖는 다양한 캐패시터 전극을 하나의 마스크에 설계함으로써, 일종의 캐패시터 라이브러리를 형성할 수 있게 된다.
도 5는 캐패시터 하부전극을 개념적으로 나타낸 것이고, 도 6은 캐패시터 상부전극을 개념적으로 나타낸 것이다. 하부전극은 1~10 개의 넓은 금속판으로 설계할 수 있다. 하부전극은 공통전극(common electrode)으로 이용할 수 있으므로 작은 여러 개의 상부전극에 대하여 넓은 판을 사용할 수 있다. 캐패시터의 직-병렬 연결 이 필요할 때 다양한 조합을 만들기 위해 하부전극을 2~10 개 정도로 나누어 설계할 수 있다.
상부전극은 캐패시터 라이브러리를 구현할 수 있을 정도로 다양한 면적으로 디자인할 수 있으며, 연결 도선의 일부는 도시하지 아니하였다. 형성되는 상부전극의 숫자는 반도체 기판의 면적 및 설계의 목적에 따라 다양하게 변경될 수 있다.
관통전극은 스크라이브 레인에 위치되도록 전극 및 배선을 디자인할 수 있다. 일반적인 반도체 소자에는 회로가 형성되는 회로영역 및 회로영역 간의 경계를 구분하는 스크라이브 레인이 정의되어 있다. 본 발명에 의하면, 회로가 형성될 복수의 회로영역과 상기 회로영역 간의 경계를 구분하는 스크라이브 레인(scribe lane)이 정의된 반도체 기판을 준비한다. 그리고, 상기 반도체 기판의 회로 영역에 회로부를 형성하고, 상기 스크라이브 레인에 관통전극을 형성한다.
이때, 관통전극 및 관통전극-상부전극/하부전극 배선은 필요에 따라 다층의 금속층으로 형성되도록 할 수 있으며, 예로서 2 개 내지 3 개의 금속층으로 형성될 수 있다.
캐패시터 상부전극/하부전극의 모양 또한 도 5 및 도 6에 도시된 모양에 한정되는 것이 아니며, 원형, 사각형, 삼각형, 다각형 등 다양한 모양으로 디자인 될 수 있다. 관통전극의 모양도 원형, 사각형, 삼각형, 다각형 등 다양한 모양으로 디자인 될 수 있다.
도 7 내지 도 12는 본 발명에 따른 반도체 소자 제조방법의 다른 실시 예에 의하여 관통전극과 캐패시터가 구비된 기판을 제조하는 과정을 순차적으로 나타낸 도면이다.
본 발명에 따른 반도체 소자 제조방법의 다른 실시 예에 의하면, 도 7에 나타낸 바와 같이, 먼저 반도체 기판(700)에 제 1 깊이의 관통전극(710)을 형성한다.
이때, 상기 반도체 기판(700)은 하나의 예로서 실리콘 웨이퍼가 사용될 수 있으며, 단순히 캐패시터를 형성하기 위한 기판(substrate)의 기능만을 수행하기 때문에 고품질, 고가의 웨이퍼가 사용되지 않아도 된다.
상기 관통전극(710)은 50~500㎛의 깊이로 형성될 수 있으며, 상기 관통전극(710)의 CD(Critical Dimension)는 1~10㎛ 수준으로 형성될 수 있다.
상기 관통전극(710)의 배리어 금속으로는 Ti, TiN, Ti/TiN, Ta, Ta/N, Ta/TaN, Ta/TaN, Co, Co 화합물, Ni, Ni 화합물, W, W 화합물, 질화물 등의 금속 박막이 이용될 수 있다.
상기 배리어 금속을 형성하는 방법으로는 금속 박막 증착 방법 즉, PVD, Sputtering, Evaporation, Laser Ablation, ALD, CVD 등이 이용될 수 있다. 상기 배리어 금속의 두께는 20~1000Å의 수준으로 형성될 수 있다.
상기 관통전극(710)을 형성하는 금속막은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질 또는 그 화합물로 형성될 수 있다. 상기 금속막은 PVD, Sputtering, Evaporation, Laser Ablation, ALD, CVD 등이 방법에 의하여 형성될 수 있다. 상기 금속막의 두께는 평판 기준으로 50~900㎛ 수준으로 형성될 수 있다. 즉, 형성될 관통전극(710)에 비하여 금속막이 상기 반도체 기판(700) 위로 더 적층되도록 형성될 수 있다.
이어서 상기 반도체 기판(700) 위로 더 적층된 금속막을 제거하여 상기 관통전극(710)을 형성한다. 상기 반도체 기판(700)위에 적층된 금속막을 제거하는 방법으로는 CMP, 에치 백(Etch Back) 등의 공정이 이용될 수 있다. 상기 배리어 금속까지 제거되어 상기 반도체 기판(700)이 노출될 때까지 상기 금속막 제거 공정을 진행한다.
그리고, 도 8에 나타낸 바와 같이, 상기 관통전극(710) 위에 캐패시터의 하부전극을 패터닝하기 위한 제 1 금속막(720)을 형성한다.
상기 제 1 금속막(720)은 예로서 Al 또는 Al에 Cu가 혼합된 금속, Al에 Si이 혼합된 금속, Al에 Si, Cu가 혼합된 금속 등을 사용하여 형성될 수 있다. 또한 상기 제 1 금속막(720)은 Ti/TiN/Al/Ti/TiN 또는 이들의 조합으로 형성될 수도 있다.
상기 제 1 금속막(720)의 두께는 캐패시터의 하부전극을 구성하는 금속의 두께인 약 500~10000Å의 수준으로 형성될 수 있다. 상기 제 1 금속막(720)은 CVD, PVD 등의 방법으로 형성될 수 있다.
이후, 도 9에 나타낸 바와 같이, 상기 제 1 금속막(720)에 대하여 캐패시터의 하부전극(730)을 형성하기 위한 패터닝을 수행하고, 상기 패터닝된 하부전극(730) 위에 절연막(740)을 형성한다.
상기 절연막(740)을 형성하는 물질로는 각종 소스를 이용한 SiO2, BPSG, TEOS, SiN, Low-k 등이 선택될 수 있다. 상기 절연막(740)의 두께는 약 1000~15000Å 수준으로 형성될 수 있다. 상기 절연막(740)은 전기로, CVD, PVD 등의 방법으로 형성될 수 있다. 이와 같이 형성된 절연막(740)에 대하여 CMP 등의 연마 공정을 수 행한다. 이때 설계된 캐패시터의 용량에 맞추어 상기 절연막(740)의 두께가 약 5~5000Å 수준이 될 때까지 CMP 등의 연마 공정을 수행한다.
그리고, 도 10에 나타낸 바와 같이, 상기 절연막(74) 위에 캐패시터의 상부전극을 패터닝하기 위한 제 2 금속막(750)을 형성한다.
상기 제 2 금속막(750)은 예로서 Al 또는 Al에 Cu가 혼합된 금속, Al에 Si이 혼합된 금속, Al에 Si, Cu가 혼합된 금속 등을 사용하여 형성될 수 있다. 또한 상기 제 2 금속막(750)은 Ti/TiN/Al/Ti/TiN 또는 이들의 조합으로 형성될 수도 있다.
상기 제 2 금속막(750)의 두께는 캐패시터의 상부전극을 구성하는 금속의 두께인 약 500~10000Å의 수준으로 형성될 수 있다. 상기 제 2 금속막(750)은 CVD, PVD 등의 방법으로 형성될 수 있다.
이후, 도 11에 나타낸 바와 같이, 상기 제 2 금속막(720)에 대하여 캐패시터의 상부전극(760)을 형성하기 위한 패터닝을 수행하고, 상기 패터닝된 상부전극(760) 위에 보호막(770)을 형성한다.
상기 보호막(770)을 형성하는 물질로는 각종 소스를 이용한 SiO2, BPSG, TEOS, SiN 등이 선택될 수 있다. 상기 보호막(770)의 두께는 약 0.8~6㎛ 수준으로 형성될 수 있다. 상기 보호막(770)은 전기로, CVD, PVD 등의 방법으로 형성될 수 있다. 이후 상기 보호막(770)에 대하여 그 두께가 0.5~5㎛ 수준이 되도록 CMP 공정이 수행될 수 있다.
그리고, 도 12에 나타낸 바와 같이, 상기 관통전극(710)이 상기 반도체 기판(700)으로부터 노출될 수 있도록 상기 반도체 기판(700)에 대한 연마를 수행한 다.
상기 연마 공정은 CMP 또는 백 그라인드(back grind) 등의 방법이 이용될 수 있다. 하나의 예로서 연마가 완료된 후의 상기 반도체 기판(700)의 두께는 50~500㎛ 정도일 수 있다.
이와 같이 SiP(System In a Package)를 이용하여 캐패시터가 구비된 반도체 소자를 제조하는 경우에는 다음과 같은 장점이 발생된다.
캐패시터 셀을 제조하기 위한 제 1 기판 제조공정과 트랜지스터 및 금속배선 형성을 위한 제 2 기판 제조공정이 각각 별도로 진행됨에 따라, 캐패시터 셀 제조를 위한 제 1 기판 제조공정에 오류가 발생되는 경우에도 트랜지스터 및 금속배선이 형성된 제 2 기판이 폐기되는 것을 방지할 수 있게 된다.
또한 캐패시터 셀이 형성된 기판을 별도로 제조함에 따라, 캐패시터의 라이브러리화가 가능하게 된다.
캐패시터 셀 공정을 트랜지스터 및 금속배선 제조 공정과 분리하여 진행할 수 있으므로, 캐패시터 셀 공정으로부터 영향을 받지 않는 회로부를 형성할 수 있게 된다.
이상의 설명에서와 같이 본 발명에 따른 반도체 소자 및 그 제조방법에 의하면, 제조 공정을 단순화 시키고 제조 효율을 향상시킬 수 있는 장점이 있다.

Claims (12)

  1. 관통전극과 캐패시터 셀이 형성된 제 1 기판;
    트랜지스터와 배선을 구비하는 회로부가 형성된 제 2 기판;
    상기 캐패시터 셀과 상기 회로부를 전기적으로 연결시키는 연결전극;
    을 포함하고,
    상기 연결전극은 상기 관통전극을 통하여 상기 캐패시터 셀과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자.
  2. 제 1항에 있어서,
    상기 제 1 기판은,
    반도체 기판 위에 형성된 캐패시터 셀;
    상기 캐패시터 셀과 연결되며, 상기 반도체 기판을 관통하여 형성된 관통전극;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  3. 제 1항에 있어서,
    상기 관통전극은 스크라이브 라인에 형성된 것을 특징으로 하는 반도체 소자.
  4. 삭제
  5. 제 1항에 있어서,
    상기 제 2 기판은,
    반도체 기판에 트랜지스터가 형성된 트랜지스터층;
    상기 트랜지스터층 위에 형성된 메탈층;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 제 1항에 있어서,
    상기 캐패시터 셀을 이루는 전극과 상기 관통전극은 W, Cu, Al, Ag, Au 중에서 선택된 어느 하나 이상의 물질 또는 그 화합물로 형성된 것을 특징으로 하는 반도체 소자.
  7. 관통전극 및 캐패시터 셀이 형성된 제 1 기판과, 트랜지스터와 배선을 구비하는 회로부가 형성된 제 2 기판을 제공하는 단계;
    상기 제 2 기판 위에 상기 제 1 기판을 적층 형성하고, 상기 캐패시터 셀과 상기 회로부를 전기적으로 연결시키는 단계;
    를 포함하며,
    상기 캐패시터 셀과 상기 회로부는 상기 제 1 기판과 상기 제 2 기판 사이에 위치된 연결전극을 통하여 전기적으로 연결되는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 삭제
  9. 제 7항에 있어서,
    상기 제 1 기판을 형성하는 단계는,
    반도체 기판에 제 1 깊이의 관통전극을 형성하는 단계;
    상기 관통전극 위에 형성되며, 상기 관통전극과 전기적으로 연결되는 캐패시터 하부전극을 패터닝하는 단계;
    상기 캐패시터 하부전극 위에 절연막을 형성하는 단계;
    상기 절연막 위에 캐패시터 상부전극을 패터닝하는 단계;
    상기 캐패시터 상부전극 위에 보호막을 형성하는 단계;
    상기 반도체 기판의 하부를 연마하여 상기 관통전극을 노출시키는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 7항에 있어서,
    상기 연결전극은 상기 관통전극을 통하여 상기 캐패시터 셀과 전기적으로 연결되는 것을 특징으로 하는 반도체 소자 제조방법.
  11. 제 7항에 있어서,
    상기 캐패시터 셀을 이루는 전극과 상기 관통전극은 W, Cu, Al, Ag, Au 중에 서 선택된 어느 하나 이상의 물질 또는 그 화합물로 형성된 것을 특징으로 하는 반도체 소자 제조방법.
  12. 제 7항에 있어서,
    상기 관통전극은 스크라이브 레인에 형성되는 것을 특징으로 하는 반도체 소자 제조방법.
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