TWI441270B - 三維積體電路之直通矽晶穿孔製程監控方法及裝置 - Google Patents

三維積體電路之直通矽晶穿孔製程監控方法及裝置 Download PDF

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Description

三維積體電路之直通矽晶穿孔製程監控方法及裝置
本發明係關於三維積體電路監控方法及裝置，更係關於三維積體電路之直通矽晶穿孔(Through－Silicon Via，TSV)製程監控方法及裝置。
隨著半導體製程的發展以及對更小尺寸電子產品的需求，傳統製程中單一封裝(package)僅包含單一晶片(chip)之作法已逐漸不敷所需。
第1圖所示為傳統技術中將晶片予以堆疊後之外觀示意圖。其中，晶片102之間必需以導線104與導線架106相連接。以金屬氧化物半導體場效電晶體(Metal－Oxide－Semiconductor Field Effect Transistor，MOSFET)所組成之積體電路而言，在其尺寸進入到深次微米世代之後，導因於導線尺寸之RC延遲將嚴重影響電路的效能，如何減少RC延遲變得至關重要，因此，堆疊式之三維積體電路(Three Dimension Integrated Circuit，3D IC)的技術乃針對此一需求應運而生。
第2A圖為其三維積體電路之外觀示意圖。三維積體電路200包括複數個晶片202，該等晶片202在三維空間中堆疊，目的在於減少晶片間連線的長度以降低RC延遲。第2B圖為三維積體電路內部結構示意圖。散布於三維積體電路200之晶片202間之直通矽晶穿孔(Through－Silicon Via，TSV)220為連接各晶片間之元件，使各晶片之電路訊號得以在晶片間上下傳遞，此元件製作技術是三維積體電路中非常重要的關鍵技術。
然而，由於製作TSV必需在具厚度之晶片上貫穿出導孔，並以適當導電材料填充之，為確保TSV之製作是否符合規格實非易事。因此，如何能夠更簡單有效地判斷三維積體電路TSV的製作狀態是否合乎規格，是一件值得探討之重要課題。
本發明提供一種三維積體電路之直通矽晶穿孔(Through－Silicon Via，TSV)製程監控方法，其中該三維積體電路具有複數個TSV，該方法包括：提供複數個反相器；使該等反相器與該等TSV彼此連接並首尾相接成一迴路；致能該迴路以使該迴路產生振盪；量測一輸出訊號於該等反相器之一反相器之一輸出端上；以及依據該輸出訊號判斷該三維積體電路中TSV之製作狀態。
本發明另提供一種三維積體電路之直通矽晶穿孔(Through－Silicon Via，TSV)監控裝置，其中該三維積體電路具有複數個TSV，本監控裝置包括複數個反相器、一訊號產生控制器及一訊號處理器。其中該等反相器與該等TSV彼此連接並首尾相接成一迴路；該訊號產生控制器用以致能該迴路以使該迴路產生振盪；而該訊號處理器則用以量測一輸出訊號於該等反相器之一反相器之一輸出端上，並依據該輸出訊號判斷該三維積體電路中TSV之製作 狀態。
為使本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉較佳實施例並配合所附圖式做詳細說明。
第3圖為直通矽晶穿孔(Through－Silicon Via，TSV)220之立體剖面結構示意圖。本發明乃應用於三維積體電路之晶圓測試(Wafer Acceptance Test，WAT)階段，主要用於判斷TSV 220之製作狀態。三維積體電路的製造過程，簡單來說，包括：於晶片202上穿出導孔、填入導電材質以形成TSV 220、並於導孔內四周填充絕緣層302。TSV 220與絕緣層302可視為由等效電阻R、等效電感L及等效電容C所組成之一RLC等效負載元件，因TSV 220的製作規格，包含有不同直徑、高度、絕緣層厚度及各種不同特性材料，所以各種正常TSV220有各種不同的寄生RLC等效電路值。製作過程中如發生瑕疵，例如TSV填充不佳、絕緣層厚度不足或有未充份絕緣之處、或TSV與晶片塊材(bulk)間發生短路等，都將造成TSV 220的RLC值變動。因此，將待測TSV 220的RLC值與一正常製作TSV的RLC值進行比較即為判斷TSV 220之製作狀態的一種作法。
第4圖為依照本發明一實施例之三維積體電路之TSV製程監控裝置。本發明之監控裝置400包括待測的TSV 420、複數個反相器402、訊號產生控制器404以及訊號處理器406。其中，該等TSV 420與該等反相器402必需連接成一迴路。連接的方法之一包括：將三維積體電路430 中所有待測之TSV 420先行連接；再將其與三維積體電路430外部之複數個反相器402串聯；最後再首尾相接而形成迴路。值得注意的是，在第4圖之實施例中，雖然將反相器402繪置於三維積體電路430之外，但熟悉本技藝人士可知，在其他實施例中，反相器402亦可於WAT測試前即製作於三維積體電路430的各晶圓中。在本實施例中，訊號產生控制器404將致能訊號Scontrol 施加於該迴路上，經過迴路上各個反相器402之作用，迴路將開始振盪。值得注意的是，本發明中之反相器402不限為邏輯閘中之反及閘(NAND)或是反或閘(NOR)，但其數目必需為奇數以利產生振盪波形。其中，上述關於於反相器作用的原理將於後文詳述。此外，尚需注意的是，在第4圖中，雖然將致能訊號Scontrol 施加於一反相器402之輸入點A上以致能整個迴路，但此僅為眾多致能迴路的方式之一，在其他的實施例中，訊號產生控制器404也可致能於迴路中任一點，熟悉本技藝人士當可自行調整，不必以輸入點A為限。接著，整個迴路在經過振盪後，將產生具有振盪波形之輸出訊號SOUT ，並透過耦接一反相器402之一輸出點B之訊號處理器406來量測輸出訊號SOUT 之值。同樣地，重覆實施上述方法，對與待測三維積體電路430具有完全相同電路佈局(具有完全相同數量、結構之TSV 420)、但製作規格為理想的三維積體電路進行量測而得另一輸出訊號，藉由對待測三維積體電路與理想三維積體電路的輸出訊號之頻率進行比較，待測TSV 420之製作狀態是否合乎規格即可 輕易得知，後文將作更深入之說明。
參照第5圖，關於反相器402作用之原理將簡述如下。第5圖為單一反相器402之驅動示意圖(以第4圖中耦接輸出點B之反相器402為例)。圖中反相器402由P型金氧半電晶體T1 及N型金氧半電晶體T2 所組成，而迴路其他部分可視為一負載CL，此外又包括電源Vcc。輸出訊號SOUT 為一振盪波形，而其振盪頻率f實際上是由反相器402之上升延遲時間td1 及下降延遲時間td2 及該等反相器402之數目N所決定，如式一所示： 式1中上升延遲時間td1 及下降延遲時間td2 又是由反相器402之驅動能力及其所驅動之負載CL所決定。負載CL的驅動動主要由電晶體T1 及T2 所達成，欲將輸出訊號SOUT 提升為高位準時，則由電晶體T1 對負載CL驅動而充電，其充電時間(即上升延遲時間td1 )的時間常數為電晶體T1 的導通電阻Rp 與負載CL之乘積；反之，欲將輸出訊號SOUT 降至低位準時，則由電晶體T2對負載CL驅動而放電，其放電時間(即下降延遲時間td2 )的時間常數則為電晶體T2 之導通電阻Rn 與負載CL的乘積。因此，式1所示的輸出訊號之振盪頻率又可以式2表示： 由此可知，負載CL之等效RLC值與其振盪頻率f具有對應關係。因此，藉由對待測TSV 420所組成之迴路及理想製作的TSV所組成之迴路的振盪頻率進行比較，即可推知TSV 420製作狀態是否符合規格，進而達成TSV製程監控之目的。
參照第6圖，第6圖為TSV數目對輸出訊號振盪頻率之特性圖。在製作正常的TSV元件條件下，其量測之TSV數量不同，寄生之RLC值也不同，所產生之輸出訊號SOUT 振盪頻率亦不相同，如第6圖中的特性曲線602所示。從圖中可發現，當TSV數量減少，RLC值下降，則輸出訊號SOUT 振盪頻率即隨之昇高。因此，若待測三維積體電路與理想三維積體電路的具有相同數量的TSV、相同之電路佈局，並以相同的方法接受量測，則兩者輸出訊號之振盪頻率的理論值應會相同。熟悉本技藝人士可對理想三維積體電路設定一合理之誤差範圍610。舉例而言，若待測三維積體電路與理想三維積體電路同樣具N個TSV，當待測三維積體電路經由本發明之方法所量得之輸出訊號SOUT 振盪頻率介於頻率f1及頻率f2之間，則可判定該待測三維積體電路之製作規格為理想；相反地，當待測三維積體電路之輸出訊號SOUT 振盪頻率經由本發明之方法所產生輸出訊號SOUT 振盪頻率較頻率f1為低或較頻率f2為高時，則可判斷該待測三維積體電路中之TSV為不符製作規格。
前述第4圖中示所為本發明之一實施例，而本發明又包括另一實施例，其架構可如第7圖所示。第7圖與第4圖為依照本發明不同實施例之三維積體電路之TSV製程監控裝置示意圖，除了待測TSV 720、反相器702、訊號產生控制器704及訊號處理器706與第4圖相同外，第7圖 更包括一資料庫710，其中理想三維積體電路(指與待測三維積體電路具有相同之電路佈局、相同數量之TSV等條件之三維積體電路，此簡稱僅為方便說明)依本發明量測所得之數據資料即可紀錄於該資料庫710中。更詳細地說，該數據資料可以是理想三維積體電路依本發明監控裝置所量測而得之輸出訊號的頻率。將理想三維積體電路之輸出訊號的頻率視為一基準參考頻率，則往後僅需將待測三維積體電路之輸出訊號的頻率與存於資料庫710之基準參考頻率進行比對，即可輕易判斷待測三維積體電路中之TSV是否合乎製作規格，熟悉本技藝人士當可輕易了解，故在此不再贅述。
第4圖之實施例中，本發明將所有反相器402配置於所有待測TSV 420之外，然而，有別於此，本發明又提供另一實施例。第8A與8B圖為為依照本發明另一實施例之三維積體電路製程監控裝置800。本實施例之之監控裝置800與前述相似，包括待測之TSV 820、複數個反相器802、訊號產生控制器804以及訊號處理器806，其中各元件皆與第4圖之實施例相同，僅TSV 820與反相器802之連接方式有所差異。此實施例之連接方式包括：將TSV 820分成作多個TSV群組840，其中各TSV群組840包括至少一TSV 820(因此各TSV群組840之TSV數目不需相同)；將各TSV群組840中之TSV 820彼此相連接；並使各TSV群組840分別與該等反相器802中至少一者相連接；最後將全數TSV群組840與全數反相器802首尾相接成一迴 路，熟悉本技藝人士當可依本發明做適當之設計。
本發明第4、8A及8B圖中之訊號處理器406或806可具備各種功能，包括對輸出訊號SOUT 做適當之波形處理以利分析三維積體電路之TSV特性。詳細地說，由於反相器402與TSV 420所組成之回授電路之振盪頻率可高達數兆赫(GHz)，為使輸出訊號SOUT 易於量測，處理器406可將高頻之輸出訊號予以降頻。
第9圖為依照本發明將反相器配置於不同晶圓之示意圖。值得注意的是，本發明不僅可如第4或8A、8B圖般將反相器902配置於TSV所在的晶圓930之外部，亦可如第9圖所示，在WAT階段時即將反相器902配置於各TSV 920所在的晶圓930上(配置於同一晶圓或不同晶圓上)以進行量測。值得一提的是，當本發明之輸出訊號的振盪頻率較高時，反相器適合與待測TSV製作於同一晶圓上，如此實施可減少訊號於傳輸時發生之訊號失真。
從上述可知，本發明之結構具有易於實施之優點，有助於降低晶圓測試之成本。除三維積體電路之TSV製程監控裝置外，本發明亦提供一種三維積體電路之TSV製程監控方法。第10圖為依照本發明之三維積體電路之TSV製程監控方法流程圖。請一併參照第4圖。如步驟S1000所示，首先需提供複數個反相器402。又如步驟S1002所示，將該等反相器402與該等TSV彼此連接並首尾相接成一迴路，其連接方式具有多種型態並已於前文說明，在此不再贅述。之後，如步驟S1004所示，對該迴路致能以使該迴 路產生振盪，並如步驟S1006所示，從任一反相器402之一輸出端B量測得一輸出訊號SOUT ，最後，如步驟S1008所示，依據該輸出訊號SOUT 以判斷該三維積體電路之TSV的製作狀態。在較佳實施例中，舉例而言，步驟S1008包括將待測三維積體電路之輸出訊號SOUT 與理想製作的三維積體電路之輸出訊號進行比較，同樣地，其中理想製作之三維積體電路必需與待測之三維積體電路具有相同之電路佈局、具有相同數目之TSV，並以相同之方法接受量測。
最後，本發明所屬技術領域中具有通常知識者，在不脫離本發明後附申請專利範圍的精神下，可以本發明所揭露之概念及實施例為基礎，輕易地設計及修改其他用以達成與本發明目標相同之架構。
102‧‧‧晶片
104‧‧‧導線
106‧‧‧導線架
200‧‧‧三維積體電路
202‧‧‧晶片
220‧‧‧TSV
302‧‧‧絕緣層
400‧‧‧監控裝置
402‧‧‧反相器
404‧‧‧訊號產生控制器
406‧‧‧訊號處理器
420‧‧‧TSV
430‧‧‧三維積體電路
602‧‧‧特性曲線
610‧‧‧誤差範圍
800‧‧‧監控裝置
802‧‧‧反相器
804‧‧‧訊號產生器
806‧‧‧處理器
820‧‧‧TSV
840‧‧‧TSV群組
902‧‧‧反相器
920‧‧‧TSV
930‧‧‧晶圓
S1002~S1008‧‧‧步驟
A‧‧‧輸入點
B‧‧‧輸出點
SIN ‧‧‧致能訊號
R‧‧‧等效電阻
L‧‧‧等效電感
C‧‧‧等效電容
SOUT ‧‧‧輸出訊號
T1‧‧‧電晶體
T2‧‧‧電晶體
CL‧‧‧負載
Vcc‧‧‧電源
第1圖所示為將傳統晶片予以堆疊後之外觀示意圖。
第2A圖為其三維積體電路之外觀示意圖。
第2B圖為三維積體電路內部結構示意圖。
第3圖為直通矽晶穿孔之立體剖面結構示意圖。
第4圖則為依照本發明一實施例之三維積體電路之TSV製程監控裝置示意圖。
第5圖為單一反相器之驅動示意圖。
第6圖為TSV數目對輸出訊號振盪頻率之特性圖。
第7圖為依照本發明另一實施例之三維積體電路之TSV製程監控裝置示意圖。
第8A圖為依照本發明一第三實施例之三維積體電路之TSV製程監控裝置示意圖。
第8B圖為依照本發明一第四實施例之三維積體電路之TSV製程監控裝置示意圖。
第9圖為依照本發明將反相器配置於不同晶圓之示意圖。
第10圖為依照本發明之三維積體電路之TSV製程監控方法流程圖。
S1000~S1008‧‧‧步驟

Claims (16)

  1. 一種三維積體電路之直通矽晶穿孔(Through-Silicon Via，TSV)製程監控方法，其中該三維積體電路具有複數個TSV，該方法包括：提供複數個反相器；使該等反相器與該等TSV彼此連接並首尾相接成一迴路；致能該迴路以使該迴路產生振盪；量測一輸出訊號於該等反相器之一反相器之一輸出端上；以及依據該輸出訊號判斷該三維積體電路中TSV之製作狀態。
  2. 如申請專利範圍第1項所述之三維積體電路之TSV製程監控方法，其中判斷該三維積體電路中TSV之製作狀態包括將該輸出訊號之頻率與一基準參考頻率比較。
  3. 如申請專利範圍第2項所述之三維積體電路之TSV製程監控方法，其中該基準參考頻率為對一理想三維積體電路以相同之方法進行量測所得，其中該理想三維積體電路與該三維積體電路具有相同之電路佈局，並包含有相同數量之TSV。
  4. 如申請專利範圍第1項所述之三維積體電路之TSV製程監控方法，其中使該等反相器與該等TSV彼此連接的方法更包括：將該等TSV彼此連接成一TSV群組；以及 將該TSV群組與該等反相器串聯。
  5. 如申請專利範圍第1項所述之三維積體電路之TSV製程監控方法，其中使該等反相器與該等TSV彼此連接的方法更包括：將該等TSV分成複數個TSV群組；使各TSV群組與該等反相器之至少一反相器連接；其中各TSV群組包括至少一TSV且彼此連接。
  6. 如申請專利範圍第1項所述之三維積體電路之TSV製程監控方法，更包括於量測該輸出訊號之頻率前先將該輸出訊號之頻率予以降頻。
  7. 如申請專利範圍第1項所述之三維積體電路之TSV製程監控方法，其中該等反相器在該三維積體電路之中。
  8. 如申請專利範圍第1項所述之三維積體電路之TSV製程監控方法，其中該等反相器在該三維積體電路之外。
  9. 一種三維積體電路之直通矽晶穿孔(Through-Silicon Via，TSV)製程監控裝置，其中該三維積體電路具有複數個TSV，本監控裝置包括：複數個反相器，其中該等複數個反相器與該等TSV彼此連接且首尾相接成一迴路；一訊號產生控制器，用以致能該迴路以使該迴路產生振盪；一訊號處理器，用以量測一輸出訊號於該等反相器之一反相器之一輸出端上，並依據該輸出訊號判斷該三維積體電路中TSV之製作狀態。
  10. 如申請專利範圍第9項所述之三維積體電路之TSV製程監控裝置，其中該訊號處理器將該輸出訊號之頻率與一基準參考頻率比較。
  11. 如申請專利範圍第10項所述之三維積體電路之TSV製程監控裝置，其中該基準參考頻率為對一理想三維積體電路以相同之方法進行量測所得，其中該理想三維積體電路與與該三維積體電路具有相同之電路佈局，並包含有相同數量之TSV。
  12. 如申請專利範圍第9項所述之三維積體電路之TSV製程監控裝置，其中該等反相器與該等TSV彼此連接的方式更包括將該等TSV彼此連接成一TSV群組；以及將該TSV群組與該等反相器串聯。
  13. 如申請專利範圍第9項所述之三維積體電路之TSV製程監控裝置，其中該等反相器與該等TSV彼此連接的方法更包括將該等TSV分成複數個TSV群組；使各TSV群組與該等反相器之至少一反相器連接，其中各TSV群組包括至少一TSV且彼此連接。
  14. 如申請專利範圍第9項所述之三維積體電路之TSV製程監控裝置，該訊號處理器可於量測該輸出訊號之頻率前先將該輸出訊號之頻率予以降頻。
  15. 如申請專利範圍第9項所述之三維積體電路之TSV製程監控裝置，其中該等反相器在該三維積體電路之中。
  16. 如申請專利範圍第9項所述之三維積體電路之 TSV製程監控裝置，其中該等反相器在該三維積體電路之外。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI441270B (zh) * 2008-12-17 2014-06-11 Ind Tech Res Inst 三維積體電路之直通矽晶穿孔製程監控方法及裝置
US20110080184A1 (en) * 2009-10-01 2011-04-07 National Tsing Hua University Method for testing through-silicon-via and the circuit thereof
US8531199B2 (en) * 2009-10-01 2013-09-10 National Tsing Hua University Method for testing through-silicon-via and the circuit thereof
US7969193B1 (en) * 2010-07-06 2011-06-28 National Tsing Hua University Differential sensing and TSV timing control scheme for 3D-IC
TWI401780B (zh) * 2010-07-20 2013-07-11 Ind Tech Res Inst 可測試直通矽晶穿孔的結構及方法
US8421073B2 (en) 2010-10-26 2013-04-16 Taiwan Semiconductor Manufacturing Company, Ltd. Test structures for through silicon vias (TSVs) of three dimensional integrated circuit (3DIC)
US9190371B2 (en) 2010-12-21 2015-11-17 Moon J. Kim Self-organizing network with chip package having multiple interconnection configurations
US9057760B2 (en) * 2011-01-20 2015-06-16 International Business Machines Corporation Circuit for detecting structural defects in an integrated circuit chip, methods of use and manufacture and design structures
TW201239350A (en) * 2011-03-30 2012-10-01 Ind Tech Res Inst Test key structure and measurement method thereof
US8543959B2 (en) 2011-04-15 2013-09-24 International Business Machines Corporation Bonding controller guided assessment and optimization for chip-to-chip stacking
US8773157B2 (en) 2011-06-30 2014-07-08 Imec Test circuit for testing through-silicon-vias in 3D integrated circuits
EP2541415B1 (en) 2011-06-30 2014-01-01 Imec Fault mode circuits
TWI498917B (zh) * 2012-02-21 2015-09-01 Nat Univ Tsing Hua 三維晶片之差動感測及電荷共享架構
KR101965906B1 (ko) 2012-07-12 2019-04-04 에스케이하이닉스 주식회사 반도체 장치
US8912844B2 (en) * 2012-10-09 2014-12-16 United Microelectronics Corp. Semiconductor structure and method for reducing noise therein
CN103779317B (zh) * 2012-10-25 2017-12-05 联华电子股份有限公司 半导体结构与降低半导体结构中信号干扰的方法
TWI469286B (zh) 2012-11-28 2015-01-11 Ind Tech Res Inst 半導體裝置之矽穿孔修補電路
US9471540B2 (en) * 2013-01-03 2016-10-18 International Business Machines Corporation Detecting TSV defects in 3D packaging
US9482720B2 (en) * 2013-02-14 2016-11-01 Duke University Non-invasive pre-bond TSV test using ring oscillators and multiple voltage levels
US9128148B2 (en) * 2013-03-07 2015-09-08 Xilinx, Inc. Package integrity monitor with sacrificial bumps
US9021411B2 (en) 2013-05-23 2015-04-28 International Business Machines Corporation Characterizing TSV structures in a semiconductor chip stack
US9389274B2 (en) * 2013-09-26 2016-07-12 Intel Corporation Alternating current coupled electronic component test system and method
US9501603B2 (en) 2014-09-05 2016-11-22 International Business Machines Corporation Integrated circuit design changes using through-silicon vias
CN106680560B (zh) * 2016-11-21 2019-07-05 成都定为电子技术有限公司 一种高捕获率的测量信号三维显示方法及系统
CN110058113A (zh) * 2019-05-05 2019-07-26 哈尔滨工业大学 一种针对硅通孔漏电故障的绑定后硅通孔测试结构及方法
US11119146B1 (en) 2020-08-19 2021-09-14 Xilinx, Inc. Testing of bonded wafers and structures for testing bonded wafers
TWI768782B (zh) * 2021-03-23 2022-06-21 力晶積成電子製造股份有限公司 測試三維積體電路中矽穿孔的電路結構

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3750444B2 (ja) 1999-10-22 2006-03-01 セイコーエプソン株式会社 半導体装置の製造方法
US6937965B1 (en) * 1999-12-17 2005-08-30 International Business Machines Corporation Statistical guardband methodology
EP1111508B1 (fr) * 1999-12-23 2003-05-14 EM Microelectronic-Marin SA Circuit intégré pourvu de moyens de calibrage d'un module électronique, et procédé de calibrage d'un module électronique d'un circuit intégré
JP3951091B2 (ja) 2000-08-04 2007-08-01 セイコーエプソン株式会社 半導体装置の製造方法
US6503765B1 (en) * 2001-07-31 2003-01-07 Xilinx, Inc. Testing vias and contacts in integrated circuit fabrication
US7129101B2 (en) * 2002-11-27 2006-10-31 Lsi Logic Corporation Failure analysis vehicle for yield enhancement with self test at speed burnin capability for reliability testing
US6801096B1 (en) 2003-01-22 2004-10-05 Advanced Micro Devices, Inc. Ring oscillator with embedded scatterometry grate array
US7365556B2 (en) * 2004-09-02 2008-04-29 Texas Instruments Incorporated Semiconductor device testing
US7489204B2 (en) * 2005-06-30 2009-02-10 International Business Machines Corporation Method and structure for chip-level testing of wire delay independent of silicon delay
US7378726B2 (en) 2005-12-28 2008-05-27 Intel Corporation Stacked packages with interconnecting pins
US7977962B2 (en) * 2008-07-15 2011-07-12 Micron Technology, Inc. Apparatus and methods for through substrate via test
TWI441270B (zh) * 2008-12-17 2014-06-11 Ind Tech Res Inst 三維積體電路之直通矽晶穿孔製程監控方法及裝置
KR101710658B1 (ko) * 2010-06-18 2017-02-27 삼성전자 주식회사 관통 전극을 갖는 3차원 적층 구조의 반도체 장치 및 그 반도체 장치의 시그널링 방법

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