JP3052798B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3052798B2 JP3052798B2 JP7208893A JP20889395A JP3052798B2 JP 3052798 B2 JP3052798 B2 JP 3052798B2 JP 7208893 A JP7208893 A JP 7208893A JP 20889395 A JP20889395 A JP 20889395A JP 3052798 B2 JP3052798 B2 JP 3052798B2
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- circuit
- ring oscillator
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置（以下、
ＬＳＩと称す）に係わり、特に半導体チップ内に内部回
路の信号伝播遅延特性を測定するためのリングオシレー
タを内蔵したＬＳＩに関する。
ＬＳＩと称す）に係わり、特に半導体チップ内に内部回
路の信号伝播遅延特性を測定するためのリングオシレー
タを内蔵したＬＳＩに関する。
【０００２】
【従来の技術】近年、半導体素子の微細化に伴ない、こ
の半導体素子で構成されるＬＳＩの規模も大規模化し、
機能の複雑化と動作速度の高速化とが要求されてきた。
そのためこれらの要求に応じて製造されたＬＳＩは、内
部配線も長くなり、内部回路間の信号伝播のタイミング
にあらかじめ余裕をもたせた設計をすることが困難にな
ってきた。そのため、製造時にＬＳＩの電気的特性を評
価するときには、回路間の接続の良否を含む機能の確認
テストあるいは入出力バッファの特性のみならずそれぞ
れの回路ブロックの動作マージンの許容範囲を確認する
必要がある。
の半導体素子で構成されるＬＳＩの規模も大規模化し、
機能の複雑化と動作速度の高速化とが要求されてきた。
そのためこれらの要求に応じて製造されたＬＳＩは、内
部配線も長くなり、内部回路間の信号伝播のタイミング
にあらかじめ余裕をもたせた設計をすることが困難にな
ってきた。そのため、製造時にＬＳＩの電気的特性を評
価するときには、回路間の接続の良否を含む機能の確認
テストあるいは入出力バッファの特性のみならずそれぞ
れの回路ブロックの動作マージンの許容範囲を確認する
必要がある。
【０００３】上述した動作マージンを確認する方法とし
て、インバータを奇数個リング状に多段接続して構成し
たリングオシレータをＬＳＩに内蔵させ、その発振周波
数を測定することによって、素子１段当りの伝播遅延時
間を測定して評価していた。
て、インバータを奇数個リング状に多段接続して構成し
たリングオシレータをＬＳＩに内蔵させ、その発振周波
数を測定することによって、素子１段当りの伝播遅延時
間を測定して評価していた。
【０００４】この種のリングオシレータを内蔵したＬＳ
Ｉの一例が実開昭６３−１３４５４２号公報に記載され
ている。同公報記載のＬＳＩは、そのＬＳＩの配置状態
の平面図を示した図４を参照すると、ＬＳＩ１の外周部
に配設された入出力パッド群２と、この入出力パッド群
２で囲まれたＬＳＩ１の内部に配設された所定の機能を
もつ内部回路２１と、この内部回路２１をとり囲むよう
に配設された信号伝播特性測定用のリングオシレータ２
２と、このリングオシレータ２２の測定ポイントに接続
されたパッド群２のなかのパッド１０とを含んで構成さ
れている。
Ｉの一例が実開昭６３−１３４５４２号公報に記載され
ている。同公報記載のＬＳＩは、そのＬＳＩの配置状態
の平面図を示した図４を参照すると、ＬＳＩ１の外周部
に配設された入出力パッド群２と、この入出力パッド群
２で囲まれたＬＳＩ１の内部に配設された所定の機能を
もつ内部回路２１と、この内部回路２１をとり囲むよう
に配設された信号伝播特性測定用のリングオシレータ２
２と、このリングオシレータ２２の測定ポイントに接続
されたパッド群２のなかのパッド１０とを含んで構成さ
れている。
【０００５】このリングオシレータ２２は奇数個のイン
バータ２３がリング接続されているので電源電圧を供給
すると同時に自励発振を開始し、その出力が入出力パッ
ド１０から外部に取り出せるようになっている。したが
ってこの入出力パッド１０にＬＳＩテスタ等の測定器を
接続することによって出力波形を観測し、その繰り返し
周期から発振周波数を測定するか、ＬＳＩテスタにより
直接周波数を測定することができる。
バータ２３がリング接続されているので電源電圧を供給
すると同時に自励発振を開始し、その出力が入出力パッ
ド１０から外部に取り出せるようになっている。したが
ってこの入出力パッド１０にＬＳＩテスタ等の測定器を
接続することによって出力波形を観測し、その繰り返し
周期から発振周波数を測定するか、ＬＳＩテスタにより
直接周波数を測定することができる。
【０００６】このとき発振周波数ｆは、リングオシレー
タ２２を構成するインバータの段数をｎ、それぞれのイ
ンバータの伝播遅延時間をｔとすると次式で表わすこと
が出来る。なお、このインバータのトランジスタサイズ
は全て同一のサイズであるとする。
タ２２を構成するインバータの段数をｎ、それぞれのイ
ンバータの伝播遅延時間をｔとすると次式で表わすこと
が出来る。なお、このインバータのトランジスタサイズ
は全て同一のサイズであるとする。
【０００７】ｆ＝１／（２・ｎ・ｔ） すなわち、あらかじめインバータの段数ｎが分っていれ
ば、発振周波数ｆを測定することによって、インバータ
の伝播遅延時間ｔが算出来る。この伝播遅延時間ｔは、
上述したようにトランジスタサイズが同一であるからリ
ングオシレータの全てのトランジスタに共通であると見
なすことができる。
ば、発振周波数ｆを測定することによって、インバータ
の伝播遅延時間ｔが算出来る。この伝播遅延時間ｔは、
上述したようにトランジスタサイズが同一であるからリ
ングオシレータの全てのトランジスタに共通であると見
なすことができる。
【０００８】このことは、半導体装置の製造が終った後
であっても、発振周波数ｆを測定することによって、も
し発振周波数ｆが所定の周波数よりも低ければ、そのＬ
ＳＩが製造過程における不具合で内部回路６の信号伝播
特性が不良となっていることが分るので、このＬＳＩを
除去することが出来る。
であっても、発振周波数ｆを測定することによって、も
し発振周波数ｆが所定の周波数よりも低ければ、そのＬ
ＳＩが製造過程における不具合で内部回路６の信号伝播
特性が不良となっていることが分るので、このＬＳＩを
除去することが出来る。
【０００９】例えば、リングオシレータ９のインバータ
段数を９９段とし、それぞれの伝播遅延時間が０．５ｎ
ｓとすると、ｆ＝１／（２×９９×０．５×１０-9）＝
０．０１０１×１０9＝１０［ＭＨｚ］となり、この周
波数１０ＭＨｚをＬＳＩテスタ等で測定し、あらかじめ
予測した所定の周波数範囲から逸脱するＬＳＩを不良品
として除去する。
段数を９９段とし、それぞれの伝播遅延時間が０．５ｎ
ｓとすると、ｆ＝１／（２×９９×０．５×１０-9）＝
０．０１０１×１０9＝１０［ＭＨｚ］となり、この周
波数１０ＭＨｚをＬＳＩテスタ等で測定し、あらかじめ
予測した所定の周波数範囲から逸脱するＬＳＩを不良品
として除去する。
【００１０】
【発明が解決しようとする課題】上述した従来のＬＳＩ
では、ＬＳＩのレイアウト設計時において内部回路の配
置配線時または配置配線後に、リングオシレータを構成
する多段接続されたインバータ回路を内部領域に配置配
線する必要があり、そのためのスペースを確保せねばな
らないという欠点があった。このことは、内部回路のレ
イアウト最適に設計するためのさらなる試行錯誤を必要
とする。
では、ＬＳＩのレイアウト設計時において内部回路の配
置配線時または配置配線後に、リングオシレータを構成
する多段接続されたインバータ回路を内部領域に配置配
線する必要があり、そのためのスペースを確保せねばな
らないという欠点があった。このことは、内部回路のレ
イアウト最適に設計するためのさらなる試行錯誤を必要
とする。
【００１１】また、内部回路と密接した領域内にリング
オシレータ回路を割り込ませて配置する場合、その労力
は相当な負担になり多大な設計工数がかかる欠点もあ
る。
オシレータ回路を割り込ませて配置する場合、その労力
は相当な負担になり多大な設計工数がかかる欠点もあ
る。
【００１２】さらに、リングオシレータを配置するスペ
ースに自由度が少ないためそれぞれのインバータ間を接
続する配線の長さを調節することが困難であり、したが
って配線長をそれぞれ統一することが出来ない。
ースに自由度が少ないためそれぞれのインバータ間を接
続する配線の長さを調節することが困難であり、したが
って配線長をそれぞれ統一することが出来ない。
【００１３】この配線長の不統一は、それぞれのインバ
ータの遅延時間も不揃いとなり、そのためリングオシレ
ータの発振周波数が不正確となり、製造時の選別テスト
で良品と判定されるＬＳＩが少なくなるという欠点があ
った。
ータの遅延時間も不揃いとなり、そのためリングオシレ
ータの発振周波数が不正確となり、製造時の選別テスト
で良品と判定されるＬＳＩが少なくなるという欠点があ
った。
【００１４】また、従来のＬＳＩでは、ＬＳＩに電源電
圧が供給されている間は常時リングオシレータが発振し
ているので、雑音が発生し、ＬＳＩチップの消費電力が
増大する欠点がある。
圧が供給されている間は常時リングオシレータが発振し
ているので、雑音が発生し、ＬＳＩチップの消費電力が
増大する欠点がある。
【００１５】本発明の目的は、上述の欠点に鑑みなされ
たものであり、ＬＳＩのレイアウト時における配置配線
工数を低減し、リングオシレータの発振周波数のバラツ
キを抑え、かつ消費電力を低減したＬＳＩを提供するこ
とにある。
たものであり、ＬＳＩのレイアウト時における配置配線
工数を低減し、リングオシレータの発振周波数のバラツ
キを抑え、かつ消費電力を低減したＬＳＩを提供するこ
とにある。
【００１６】
【課題を解決するための手段】本発明のＬＳＩの特徴
は、半導体チップ上に半導体素子を用いて電気回路が形
成され、前記半導体チップは所定の機能を有する内部回
路が配置配線される内部領域とこの内部回路の入出力信
号を前記半導体チップ外部とインターフェイスする入出
力バッフア群が配置された外部領域とからなり、所定の
回路の信号伝播遅延特性を測定するためのリングオシレ
ータを有し、前記リングオシレータがインバータ群と複
数入力かつ反転出力をもつ論理回路１個とで構成される
とともに、前記入出力バッファ群のうちの１つに前記論
理回路が内蔵され、残りには前記インバータ群が少なく
とも１個づつ内蔵されて配置されることにある。
は、半導体チップ上に半導体素子を用いて電気回路が形
成され、前記半導体チップは所定の機能を有する内部回
路が配置配線される内部領域とこの内部回路の入出力信
号を前記半導体チップ外部とインターフェイスする入出
力バッフア群が配置された外部領域とからなり、所定の
回路の信号伝播遅延特性を測定するためのリングオシレ
ータを有し、前記リングオシレータがインバータ群と複
数入力かつ反転出力をもつ論理回路１個とで構成される
とともに、前記入出力バッファ群のうちの１つに前記論
理回路が内蔵され、残りには前記インバータ群が少なく
とも１個づつ内蔵されて配置されることにある。
【００１７】また、前記リングオシレータを構成する前
記インバータおよび前記論理回路の信号伝播遅延時間
が、それぞれ等しくなるようにそれぞれの入出力配線長
があらかじめ定める所定長に設定された前記入出力バッ
フア群を有することができる。
記インバータおよび前記論理回路の信号伝播遅延時間
が、それぞれ等しくなるようにそれぞれの入出力配線長
があらかじめ定める所定長に設定された前記入出力バッ
フア群を有することができる。
【００１８】 さらに、前記論理回路が配置された前記
入出力バッファには前記インバータ１個がさらに並列状
態で配置され、残りの前記入出力バッファ群には前記イ
ンバータがそれぞれ２個ずつ並列状態で配設され、前記
外部領域を一回りする第１巡目は前記外部領域の内側に
位置する前記論理回路および前記インバータが縦続接続
され、第２巡目は前記外部領域の外側に位置する前記イ
ンバータが縦続接続され、前記第１巡目から前記第２巡
目への交叉は前記論理回路が配設された入出力バッファ
内において前記第１巡目の縦続接続の終端を前記論理回
路に並列配置された前記インバータの入力端へ接続し、
前記第２巡目の縦続接続の終端を前記論理回路の２入力
端の一方へ接続し、前記２入力端の他方は発振制御端子
に接続するとともに任意のインバータの出力端を発振周
波数出力端子に接続することによって１つのリング接続
された前記リングオシレータを構成することもできる。
入出力バッファには前記インバータ１個がさらに並列状
態で配置され、残りの前記入出力バッファ群には前記イ
ンバータがそれぞれ２個ずつ並列状態で配設され、前記
外部領域を一回りする第１巡目は前記外部領域の内側に
位置する前記論理回路および前記インバータが縦続接続
され、第２巡目は前記外部領域の外側に位置する前記イ
ンバータが縦続接続され、前記第１巡目から前記第２巡
目への交叉は前記論理回路が配設された入出力バッファ
内において前記第１巡目の縦続接続の終端を前記論理回
路に並列配置された前記インバータの入力端へ接続し、
前記第２巡目の縦続接続の終端を前記論理回路の２入力
端の一方へ接続し、前記２入力端の他方は発振制御端子
に接続するとともに任意のインバータの出力端を発振周
波数出力端子に接続することによって１つのリング接続
された前記リングオシレータを構成することもできる。
【００１９】
【００２０】
【００２１】
【発明の実施の形態】まず、本発明の第１の実施の形態
について図面を参照しながら説明する。図１は本発明の
ＬＳＩの第１の実施の形態を示す平面図である。図１を
参照すると、このＬＳＩは、ＬＳＩ１の外周部に入出力
パッド２が複数個配置され、これらの入出力パッド２に
接した内側に、複数の入出力バッファ３が配置された外
部領域４が設けられ、この外部領域４に囲まれる領域が
内部回路５を配置する内部領域６である。
について図面を参照しながら説明する。図１は本発明の
ＬＳＩの第１の実施の形態を示す平面図である。図１を
参照すると、このＬＳＩは、ＬＳＩ１の外周部に入出力
パッド２が複数個配置され、これらの入出力パッド２に
接した内側に、複数の入出力バッファ３が配置された外
部領域４が設けられ、この外部領域４に囲まれる領域が
内部回路５を配置する内部領域６である。
【００２２】入出力バッファ３の内部には本来のバッフ
ァ機能とは別にインバータ７がそれぞれ内蔵されてお
り、これらインバータ７の中の少なくとも１個はＮＡＮ
Ｄ回路８であり、その入力端の一方は入出力パッド９に
接続されている。またこれらインバータ７の中の少なく
とも１個の出力端は入出力パッド１０にも接続されてい
る。
ァ機能とは別にインバータ７がそれぞれ内蔵されてお
り、これらインバータ７の中の少なくとも１個はＮＡＮ
Ｄ回路８であり、その入力端の一方は入出力パッド９に
接続されている。またこれらインバータ７の中の少なく
とも１個の出力端は入出力パッド１０にも接続されてい
る。
【００２３】これらのインバータ７の入出力端はそれぞ
れの入出力バッファ３の他のバッファと隣接する側の両
端まで配線が延長して配置され、これらの入出力バッフ
ァ３を外部領域４に互に隣接して配置すると、内蔵され
たインバータ７の出力端と隣接する入出力バッファ３に
内蔵されたインバータ７の入力端とがそれぞれ接続され
全体としてリング状に接続されてリングオシレータ１１
が構成されるようになっている。
れの入出力バッファ３の他のバッファと隣接する側の両
端まで配線が延長して配置され、これらの入出力バッフ
ァ３を外部領域４に互に隣接して配置すると、内蔵され
たインバータ７の出力端と隣接する入出力バッファ３に
内蔵されたインバータ７の入力端とがそれぞれ接続され
全体としてリング状に接続されてリングオシレータ１１
が構成されるようになっている。
【００２４】ＮＡＮＤ回路８の入出力パッド９に接続さ
れた端子はリングオシレータ１１の発振制御端子として
機能し、論理レベルのロウレベルの信号を与えると発振
を停止させ、ハイレベルにすると発振状態にする。以
下、入出力パッド９を発振制御端子９と称する。
れた端子はリングオシレータ１１の発振制御端子として
機能し、論理レベルのロウレベルの信号を与えると発振
を停止させ、ハイレベルにすると発振状態にする。以
下、入出力パッド９を発振制御端子９と称する。
【００２５】これらのインバータ７およびＮＡＮＤ回路
を構成するトランジスタのサイズは全て同一サイズに統
一されている。
を構成するトランジスタのサイズは全て同一サイズに統
一されている。
【００２６】このＬＳＩの動作は、まずこのＬＳＩ１に
電源電圧が供給され、ＮＡＮＤ回路８の発振制御端子９
をロウレベルに設定しリングオシレータ１１を発振停止
状態にする。この状態でＬＳＩ１の一般的な所定の電気
的特性をテストする。
電源電圧が供給され、ＮＡＮＤ回路８の発振制御端子９
をロウレベルに設定しリングオシレータ１１を発振停止
状態にする。この状態でＬＳＩ１の一般的な所定の電気
的特性をテストする。
【００２７】次に、このＬＳＩ１をテストするときは、
発振制御端子９をハイレベルに設定しリングオシレータ
１１を発振状態にすると、出力パッド１０にリングオシ
レータ１１の発振周波数出力が出力される。
発振制御端子９をハイレベルに設定しリングオシレータ
１１を発振状態にすると、出力パッド１０にリングオシ
レータ１１の発振周波数出力が出力される。
【００２８】この出力パッド１０に出力された発振周波
数をＬＳＩテスタで測定してテストする。このときの発
振周波数ｆは、インバータ７およびＮＡＮＤ回路８の伝
播遅延時間をｔ、インバータ７の接続段数をｎとする
と、前述したように、 ｆ＝１／（２・ｎ・ｔ） で表せるから、通常のＬＳＩテスタで測定できる程度の
低い周波数であるためには、インバータ７の段数ｎを多
くする必要がある。
数をＬＳＩテスタで測定してテストする。このときの発
振周波数ｆは、インバータ７およびＮＡＮＤ回路８の伝
播遅延時間をｔ、インバータ７の接続段数をｎとする
と、前述したように、 ｆ＝１／（２・ｎ・ｔ） で表せるから、通常のＬＳＩテスタで測定できる程度の
低い周波数であるためには、インバータ７の段数ｎを多
くする必要がある。
【００２９】しかしながら、従来のＬＳＩでは内部回路
に隣接してリングオシレータが配置されるため、インバ
ータの段数を増加させることはチップレイアウトの関係
から多大な試行錯誤の時間を要したが、リングオシレー
タ１１を構成するインバータ７を入出力バッファに内蔵
した本実施例の場合は、電源電圧および接地電位供給用
および外付発振子接続用等の特別なパッドを除く全ての
パッド数に対応する入出力バッファが用意されているか
ら、簡単にインバータ７の段数ｎを多くすることができ
る。
に隣接してリングオシレータが配置されるため、インバ
ータの段数を増加させることはチップレイアウトの関係
から多大な試行錯誤の時間を要したが、リングオシレー
タ１１を構成するインバータ７を入出力バッファに内蔵
した本実施例の場合は、電源電圧および接地電位供給用
および外付発振子接続用等の特別なパッドを除く全ての
パッド数に対応する入出力バッファが用意されているか
ら、簡単にインバータ７の段数ｎを多くすることができ
る。
【００３０】したがってこれらの入出力バッファの全て
にリングオシレータ用のインバータを内蔵させて配置す
ることにより十分低い発振周波数を得ることができる。
にリングオシレータ用のインバータを内蔵させて配置す
ることにより十分低い発振周波数を得ることができる。
【００３１】例えば、トランジスタサイズの等しいイン
バータ７およびＮＡＮＤ回路８の伝播遅延時間をそれぞ
れ０．５ｎｓ、インバータの段数を９８、ＮＡＮＤ回路
の段数を１とすれば、 ｆ＝１／（２×（９８＋１）×０．５×１０-9） ＝１０×１０6 ＝１０［ＭＨｚ］ となり、特別に高速用のＬＳＩテスタでなくともテスト
をすることができる。
バータ７およびＮＡＮＤ回路８の伝播遅延時間をそれぞ
れ０．５ｎｓ、インバータの段数を９８、ＮＡＮＤ回路
の段数を１とすれば、 ｆ＝１／（２×（９８＋１）×０．５×１０-9） ＝１０×１０6 ＝１０［ＭＨｚ］ となり、特別に高速用のＬＳＩテスタでなくともテスト
をすることができる。
【００３２】前述したように近年のＬＳＩは内蔵する内
部回路の機能強化にともない、そのチップサイズも大き
くなり、外部とインターフェイスする入出力バッファ数
も増加し３００ピン以上のＬＳＩまである。
部回路の機能強化にともない、そのチップサイズも大き
くなり、外部とインターフェイスする入出力バッファ数
も増加し３００ピン以上のＬＳＩまである。
【００３３】上述した伝播遅延時間ｔ＝０．５ｎｓのと
きの発振周波数ｆとインバータ段数ｎの関係を示した図
２を参照すると、同様に、入出力バッファ数が１９９個
のときの周波数ｆは５ＭＨｚ、２４９個のときは４ＭＨ
ｚ、２９９個のときは３ＭＨｚとなることからも理解出
来るように、これらの入出力バッファの全てにリングオ
シレータ用のインバータを内蔵させることにより周波数
をさらに低くすることができる。
きの発振周波数ｆとインバータ段数ｎの関係を示した図
２を参照すると、同様に、入出力バッファ数が１９９個
のときの周波数ｆは５ＭＨｚ、２４９個のときは４ＭＨ
ｚ、２９９個のときは３ＭＨｚとなることからも理解出
来るように、これらの入出力バッファの全てにリングオ
シレータ用のインバータを内蔵させることにより周波数
をさらに低くすることができる。
【００３４】第２の実施の形態を平面図で示した図３を
参照すると、第１の実施の形態との相違点は、図１に示
したリングオシレータ１１はリングオシレータを構成す
るインバータがＬＳＩの外部領域を１巡するようにリン
グ接続されていたのに対し、図３では２巡してリング接
続されていることである。
参照すると、第１の実施の形態との相違点は、図１に示
したリングオシレータ１１はリングオシレータを構成す
るインバータがＬＳＩの外部領域を１巡するようにリン
グ接続されていたのに対し、図３では２巡してリング接
続されていることである。
【００３５】すなわち、入出力バッファ３にはリングオ
シレータを構成するインバータがそれぞれ２個ずつ配設
されており、１巡目は外部領域の内側に位置するインバ
ータがリング接続され、２巡目は外部領域の外側に位置
するインバータがリング接続され、１巡目から２巡目へ
の交叉はＮＡＮＤ回路８が配設された入出力バッファに
おいて内側のリング接続配線を外側のインバータの入力
端へ、外側の配線を内側のＮＡＮＤ回路８の入力端へそ
れぞれ接続することによって１つのリングオシレータを
構成している。
シレータを構成するインバータがそれぞれ２個ずつ配設
されており、１巡目は外部領域の内側に位置するインバ
ータがリング接続され、２巡目は外部領域の外側に位置
するインバータがリング接続され、１巡目から２巡目へ
の交叉はＮＡＮＤ回路８が配設された入出力バッファに
おいて内側のリング接続配線を外側のインバータの入力
端へ、外側の配線を内側のＮＡＮＤ回路８の入力端へそ
れぞれ接続することによって１つのリングオシレータを
構成している。
【００３６】リングオシレータの出力端子１０も任意の
インバータから取り出し、コーナー部の配線も図１のブ
ロック同様に少なくとも配線があらかじめ配置されたブ
ロックを用いる。
インバータから取り出し、コーナー部の配線も図１のブ
ロック同様に少なくとも配線があらかじめ配置されたブ
ロックを用いる。
【００３７】上述した第２の実施の形態のリングオシレ
ータは、チップサイズが小さくＬＳＩ内部に配設された
入出力バッファが少ない場合に適用することによって、
出力バッファ数を増加させずに発振周波数を低くしてＬ
ＳＩテスタで容易にテストが出来るようにした例であ
る。
ータは、チップサイズが小さくＬＳＩ内部に配設された
入出力バッファが少ない場合に適用することによって、
出力バッファ数を増加させずに発振周波数を低くしてＬ
ＳＩテスタで容易にテストが出来るようにした例であ
る。
【００３８】プロセス技術の進歩に伴ない、インバータ
１段当りの遅延時間が短かくなり、例えば０．２ｎｓに
なり、入出力バッファの配設数が５９個と比較的少ない
場合は、第１の実施の形態の方法によるリングオシレー
タの発振周波数は、 ｆ＝１／（２×５９×０．２×１０-9）＝４２［ＭＨ
ｚ］ となり、最も一般的なＬＳＩテスタ測定することが困難
である。
１段当りの遅延時間が短かくなり、例えば０．２ｎｓに
なり、入出力バッファの配設数が５９個と比較的少ない
場合は、第１の実施の形態の方法によるリングオシレー
タの発振周波数は、 ｆ＝１／（２×５９×０．２×１０-9）＝４２［ＭＨ
ｚ］ となり、最も一般的なＬＳＩテスタ測定することが困難
である。
【００３９】しかし、第２の実施の形態のＬＳＩの外部
領域を２巡させたリングオシレータを用いれば、その発
振周波数は１／２の２１ＭＨｚになるので、一般的なＬ
ＳＩテスタで容易に測定出来る周波数まで低く出来る。
領域を２巡させたリングオシレータを用いれば、その発
振周波数は１／２の２１ＭＨｚになるので、一般的なＬ
ＳＩテスタで容易に測定出来る周波数まで低く出来る。
【００４０】
【発明の効果】以上説明したように、本発明のＬＳＩ
は、内部回路の信号伝播遅延時間を測定するためのリン
グオシレータを構成するインバータを、ＬＳＩ内部の外
部領域に配置される入出力バッファにそれぞれ少なくと
も１個内蔵し、これらの入出力バッファをチップレイア
ウト時に隣接して配置配線することによって自動的にイ
ンバータがリング状に接続されてリングオシレータが構
成されるので、従来は内部領域に配置される内部回路と
混在させていたため、その配置スペースを確保するため
のレイアウト設計時の試行錯誤に多大な時間を要し、レ
イアウト設計工数の増加の一因になっていたが、これを
大幅に低減することができる。
は、内部回路の信号伝播遅延時間を測定するためのリン
グオシレータを構成するインバータを、ＬＳＩ内部の外
部領域に配置される入出力バッファにそれぞれ少なくと
も１個内蔵し、これらの入出力バッファをチップレイア
ウト時に隣接して配置配線することによって自動的にイ
ンバータがリング状に接続されてリングオシレータが構
成されるので、従来は内部領域に配置される内部回路と
混在させていたため、その配置スペースを確保するため
のレイアウト設計時の試行錯誤に多大な時間を要し、レ
イアウト設計工数の増加の一因になっていたが、これを
大幅に低減することができる。
【００４１】また、インバータを入出力バッファに内蔵
させることにより、これらの入出力バッファは規則的に
配置配線されるから、内蔵されたインバータ間の配線長
もほぼ同一の配線長にすることができ、したがって伝播
遅延時間も等しくすることができるので、ＬＳＩの内部
回路の伝播遅延時間特性を正確に、かつ容易にテストす
ることができる。
させることにより、これらの入出力バッファは規則的に
配置配線されるから、内蔵されたインバータ間の配線長
もほぼ同一の配線長にすることができ、したがって伝播
遅延時間も等しくすることができるので、ＬＳＩの内部
回路の伝播遅延時間特性を正確に、かつ容易にテストす
ることができる。
【００４２】さらに、インバータ群のうちの１個はリン
グオシレータの発振停止および発振開始を制御する発振
制御機能を備えた論理回路にしてあるので、ＬＳＩのテ
スト時以外のときはリングオシレータの発振を停止させ
ることによって、無用な雑音の発生および消費電力の増
加を抑えることができる。
グオシレータの発振停止および発振開始を制御する発振
制御機能を備えた論理回路にしてあるので、ＬＳＩのテ
スト時以外のときはリングオシレータの発振を停止させ
ることによって、無用な雑音の発生および消費電力の増
加を抑えることができる。
【図１】本発明の第１の実施の形態を示すＬＳＩの配置
配線の平面図である。
配線の平面図である。
【図２】第１の実施の形態におけるｔ＝０．５ｎｓのと
きの発振周波数とインバータの段数ｎの関係を示す図で
ある。
きの発振周波数とインバータの段数ｎの関係を示す図で
ある。
【図３】第２の実施の形態を示すＬＳＩの配置配線の平
面図である。
面図である。
【図４】従来のＬＳＩの配置配線の平面図である。
１ ＬＳＩ ２ 入出力パッド ３ 入出力バッファ ４ 外部領域 ５ 内部回路 ６ 内部領域 ７ インバータ ８ ＮＡＮＤ回路 ９ 入出力パッド（発振制御端子） １０ 入出力パッド（発振周波数出力端子） １１ リングオシレータ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 G01R 31/26 H01L 21/822 H01L 27/04
Claims (3)
- 【請求項１】 半導体チップ上に半導体素子を用いて電
気回路が形成され、前記半導体チップは所定の機能を有
する内部回路が配置配線される内部領域とこの内部回路
の入出力信号を前記半導体チップ外部とインターフェイ
スする入出力バッフア群が配置された外部領域とからな
り、所定の回路の信号伝播遅延特性を測定するためのリ
ングオシレータを有し、前記リングオシレータがインバ
ータ群と複数入力かつ反転出力をもつ論理回路１個とで
構成されるとともに、前記入出力バッファ群のうちの１
つに前記論理回路が内蔵され、残りには前記インバータ
群が少なくとも１個づつ内蔵されて配置されることを特
徴とする半導体装置。 - 【請求項２】 前記リングオシレータを構成する前記イ
ンバータおよび前記論理回路の信号伝播遅延時間が、そ
れぞれ等しくなるようにそれぞれの入出力配線長があら
かじめ定める所定長に設定された前記入出力バッフア群
を有する請求項１記載の半導体装置。 - 【請求項３】 前記論理回路が配置された前記入出力バ
ッファには前記インバータ１個がさらに並列状態で配置
され、残りの前記入出力バッファ群には前記インバータ
がそれぞれ２個ずつ並列状態で配設され、前記外部領域
を一回りする第１巡目は前記外部領域の内側に位置する
前記論理回路および前記インバータが縦続接続され、第
２巡目は前記外部領域の外側に位置する前記インバータ
が縦続接続され、前記第１巡目から前記第２巡目への交
叉は前記論理回路が配設された入出力バッファ内におい
て前記第１巡目の縦続接続の終端を前記論理回路に並列
配置された前記インバータの入力端へ接続し、前記第２
巡目の縦続接続の終端を前記論理回路の２入力端の一方
へ接続し、前記２入力端の他方は発振制御端子に接続す
るとともに任意のインバータの出力端を発振周波数出力
端子に接続することによって１つのリング接続された前
記リングオシレータを構成する請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208893A JP3052798B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7208893A JP3052798B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0954141A JPH0954141A (ja) | 1997-02-25 |
| JP3052798B2 true JP3052798B2 (ja) | 2000-06-19 |
Family
ID=16563880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7208893A Expired - Lifetime JP3052798B2 (ja) | 1995-08-16 | 1995-08-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052798B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101662193B1 (ko) * | 2015-01-09 | 2016-10-04 | 김형인 | 봉침통 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100505664B1 (ko) * | 2003-01-07 | 2005-08-04 | 삼성전자주식회사 | 공정 중의 칩 상의 변화를 용이하게 모니터링할 수 있는스피드 비닝 테스트 회로를 구비한 반도체 장치, 및 그테스트 방법 |
| CN114217193A (zh) * | 2020-09-04 | 2022-03-22 | 中国科学院微电子研究所 | 与非门树结构 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60123775A (ja) * | 1983-12-08 | 1985-07-02 | Nec Corp | Ｌｓｉ回路 |
| JPS63134542U (ja) * | 1987-02-26 | 1988-09-02 | ||
| JP2947497B2 (ja) * | 1992-09-25 | 1999-09-13 | 川崎製鉄株式会社 | 半導体集積回路 |
-
1995
- 1995-08-16 JP JP7208893A patent/JP3052798B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101662193B1 (ko) * | 2015-01-09 | 2016-10-04 | 김형인 | 봉침통 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0954141A (ja) | 1997-02-25 |
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