JPH0897364A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 テスト専用パッドを設けることで、プローブ
テスト時のプローブピンによる接触の容易化を図る。 【構成】 内蔵されるＤ型フリップフロップ１６及び１
８に関して、複数の前記パッド論理状態設定部１０は、
その入力ＳＩ及びその出力ＳＵにおいて１つのシフトレ
ジスタに構成される。その末端の前記入力ＳＩはテスト
専用パッドに接続される。前記Ｄ型フリップフロップ１
８は、トライステート出力バッファゲート１２の出力の
有効あるいは無効（ハイインピーダンス状態）を制御す
る。又、前記Ｄ型フリップフロップ１６は、該トライス
テート出力バッファゲート１２を経て、ボンディングパ
ッド２へ論理状態を設定する。複数の該ボンディングパ
ッド２に対して限られた数の前記テスト専用パッドを設
ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、基板に所望の論理回路
が作り込まれ、又、その基板に作り込んだパッドにて、
当該半導体集積回路外部に対する前記論理回路の信号の
入力や出力がなされる半導体集積回路に係り、特に、半
導体集積回路のそのパッケージに設けられるピンの数が
増大し、これに伴なって、その半導体集積回路チップ上
のパッドの数が増大し、例えば該パッド自体が小型化し
てしまったり、又該パッドの配置間隔が狭くなってしま
うなどの作業条件の悪化が生じてしまっても、プローブ
テストをより能率よく行うことができる半導体集積回路
に関する。

【０００２】

【従来の技術】電子機器の半導体集積回路化は、その全
体の小型化や、信頼性の向上、消費電力の低減等の多く
の利点を有している。又、近年では、半導体集積回路の
集積度はより向上されている。これに伴なって、その半
導体集積回路のパッケージに取り付けられるピン数も、
より増大される傾向がある。

【０００３】一方、半導体集積回路の製造コストを低減
するために、製造工程の比較的早い段階で製品の半導体
集積回路のテストを行い、不良品を除去するということ
が行われている。不良品を製造工程の早い段階で取り除
くことにより、これ以降の工程での不必要な作業を低減
することができる。

【０００４】例えば、半導体ウエハ上の多数の半導体集
積回路チップをダイシングソー等を用いて所定のスクラ
イブラインに沿って分割するというダイシング工程以前
に、各半導体集積回路チップの動作をテストするとい
う、プローブテストと称するテストがなされている。

【０００５】このプローブテストは、半導体集積回路チ
ップの外部との接続に用いられるボンディングパッド
（以降、単にパッドとも称する）に、プローブカード設
けられた多数のプローブピンにて接触し、これらプロー
ブピンを介して、該半導体集積回路チップ内の回路の動
作をテストするというものである。

【０００６】このようなプローブテストにあたっては、
前記プローブカードは、そのテスト対象となる半導体ウ
エハ上の多数の前記半導体集積回路チップ毎に位置決め
され、それぞれの前記プローブピンが対応する前記ボン
ディングパッドに接触するように位置決めされる。

【０００７】この後、接触された前記プローブピン及び
前記パッドを介して、テスト対象となる半導体集積回路
チップ上の回路と、半導体集積回路テスト装置本体とを
電気的に接続し、例えば該半導体集積回路チップの電気
的特性や、作り込まれている論理回路の機能や動作をテ
ストする。又、このようなテストにあって良品と判定さ
れた半導体集積回路チップのみがパッケージングされ、
最終的には製品とされる。

【０００８】

【発明が達成しようとする課題】しかしながら、前述し
たように、半導体集積回路のそのパッケージに設けられ
るピン数は、近年、又今後、より増大される傾向があ
る。これは、例えば半導体集積回路の製造技術が進歩
し、より微細な加工が可能となってその集積度が向上さ
れ、１つの半導体集積回路へ作り込まれる回路の規模が
増大されているためなどである。１つの半導体集積回路
に作り込む機能が増大されれば、一般的には、そのパッ
ケージに設けられるピンの数が増大する。

【０００９】ここで、このように半導体集積回路のパッ
ケージに設けられるピン数が増大すると、必然的に、そ
のチップ上のパッドの数が増大する。又、限られた大き
さのチップにあってこのようにパッド数が増大してしま
うと、例えば該パッド自体が小型化してしまったり、又
該パッドの配置間隔が狭くなってしまう。

【００１０】又、このようにその半導体集積回路チップ
上のパッド数の増大、パッド自体の小型化、又パッドの
配置間隔が狭くなることに対応して、必然的に、前記プ
ローブカードに設けられるプローブピンの数が増大し、
該プローブピンがより細くなり、又その配置間隔もより
狭くなる傾向がある。このようなプローブカードのプロ
ーブピンの数の増大等には限界がある。又、同時にその
作成費用の上昇等の問題もある。更に、このように前記
プローブカードに設けられる前記ピローブピンの数の増
大等によって、前記プローブテストの際の位置決め精度
はより高精度とされる必要があり、前記プローブカード
と前記半導体集積回路テスト装置本体との接続にもより
高度な技術が求められるようになる。従って、その半導
体集積回路テスト装置全体のコストは上昇してしまう。

【００１１】又、前記プローブカードは、テスト対象と
なる半導体集積回路チップの種類毎に用意され、多種類
に対応するための労力やコストを要していた。ここで、
前述のようにその前記プローブカードに設けられる前記
プローブピンの数が増大してしまうと、ますますこのよ
うなプローブカードの作成費等のコスト、又その保守等
に要する労力が増大してしまう。

【００１２】又、上記問題点を解決するために、特開平
４−２８８８４８に開示されているように、前記スクラ
イブライン上にプローブ専用パッドを設けることも考え
られる。又、特開平４−３３３２５２に開示されている
ように、パッドレイアウト及び内部回路を工夫し、使用
するパッド数を減らすことも考えられる。しかしなが
ら、いずれも、根本的な解決には至っていない。

【００１３】本発明は、前記従来の問題点を解決するべ
くなされたもので、半導体集積回路のそのパッケージに
設けられるピンの数が増大し、これに伴なってその半導
体集積回路チップ上のパッドの数が増大し、例えば該パ
ッド自体が小型化してしまったり、又該パッドの配置間
隔が狭くなってしまう等の作業条件の悪化が生じてしま
っても、前記プローブテストをより能率よく行うことが
できる半導体集積回路を提供することを目的とする。

【００１４】

【課題を達成するための手段】本発明は、基板に所望の
論理回路が作り込まれ、又、その基板に作り込んだパッ
ドにて、当該半導体集積回路外部に対する前記論理回路
の信号の入力や出力がなされる半導体集積回路におい
て、入力及び出力と共に選択入力を有し、前記選択入力
へ入力される論理状態に応じて、ハイインピーダンス状
態、あるいは前記入力へ入力される論理状態に応じたＨ
状態又はＬ状態を、前記パッドの１つに接続された、前
記出力から出力するトライステート出力バッファゲート
と、該トライステート出力バッファゲートの前記入力へ
入力する論理状態を記憶する設定論理状態記憶部と、前
記トライステート出力バッファゲートの前記選択入力へ
入力する論理状態を記憶する設定選択状態記憶部との、
これらトライステート出力バッファゲート、設定論理状
態記憶部及び設定選択状態記憶部を備えたパッド論理状
態設定部を複数有し、又、これら複数のパッド論理状態
設定部が備えた複数の前記設定論理状態記憶部及び複数
の前記設定選択状態記憶部によって、当該半導体集積回
路外部から入力される信号に従って、当該半導体集積回
路外部から入力される論理状態が順次シフトされるシフ
トレジスタが構成され、更に、該シフトレジスタへ当該
半導体集積回路外部から論理状態を入力するためのテス
ト専用パッドと、該シフトレジスタに記憶される論理状
態を順次シフトさせる信号を、当該半導体集積回路外部
から入力するためのテスト専用パッドとを備えたことに
より、特に、前記プローブテストでのテスト対象となる
半導体集積回路チップへ信号を入力する際に用いる前記
プローブピンに関して、前記課題を達成したものであ
る。

【００１５】又、前記半導体集積回路において、前記パ
ッドから読み出された論理状態を記憶する読み出し論理
状態記憶部と、少なくとも２つの入力のうち、一方の入
力が前記パッドへ接続され、他方の入力が前記論理状態
記憶部側に接続され、これら２つの入力の切り替えが当
該半導体集積回路外部から制御されるマルチプレクサと
の、これら読み出し論理状態記憶部及びマルチプレクサ
を備えたパッド論理状態読み出し部を複数有し、又、こ
れら複数のパッド論理状態読み出し部が備えた複数の前
記読み出し論理状態記憶部によって、当該半導体集積回
路外部から入力される信号に従って論理状態が順次シフ
トされ、当該半導体集積回路外部へ読み出されるシフト
レジスタが構成され、更に、該シフトレジスタへ当該半
導体集積回路外部から論理状態を入力するためのテスト
専用パッドと、該シフトレジスタに記憶される論理状態
を順次シフトさせる信号を、当該半導体集積回路外部か
ら入力するためのテスト専用パッドとを備えたことによ
り、前記プローブテストでのテスト対象となる半導体集
積回路チップへ信号を入力する前記プローブピンと共
に、更に、該半導体集積回路チップから信号を出力する
パッドに対して用いられる前記プローブピンに関して
も、特に前記課題を達成したものである。

【００１６】又、前記半導体集積回路において、前記設
定論理状態記憶部と前記設定選択状態記憶部との少なく
ともいずれか一方が、前記シフトレジスタとして構成さ
れ、順次シフトされる論理状態を記憶するシフトレジス
タ側記憶部と、該シフトレジスタ側記憶部から読み出さ
れ、前記トライステート出力バッファゲートへと出力さ
れる論理状態を記憶する設定側記憶部とによって構成さ
れていることにより、前記課題を達成すると共に、前記
プローブテスト中にあって、テスト対象となる半導体集
積回路の動作中等の種々の条件でも、その前記プローブ
ピンからの論理状態の設定をより容易に行えるようにし
たものである。

【００１７】又、前記半導体集積回路において、当該半
導体集積回路が、半導体ウエハ上に形成されたものであ
って、又、当該半導体集積回路が、当該半導体集積回路
の外側のスクライブラインにて、前記半導体ウエハから
切断されるものであり、前記パッド論理状態設定部及び
前記テスト専用パッドが、当該半導体集積回路の外周乃
至はスクライブライン上に作り込まれていることによ
り、前記課題を達成すると共に、前記ダイシング工程後
のその半導体集積回路チップの小型化あるいは集積度の
向上等をより図ったものである。

【００１８】又、前記半導体集積回路において、当該半
導体集積回路が、複数、半導体ウエハ上に形成されたも
のであって、又、当該半導体集積回路の外側のスクライ
ブラインにて、前記半導体ウエハから切断されるもので
あり、前記パッド論理状態設定部が、当該半導体集積回
路の外周乃至はスクライブライン上に作り込まれ、前記
半導体ウエハ上の複数の当該半導体集積回路に共用され
る前記テスト専用パッドの少なくとも一部が、前記半導
体ウエハの外周に作り込まれていることにより、前記課
題を達成すると共に、１つの半導体ウエハ上にある複数
の前記半導体集積回路をテストする際、前記プローブカ
ードの基本的に１回の位置決めにて、このような複数の
前記半導体集積回路に対する前記プローブテストを可能
とし、そのテスト作業能率向上、又テスト時間の短縮等
を図ったものである。

【００１９】

【作用】前記半導体集積回路チップの外部への接続に用
いるボンディングワイヤに比べ、前記プローブテストに
用いられる前記プローブピンについては、その狭ピッチ
化はより困難である。これは、例えばワイヤボンディン
グに用いるアルミニウムや金等のワイヤは、ある程度の
引張強度が確保されたものであればよい。これと比較し
て、前記プローブピンについては、その先端を所望のパ
ッドに接触させると共に、その接触状態を保持させなけ
ればならない。従って、該プローブピンについては、所
定の剛性を備えなければならず、その太さを細くするこ
となどには必然的に限界がある。又、このようなプロー
ブピンを多数前記プローブカードに取り付けることにつ
いても、その狭ピッチ化には限界がある。

【００２０】このような点に鑑み、本発明では、前記プ
ローブピンにて接触されるテスト対象となる前記半導体
集積回路側のパッドについて、その大きさやピッチをよ
り拡大するという観点でなされている。

【００２１】このように前記プローブピンにて接触され
るパッドの大きさやピッチを拡大するため、本発明にお
いては、より数の少ないテスト専用パッドを、テスト対
象となる半導体集積回路を作り込んだ前記半導体ウエハ
上の、その半導体集積回路チップ外周や、その更に外側
のスクライブライン上、あるいは、このようなスクライ
ブラインより更に外側の該半導体ウエハの外周に設ける
ようにしている。又、本発明においては、このような数
の限られた前記テスト専用パッドから、テスト対象の前
記半導体集積回路の多数の前記パッドに対して信号を出
力するために、特にシフトレジスタを構成するように
し、このような限られた数の前記テスト専用パッドから
順次シリアルに、テスト対象のこのような半導体集積回
路の前記パッドへ設定する論理状態を入力するようにし
ている。

【００２２】図１は、本発明の要旨を示すブロック図で
ある。

【００２３】この図１において、パッド論理状態設定部
１０は、トライステート出力バッファゲート１２と、設
定論理状態記憶部１６と、設定選択状態記憶部１８とに
より構成されている。

【００２４】まず、前記トライステート出力バッファゲ
ート１２は、入力及び出力と共に、選択入力を有する、
トライステート出力のものである。即ち、該トライステ
ート出力バッファゲート１２は、前記選択入力へ入力さ
れる論理状態に応じて、ハイインピーダンス状態、ある
いはその前記入力へ入力される論理状態に応じたＨ状態
又はＬ状態を出力する。特に、該トライステート出力バ
ッファゲート１２は、パッド２の１つに接続された、そ
の前記出力から、このようなトライステートの論理状態
を出力するものである。

【００２５】次に、前記設定論理状態記憶部１６は、こ
のような前記トライステート出力バッファゲート１２の
前記入力へ入力する論理状態を記憶する。又、前記設定
選択状態記憶部１８は、前記トラステート出力バッファ
ゲート１２の前記選択入力へ入力する論理状態を記憶す
る。

【００２６】本発明においては、このような構成の前記
パッド論理状態設定部１０を、テスト対象となる前記半
導体集積回路のそれぞれの前記パッド２に対して、１つ
ずつ設けるようにしている。

【００２７】更に、このような複数の前記パッド論理状
態設定部１０について、複数の前記設定論理状態記憶部
１６及び複数の前記設定選択状態記憶部１８によって、
シフトレジスタを構成するようにしている。このシフト
レジスタは、テスト対象となる前記半導体集積回路外部
から入力される信号に従って、当該半導体集積回路外部
から入力される論理状態が順次シフトされるものであ
る。

【００２８】更に、本発明においては、前記シフトレジ
スタへテスト対象の当該半導体集積回路外部から論理状
態を入力するために、特に、テスト専用パッドを備えて
いる。更に、該シフトレジスタに記憶される論理状態を
順次シフトさせる信号、例えば前記図１では、クロック
信号ＣＫを、当該半導体集積回路外部から入力するため
の別の前記テスト専用パッドを備えている。

【００２９】以上説明したように、本発明においては、
前述のようにシフトレジスタを活用するようにしている
ため、テスト対象となる前記半導体集積回路のパッド数
が増大したとしても、ごく限られた数の前記テスト専用
パッドのみを備えればよい。このように該テスト専用パ
ッドの数は限られているため、該テスト専用パッドの大
きさをより大きくしたり、該テスト専用パッドの配置間
隔をより広くすることも可能である。

【００３０】従って、前記プローブカードに設けられ
る、前記テスト専用パッドへ接触させる前記プローブピ
ンの数を減少することができるだけでなく、その配置間
隔をより拡大することが可能であり、そのプローブピン
の太さをより太くすることも可能である。従って、該プ
ローブカードのコスト低減を図ることができるだけでな
く、その構造をより丈夫にすることができ、信頼性等を
向上することも可能である。

【００３１】又、本発明においては、テスト対象の前記
半導体集積回路の前記パッドの数が増大したとしても、
必ずしも前記テスト専用パッドの数は増大しない。むし
ろ、テスト対象となる前記半導体集積回路の種類等に応
じて前記パッドの数が異なっても、前記テスト専用パッ
ドの数やその配置パターンを一定とすることもできる。
従って、テスト対象の多種に亘る前記半導体集積回路に
対して、前記プローブピンの数及びその配置パターンが
同一の前記プローブカードを共用することも考えられ
る。これによって、該プローブカードに関するコストや
保守に要する能力を低減することができる。

【００３２】更に、このように前記テスト専用パッドの
大きさはより大きく、その配置間隔もより拡大されてい
るため、前記プローブテスト時の前記プロードカードの
位置決め精度をより抑えることも可能である。従って、
この点での、前記半導体集積回路テスト装置のコストを
より低減することが可能である。

【００３３】なお、本発明はこれに限定されるものでは
ないが、前記パッド論理状態設定部１０や前記テスト専
用パッドを、一般には、テスト対象の前記半導体集積回
路の外周に作ることができる。更には、これらパッド論
理状態設定部１０やテスト専用パッドを、このような半
導体集積回路の外周の更に外側にある、前記スクライブ
ライン上に作り込むことも可能である。該スクライブラ
インは、前記ダイシング工程での切り代となる。従っ
て、前記スクライブライン上等へ設けることで、このよ
うなダイシング工程の後の、パッケージング等される前
記半導体集積回路チップについては、これらパッド論理
状態設定部１０やテスト専用パッドの、少なくともその
一部は切り代となって含まれず、該半導体集積回路チッ
プの小型化あるいは集積度向上等を図ることが可能であ
る。

【００３４】

【実施例】以下、図を用いて本発明の実施例を詳細に説
明する。

【００３５】図２は、本発明が適用された半導体集積回
路の第１実施例のテスト専用回路部を中心としたブロッ
ク図である。

【００３６】この図２において、テスト対象となる前記
半導体集積回路に作り込む、テスト対象となる論理回路
は、内部論理回路１ｃで示される。該内部論理回路１ｃ
は、ボンディングパッド２によって、その半導体集積回
路外部と接続される。多数設けられる前記ボンディング
パッド２は、その半導体集積回路チップのレイアウトに
おいて、前記内部論理回路１ｃの外側（外周）に設けら
れる。

【００３７】更に、前記半導体集積回路チップのこのよ
うな多数の前記ボンディングパッド２の外側には、テス
ト専用回路部１ｂが設けられている。該テスト専用回路
部１ｂ内には、前記ボンディングパッド２毎に、パッド
テスト回路部６が設けられている。該パッドテスト回路
部６は、パッド論理状態設定部１０と、パッド論理状態
読み出し部２０Ａとにより構成される。

【００３８】まず、詳しく後述するように前記パッド論
理状態設定部１０が有するシフトレジスタ側設定論理状
態記憶部として用いられるＤ型フリップフロップ１６
ａ、及びシフトレジスタ側設定選択状態記憶部として用
いられるＤ型フリップフロップ１８ａは、複数の該パッ
ド論理状態設定部１０をその入力ＳＩ及び出力ＳＵを相
互に順次シリアル接続することで、シフトレジスタとし
て構成される。又、詳しく後述するように前記パッド論
理状態読み出し部２０Ａの読み出し論理状態記憶部とし
て用いられるＤ型フリップフロップ２２は、複数の該パ
ッド論理状態読み出し部２０Ａをその入力ＲＩ及び出力
ＲＵを相互に順次シリアル接続することで、シフトレジ
スタが構成される。又、これらパッド論理状態設定部１
０の出力ＴＵと、前記パッド論理状態読み出し部２０Ａ
の入力ＴＩとは、対応する１つのパッド２へ接続されて
いる。

【００３９】更に、全ての前記パッド論理状態設定部１
０のその入力ＣＫ、及び全ての前記パッド論理状態読み
出し部２０Ａのその入力ＣＫは、いずれも、テスト専用
パッド４Ａへ接続されている。該テスト専用パッド４Ａ
からは、複数の前記パッド論理状態設定部１０にて構成
されるシフトレジスタで記憶される論理状態を順次シフ
トする際の、又、複数の前記パッド論理状態読み出し部
２０Ａにて構成される前記シフトレジスタで記憶される
論理状態を順次シフトさせるクロック信号ＣＫが入力さ
れる。

【００４０】同様に、全ての該パッド論理状態設定部１
０の入力ＳＴは、テスト専用パッド４Ｂへ接続されてい
る。前記テスト専用パッド４Ｂからは、シフトレジスタ
として構成され順次シフトしながら設定された複数の前
記パッド論理状態設定部１０における論理状態を、それ
ぞれに対応する前記ボンディングパッド２側へ出力する
ように、前記Ｄ型ラッチ１８ｂあるいは１６ｂへ実際に
取り込むためのストローブＳＴ信号が入力される。

【００４１】全ての前記パッド論理状態読み出し部２０
Ａの前記入力ＳＬは、いずれも、テスト専用パッド４Ｃ
へ接続されている。前記テスト専用パッド４Ｃからは、
対応する前記ボンディングパッド２から前記パッド論理
状態読み出し部２０Ａへ論理状態を読み出すための選択
信号ＳＴが入力される。

【００４２】次に、前述のように順次シリアルに接続さ
れた複数の前記パッド論理状態設定部１０の、その全体
の一端の前記入力ＳＩには、データ制御回路３０の出力
ＳＵが接続されている。又、前記入力ＲＩ及び前記出力
ＲＵについて順次シリアルに接続された複数の前記パッ
ド論理状態読み出し部２０Ａの、その全体の一端の前記
出力ＲＵには、前記データ制御回路３０の入力ＲＩが接
続されている。又、該データ制御回路３０の入力ＳＬに
は、前記テスト専用パッド４Ｃが接続され、入出力ＤＴ
にはテスト専用パッド４Ｄが接続されている。該データ
制御回路３０は、複数の前記パッド論理状態設定部１０
にて構成されたシフトレジスタに対して当該半導体集積
回路外部から論理状態を前記テスト専用パッド４Ｄから
入力するか、あるいは、複数の前記パッド論理状態読み
出し部２０Ａにて構成された前記シフトレジスタから当
該半導体集積回路外部へ前記テスト専用パッド４Ｄを経
て出力するかを切り替え選択するものである。この切り
替え選択は、前記入力ＳＬへ入力される信号に従ってな
される。

【００４３】図３は、本第１実施例における半導体集積
回路チップの概略レイアウト図である。

【００４４】この図３においては、前記図２に示した前
記テスト専用回路部１ｂと該テスト専用回路部１ｂの内
側に配置される多数の前記ボンディングパッド２と、前
記内部論理回路１ｃとが、内部回路領域１ａに作り込ま
れる。該内部回路領域１ａが作り込まれた半導体集積回
路チップ１における、この図３での下方には、図示され
る如く、前記テスト専用パッド４Ａ〜４Ｄ、４Ｇ、４Ｖ
が配置されている。これらテスト専用パッド４Ａ〜４
Ｄ、４Ｇ、４Ｖは、前記内部回路領域１ａへ作り込まれ
る多数の前記ボンディングパッド２よりも、その大きさ
がより大きくされ、その配置間隔がより拡大されてい
る。

【００４５】図４は、本第１実施例の半導体集積回路チ
ップの一部が拡大されたレイアウト図である。

【００４６】この図４は、前記図３のレイアウト図の前
記半導体集積回路チップ１の、特に該図３での右下部の
拡大図となっている。即ち、前記テスト専用パッド４Ａ
〜４Ｄの配置位置付近の拡大図となっている。

【００４７】この図４に示される如く、前記内部回路領
域１ａの最も外側は、前記テスト専用回路部１ｂが作り
込まれる領域となっている。又、該領域の内側には、多
数の前記ボンディングパッド２が配列配置されている。
更に、このように配列された多数の該ボンディングパッ
ド２の内側の領域には、前記内部論理回路１ｃが作り込
まれている。

【００４８】まず、多数の前記ボンディングパッド２
は、前記内部論理回路１ｃ内の所定配線へ接続されてい
る。従って、後工程で前記ボンディングパッド２へ実際
にワイヤがボンディングされることで、前記内部論理回
路１ｃ中の回路が当該半導体集積回路の外部へ接続され
る。又、複数のこれらボンディングパッド２は、更に、
前記テスト専用回路部１ｂへも接続されている。又、該
テスト専用回路部１ｂは、図示される前記テスト専用パ
ッド４Ａ〜４Ｄ、及び図示されない前記テスト専用パッ
ド４Ｇ及び４Ｖに、前記図２を用い前述したように接続
されている。

【００４９】なお、この図４において、前記半導体集積
回路チップ１が実際にパッケージングされた後に必要な
部分は、前記ボンディングパッド２が配列されている部
分より内側のみである。従って、前記ダイシング工程で
切断される前記スクライブラインは、配列された前記ボ
ンディングパッド２より外側となる。

【００５０】図５は、本第１実施例に用いられる前記パ
ッド論理状態設定部の論理回路図である。

【００５１】この図５に示す如く、前記図２に示した前
記パッド論理状態設定部１０は、トライステート出力バ
ッファゲート１２と、エッジトリガ型のＤ型フリップフ
ロップ１６ａ及び１８ａと、ストローブ型のＤ型フリッ
プフロップ１６ｂ及び１８ｂとにより構成されている。

【００５２】前記Ｄ型フリップフロップ１６ａ及び１６
ｂにて、前記図１に示す前記設定論理状態記憶部１６が
構成される。即ち、本実施例においては、前記設定論理
状態記憶部１６は、シフトレジスタ側記憶部の前記Ｄ型
ラッチ１６ａと、設定側記憶部の前記Ｄ型フリップフロ
ップ１６ｂを有する。又、前記Ｄ型フリップフロップ１
８ａ及び１８ｂによって、前記設定選択状態記憶部１８
が構成される。即ち、前記設定選択状態記憶部１８は、
シフトレジスタ側記憶部の前記Ｄ型フリップフロップ１
８ａと、設定側記憶部の前記Ｄ型フリップフロップ１８
ｂとで構成される。

【００５３】ここで、このようなシフトレジスタ側記憶
部とされた前記Ｄ型フリップフロップ１６ａ及び１８ａ
については、複数の前記パッド論理状態設定部１０にお
いて相互に前記入力ＳＩ及び前記出力ＳＵでシリアルに
接続されることで、シフトレジスタを構成する。又、こ
のようなシフトレジスタの一部とされる前記Ｄ型フリッ
プフロップ１６ａ及び１８ａに対して、まず前記Ｄ型フ
リップフロップ１６ｂは、順次シフトされながら前記Ｄ
型フリップフロップ１６ａへ設定された論理状態を、前
記トライステート出力バッファゲート１２の前記出力へ
出力するよう取り込み、記憶する。一方、前記Ｄ型フリ
ップフロップ１８ｂは、シフトレジスタの一部として順
次シフトされ設定された前記Ｄ型フリップフロップ１８
ａの論理状態を、前記トライステート出力バッファゲー
ト１２の前記選択入力へ出力するよう取り込み、記憶す
る。

【００５４】このように、本実施例で用いられる前記パ
ッド論理状態設定部１０において、前記設定論理状態記
憶部１６及び前記設定選択状態記憶部１８が、いずれも
前記シフトレジスタ側記憶部と前記設定側記憶部とによ
って構成されているため、複数の前記パッド論理状態設
定部１０によるシフトレジスタが論理状態を順次シフト
する際にも、前記トライステート出力バッファゲート１
２の出力する論理状態は影響を受けない。

【００５５】又、このように論理状態を順次シフトしな
がら前記Ｄ型フリップフロップ１６ａあるいは１８ａに
設定した後には、信号ＳＴを入力することで、前記Ｄ型
フリップフロップ１６ａに記憶され、その出力（Ｑバ
ー）から出力される論理状態は前記Ｄ型フリップフロッ
プ１６ｂに取り込まれる。又、該Ｄ型フリップフロップ
１６ｂに取り込まれた論理状態は、前記トライステート
出力バッファゲート１２の前記入力へ出力される。

【００５６】又、このように順次シフトされ設定され
た、前記Ｄ型フリップフロップ１８ａに記憶され、その
出力（Ｑバー）から出力される論理状態は、前記信号Ｓ
Ｔによって前記Ｄ型フリップフロップ１８ｂへ取り込ま
れ、記憶される。又、該Ｄ型フリップフロップ１８ｂに
取り込まれた論理状態は、前記トライステート出力バッ
ファゲート１２の前記選択入力へ出力される。

【００５７】図６は、本第１実施例に用いられる前記パ
ッド論理状態読み出し部の論理回路図である。

【００５８】この図６においては、前記図２に示した前
記パッド論理状態読み出し部２０Ａの論理回路図が示さ
れる。該パッド論理状態読み出し部２０Ａは、読み出し
論理状態記憶部として用いられるＤ型フリップフロップ
２２と、マルチプレクサ２４と、バッファゲート１４と
により構成される。このような前記パッド論理状態読み
出し部２０Ａは、複数の前記ボンディングパッド２に対
応して複数設けられ、それぞれの前記入力ＲＩ及びそれ
ぞれの前記出力ＲＵについて、相互にシリアルに接続さ
れ、シフトレジスタとして動作するようにされる。

【００５９】まず、前記マルチプレクサ２４は、２入力
である。即ち、該マルチプレクサ２４は、その選択入力
ＳへＨ状態が入力されると、その入力１へ入力される論
理状態をその出力Ｕへ出力する。又、該マルチプレクサ
２４は、前記選択入力ＳへＬ状態が入力されると、その
入力０へ入力される論理状態を前記出力Ｕから出力す
る。

【００６０】該マルチプレクサ２４の前記入力１へは、
前記バッファゲート１４を経て、対応する前記ボンディ
ングパッド２の論理状態が入力される。一方、該マルチ
プレクサ２４の前記入力０へは、前記Ｄ型フリップフロ
ップ２２の出力Ｑの論理状態が入力される。

【００６１】ここで、前記テスト専用パッド４Ｃから入
力される前記信号ＳＬをＨ状態とし、この後、前記テス
ト専用パッド４Ａから前記クロック信号ＣＫを入力する
と、前記ボンディングパッド２の論理状態は、当段のパ
ッド論理状態読み出し部２０Ａの前記バッファゲート１
４及び前記マルチプレクサ１４を経て、次段のパッド論
理状態読み出し部２０Ａの前記Ｄ型フリップフロップ２
２へ取り込まれる。この後、前記テスト専用パッド４Ｃ
から入力される前記信号ＳＬの論理状態をＬ状態とした
後、前記テスト専用パッド４Ａから前記クロック信号Ｃ
Ｋを順次入力すれば、前記ボンディングパッド２からこ
のように対応する前記Ｄ型フリップフロップ２２へ取り
込まれた論理状態は順次シフトされる。最終的には、こ
のように順次シフトされる論理状態は、前記データ制御
回路３０を経て、前記テスト専用パッド４Ｄから出力す
ることができる。

【００６２】図７は、本第１実施例に用いられる前記デ
ータ制御回路の論理回路図である。

【００６３】この図７においては、前記図２に示した前
記データ制御回路３０の論理回路図が示される。該デー
タ制御回路３０は、トライステート出力バッファゲート
１２と、バッファゲート１４とにより構成される。

【００６４】まず、前記トライステート出力バッファゲ
ート１２の出力及び前記バッファゲート１４の入力は、
いずれも、該データ制御回路３０の入出力ＤＴへ接続さ
れている。該入出力ＤＴは、前記テスト専用パッド４Ｄ
へ接続されている。又、前記トライステート出力バッフ
ァゲートについて、その入力は前記データ制御回路３０
の前記入力ＲＩに接続され、その選択入力は該データ制
御回路３０の前記入力ＳＬへ接続されている。又、前記
バッファゲート１４については、その出力は前記データ
制御回路３０の前記出力ＳＵへ接続されている。

【００６５】従って、このようなデータ制御回路３０に
あって、前記テスト専用パッド４Ｄへ接続されている前
記入出力ＤＴの論理状態は、前記バッファゲート１４を
経て、前記図２で最も下段に示される前記パッド論理状
態設定部１０の前記入力ＳＩへ出力される。又、前記デ
ータ制御回路３０の前記入力ＳＬが接続される前記テス
ト専用パッド４ＣからＨ状態を入力することで、前記図
２で最も下段に示される前記パッド論理状態読み出し部
２０Ａの前記出力ＲＵの論理状態を、前記トライステー
ト出力バッファゲート１２を経て前記テスト専用パッド
４Ｄへ出力することができる。

【００６６】以下、具体例にて、本実施例の作用を説明
する。

【００６７】まず、以下の作用の説明の前提として、前
記図２に示される前記テスト専用回路部１ｂに接続され
る前記ボンディングパッド２の個数を合計４個とし、こ
れに対応する前記パッドテスト回路部６の個数を合計４
個と限定する。又、これらボンディングパッド２につい
て、前記図２において最も下方のものから順に符号Ｐ１
〜Ｐ４とする。又、これらボンディングパッドＰ１〜Ｐ
４それぞれに接続される前記内部論理回路１ｃの動作
は、図８の真理値表に示すとおりである。

【００６８】この図８においては、Ｔ１において前記内
部論理回路１ｃへ入力される１つの論理状態の入力パタ
ーンが示される。又、Ｔ２は、この入力パターンＴ１に
対して前記内部論理回路１ｃが動作し、その結果前記ボ
ンディングパッドＰ１〜Ｐ４から出力される論理状態の
出力パターンを示す。更に、Ｔ３は、前記内部論理回路
１ｃの前記ボンディングパッドＰ１〜Ｐ４に入力される
論理状態の別の入力パータンである。又、Ｔ４は、この
入力パターンＴ３に対する、前記内部論理回路１ｃの動
作結果によって前記ボンディングパッドＰ１〜Ｐ４から
出力される出力パターンである。

【００６９】又、この図８において、前記入力パターン
Ｔ１及びＴ３での、“１”は、Ｈ状態の入力を行うこと
を示す。“０”はＬ状態の入力を行うことを示す。
“Ｘ”は、Ｈ状態の入力も行わず又Ｌ状態の入力も行わ
ず、入力としてハイインピーダンス状態とすることを示
す。

【００７０】又、この図８において、前記出力パタータ
ンＴ２及びＴ４では、“Ｈ”はＨ状態が前記内部論理回
路１ｃから出力されることを示す。“Ｌ”は、Ｌ状態が
出力されることを示す。“Ｘ”は、ハイインピーダス状
態が出力されることを意味する。

【００７１】まず、前記入力パターンＴ１では、前記ボ
ンディングパッドＰ１、Ｐ３及びＰ４にのみ、Ｈ状態あ
るいはＬ状態の入力を行う。即ち、前記ボンディングパ
ッドＰ２はハイインピーダンス状態である。又、前記ボ
ンディングパッドＰ１及びＰ３へはＨ状態が入力され、
前記ボンディグパッドＰ４へはＬ状態が入力される。

【００７２】このような入力パターンＴ１に対して前記
内部論理回路１ｃから出力される前記出力パターンＴ２
では、前記ボンディングパッドＰ１、Ｐ３及びＰ４を経
て前記内部論理回路１ｃからは、ハイインピーダンス状
態が出力される。又、前記ボンディングパッドＰ２を経
て前記内部論理回路１ｃからは、Ｈ状態が出力される。

【００７３】次に、前記入力パターンＴ３では、前記ボ
ンディングパッドＰ１及びＰ４からＨ状態又はＬ状態の
論理状態を入力する。前記ボンディングＰ２及びＰ３は
ハイインピーダンス状態の入力となる。特に、前記ボン
ディングパッドＰ１からはＬ状態を入力し、前記ボンデ
ィングパッドＰ４からはＨ状態を入力する。

【００７４】前記出力パターンＴ４では、このような前
記入力パターンＴ３に対して前記内部論理回路１ｃは、
前記ボンディングパッドＰ１、Ｐ３及びＰ４を経て、ハ
イインピーダンス状態を出力する。又、前記ボンディン
グパッドＰ２からは、前記内部論理回路１ｃはＨ状態を
出力する。

【００７５】図９は、本第１実施例の動作例を示すタイ
ムチャートである。

【００７６】この図９において、期間Ａ１では、前記図
８の前記入力パターンＴ１を本発明を適用し設定してい
る。期間Ａ２では、前記出力パターンＴ２の読み出し確
認を行っている。期間Ａ３では、本発明を適用し前記入
力パータンＴ３の設定を行っている。期間Ａ４では、前
記入力パターンＴ３に対応する前記出力パターンＴ４の
読み出し確認を行っている。

【００７７】まず、この図９においては、前記テスト専
用パッド４Ａから入力される前記クロック信号ＣＫが示
される。この図９の該クロック信号ＣＫのタイムチャー
ト上方には、前記期間Ａ１〜Ａ４それぞれにおける、パ
ルス番号が示される。又、この図９では、前記テスト専
用パッド４Ｂから入力される前記信号ＳＴ、前記テスト
専用パッド４Ｃから入力される前記信号ＳＬ、及び前記
テスト専用パッド４Ｄから入力される前記信号ＤＴが示
される。

【００７８】なお、この図９に示される前記信号ＤＴに
おいて、Ｃ１〜Ｃ４は、この順に、前記ボンディングパ
ッドＰ１〜Ｐ４に対応する前記パッド論理状態設定部１
０の前記Ｄ型フリップフロップ１８ａあるいは１８ｂに
最終的に設定される論理状態を示す。Ｉ１〜Ｉ４は、こ
の順に、前記ボンディングパッドＰ１〜Ｐ４に対応し
た、これらボンディングパッドＰ１〜Ｐ４に対応して設
けられる前記パッド論理状態設定部１０の前記Ｄ型フリ
ップフロップ１６ａあるいは１６ｂへ最終的に設定され
る論理状態である。符号Ｏ１〜Ｏ４は、この順に、前記
ボンディングパッドＰ１〜Ｐ４に対応した、これらボン
ディングパッドＰ１〜Ｐ４に対応して設けられる前記パ
ッド論理状態読み出し部２０Ａの前記Ｄ型ラッチ２２に
最終的に設定される論理状態である。

【００７９】この図９の前記期間Ａ１において、第１番
目の前記クロック信号ＣＫの立上がりでは、Ｃ４で示さ
れるとおり、前記ボンディングパッドＰ４に対応する前
記Ｄ型ラッチ１８ａ及び１８ｂへ設定される、Ｈ状態が
入力される。次に、第２番面の前記クロック信号ＣＫの
立上がりでは、Ｉ４で示される如く、前記ボンディング
パッドＰ４に対応する前記Ｄ型フリップフロップ１６ａ
及び１６ｂに最終的に設定されるＬ状態が入力される。
第３番目の前記クロック信号ＣＫの立上がりでは、Ｃ３
で示される如く、前記ボンディングパッドＰ３に対応す
る前記Ｄ型ラッチ１８ａあるいは１８ｂに最終的に設定
されるＨ状態が入力される。第４番面の前記クロック信
号ＣＫの立上がりでは、Ｉ３で示される如く、前記ボン
ディングパッドＰ３の前記Ｄ型ラッチ１６ａ及び１６ｂ
に最終的に設定される、Ｈ状態が入力されている。以下
同様に、第５番目〜第８番目の前記クロック信号ＣＫの
立上がりによって、対応する前記ボンディングパッドＰ
２あるいはＰ１の、前記Ｄ型ラッチ１８ａ、１８ｂ、１
６ａあるいは１６ｂに最終的に設定される論理状態が入
力される。

【００８０】なお、このように説明した前記期間Ａ１と
同様、前記期間Ａ３についても、前記クロック信号ＣＫ
の立上がりに同期して、順次論理状態が入力される。

【００８１】一方、前記期間Ａ１において設定された前
記入力パターンＴ１に対応し、少なくとも前記期間Ａ１
の第１番目の前記クロック信号ＣＫの立上がり時までに
は、前記出力パターンＴ２の論理状態が前記ボンディン
グパッドＰ１〜Ｐ４から出力される。このように出力さ
れる論理状態は、前記信号ＳＬをＬ状態としながら、順
次前記クロック信号ＣＫを入力しながら読み出される。

【００８２】この図９の前記期間Ａ２では、Ｏ１で示さ
れる如く、第１番目の前記クロック信号ＣＫの立上がり
でＬ状態が読み出される。Ｏ２で示される如く、第２番
目の前記クロック信号ＣＫの立上がりでＨ状態が読み出
される。Ｏ３で示される如く、前記クロック信号ＣＫ３
の立上がりにて、前記ボンディングパッドＰ３から出力
されるＬ状態が読み出される。Ｏ４で示される如く、前
記クロック信号ＣＫの第４番目の立上がりで、前記ボン
ディングパッドＰ４からのＬ状態が読み出される。

【００８３】なお、前記期間Ａ４についても、同様に前
記ボンディングパッドＰ１〜Ｐ４の論理状態が順次読み
出される。

【００８４】以上説明したとおり、本第１実施例では本
発明を適用し、半導体集積回路のそのパッケージに設け
られるピンの数が増大し、これに伴なってその半導体集
積回路チップ上のボンディングパッドの数が増大し、例
えば該ボンディングパッド自体が小型化してしまった
り、又該ボンディングパッドの配置間隔が狭くなってし
まう等の作業条件の悪化が生じてしまっても、プローブ
テストをより能率よく行うことができる。即ち、本第１
実施例では本発明を適用し、前記プローブテストの際に
はプローブピンは前記ボンディングパッドに拘らず比較
的大きくし、又その配置間隔も比較的拡大できる前記テ
スト専用パッドへ接触すればよいため、その作業能率を
向上することが可能である。

【００８５】図１０は、本発明が適用された半導体集積
回路の第２実施例が複数作り込まれている半導体ウエハ
の平面図である。

【００８６】この図１０においては、１つの半導体ウエ
ハ上に作り込まれている、本発明が適用された１つの半
導体集積回路チップ１Ａ及び５個の半導体集積回路チッ
プ１Ｂが示されている。

【００８７】前記第１実施例については、例えば前記図
３等に示されたように、前記半導体集積回路チップ１毎
に前記テスト専用パッド４Ａ〜４Ｄ、４Ｇ、４Ｖが設け
られている。比較して、本第２実施例については、この
ような前記テスト専用パッドは１つの前記半導体集積回
路チップ１Ａにのみ設けられ、前記半導体集積回路チッ
プ１Ｂについては、このようなテスト専用パッドは設け
られていない。

【００８８】本第２実施例においては、前記半導体集積
回路チップ１Ａ及び５つの前記半導体集積回路チップ１
Ｂには、多数設けられた前記ボンディングパッド２に対
して、本発明が適用される前記テスト専用回路部１ｂが
設けられている。又、該テスト専用回路部１ｂについて
は、その前記パッド論理状態設定部１０の前記Ｄ型フリ
ップフロップ１６ａ及び１８ａがシフトレジスタとして
構成され、前記パッド論理状態読み出し部２０Ａの前記
Ｄ型フリップフロップ２２がシフトレジスタとして構成
される。

【００８９】特に、本第２実施例にあっては、これらパ
ッド論理状態設定部１０及びパッド論理状態読み出し部
２０Ａに関するこのようなシフトレジスタの構成が、１
つの前記半導体集積回路チップ１Ａ及び５つの前記半導
体集積回路チップ１Ｂの、全体に亘って構成されてい
る。従って、これら半導体集積回路チップ１Ａ及び１Ｂ
について、このように前記パッド論理状態設定部１０に
て構成されるシフトレジスタを用いて前記半導体ウエハ
外部から論理状態を設定する際や、このように前記パッ
ド論理状態読み出し部２０Ａにて構成されるシフトレジ
スタを用いて前記半導体ウエハ外部から論理状態を読み
出す際には、これら半導体集積回路チップ１Ａや半導体
集積回路チップ１Ｂに亘って、論理状態が順次シフトさ
れる。

【００９０】本第２実施例についても、前記第１実施例
と同様に、各半導体集積回路チップ１Ａ及び１Ｂ上の前
記ボンディングパッド２の個数に拘らず、１組の前記テ
スト専用パッド４Ａ〜４Ｄ、４Ｇ、４Ｖを用いて、半導
体ウエハの外部からプローブピンを用い、前記半導体集
積回路チップ１Ａ及び１Ｂの前記内部論理回路１Ｃへの
論理状態の設定や読み出しを行うことが可能である。更
に、本実施例においては、合計６個の前記半導体集積回
路チップ１Ａ及び１Ｂに対して、１組のみの前記テスト
専用パッド４Ａ〜４Ｄ、４Ｇ、４Ｖが設けられているた
め、このような６個の前記半導体集積回路チップ１Ａ及
び１Ｂに対してプローブテストをする際には、前記プロ
ーブカードの位置決めを１回のみ行えばよい。従って、
テスト作業能率を向上することができる。

【００９１】本第２実施例については、前記テスト専用
回路部１Ｂに関するシフトレジスタの長さ（シリアルに
されているビット長）が前記第１実施例に比べ数倍長く
なっており、これに伴なって論理状態の設定や読み出し
の際の、論理状態のシフト回数が増加してしまってい
る。しかしながら、一般には、このような論理状態のシ
フト時間に比べ、前記プローブカードの位置決め時間の
方が長いものであるので、全体としては、テスト時間の
短縮を図ることが可能である。

【００９２】なお、本第２実施例において、合計６個の
前記半導体集積回路チップ１Ａ及び１Ｂに共通にして設
けられた前記テスト専用パッド４Ａ〜４Ｄ、４Ｇ、４Ｖ
が前記半導体集積回路チップ１Ａに設けられている。し
かしながら、これらテスト専用パッド４Ａ〜４Ｄ、４
Ｇ、４Ｖは、このように前記半導体集積回路チップ１Ａ
の領域内に設ける必要は必ずしもなく、前記半導体ウエ
ハ上のこれら半導体集積回路チップ１Ａあるいは１Ｂの
領域外に設けることもできる。例えば、この図１０にお
いて、前記半導体集積回路チップ１Ａの領域の外側の、
該半導体集積回路チップ１Ａの左方側に、これらテスト
専用パッド４Ａ〜４Ｄ、４Ｇ、４Ｖを設けることも可能
である。これによって、前記半導体集積回路チップ１Ａ
のチップサイズの縮小や、集積度の向上等を上げること
が可能である。

【００９３】なお、図１１は、前記第１実施例あるいは
前記第２実施例に用いられる前記パッド論理状態読み出
し部の変形例である。

【００９４】この図１１に示されるパッド論理状態読み
出し部２０Ｂは、前記図６に示した前記パッド論理状態
読み出し部２０Ａの変形例であり、該パッド論理状態読
み出し部２０Ａに置換えて用いることができる。

【００９５】該パッド論理状態読み出し部２０Ｂについ
ても、前記パッド論理状態読み出し部２０Ａと同様、前
記読み出し論理状態記憶部として用いられる前記Ｄ型フ
リップフロップ２２と、２入力の前記マルチプレクサ２
４と、バッファゲート１４とにより構成されている。

【００９６】図１２は、本発明が適用された第３実施例
の半導体集積回路の前記テスト専用回路部を中心とした
回路図である。

【００９７】本第３実施例については、前記図２に示し
た第１実施例のものと、その機能は同等のものである。
本第３実施例については、前記第２実施例と比べ、前記
図２に示す前記データ制御回路３０付近の回路のみが異
なるだけである。

【００９８】即ち、まず、前記第１実施例については、
前記図２中で最も下段に示される前記パッドテスト回路
部６の前記パッド論理状態設定部１０の前記入力ＳＩ、
及び前記パッド論理状態読み部し部２０Ａの前記出力Ｒ
Ｕが、それぞれ、前記データ制御回路３０の前記出力Ｓ
Ｕ、あるいは前記入力ＲＩに接続されていた。これと比
較して、本第３実施例については、前記図１２中で最も
下段に示される前記パッドテスト回路部６の前記パッド
論理状態設定部１０の前記入力ＳＩが専用の前記テスト
専用パッド４Ｆに接続され、前記パッド論理状態読み出
し部２０Ａの前記出力ＲＵが専用の前記テスト専用パッ
ド４Ｅへ接続されている。

【００９９】従って、本第３実施例については、その半
導体集積回路チップ外部からの論理状態の設定と論理状
態との読み出しとを、このような独立した前記テスト専
用パッド４Ｆ及び４Ｅを用い、例えば同時にも行うこと
が可能となっている。

【０１００】

【発明の効果】以上説明したとおり、本発明によれば、
半導体集積回路のそのパッケージに設けられるピンの数
が増大し、これに伴なってその半導体集積回路チップ上
のボンディングパッドの数が増大し、例えば該ボンディ
ングパッド自体が小型化してしまったり、又該ボンディ
ングパッドの配置間隔が狭くなってしまう等の作業条件
の悪化が生じてしまっても、プローブテストをより能率
よく行うことができる。即ち、本発明によれば、前記プ
ローブテストの際にはプローブピンは前記ボンディング
パッドに拘らず比較的大きくし、又その配置間隔も比較
的拡大できる前記テスト専用パッドへ接触すればよいた
め、その作業能率を向上することが可能である。

【図面の簡単な説明】

【図１】本発明の要旨を示す論理回路図

【図２】本発明が適用された半導体集積回路の第１実施
例のテスト専用回路部を中心とした回路図

【図３】前記第１実施例の半導体集積回路チップの平面
図

【図４】前記第１実施例の半導体集積回路チップのテス
ト専用パッド付近の拡大平面図

【図５】前記第１実施例に用いられるパッド論理状態設
定部の論理回路図

【図６】前記第１実施例に用いられるパッド論理状態読
み出し部の論理回路図

【図７】前記第１実施例に用いられるデータ制御回路の
論理回路図

【図８】前記第１実施例に作り込まれる内部論理回路の
動作例を示す真理値表の線図

【図９】前記第１実施例の動作例を示すタイムチャート

【図１０】本発明が適用された半導体集積回路の第２実
施例を有する半導体ウエハの一部平面図

【図１１】前記パッド論理状態読み出し部の変形例を示
す論理回路図

【図１２】本発明が適用された半導体集積回路の第３実
施例のテスト専用回路部を中心とした論理回路図

【符号の説明】

１…半導体集積回路チップ １ａ…内部回路領域 １ｂ…テスト専用回路部（又は、その領域） １ｃ…内部論理回路（又は、その領域） ２…ボンディングパッド ４…テスト専用パッド ６…パッドテスト回路部 １０…パッド論理状態設定部 １２…トライステート出力バッファゲート １４…バッファゲート ２０Ａ…パッド論理状態読み出し部 ３０…データ制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/66 Ｆ 7735−4Ｍ Ｈ０１Ｌ 27/04 Ｅ

Claims (5)

【特許請求の範囲】
1. 【請求項１】基板に所望の論理回路が作り込まれ、又、
   その基板に作り込んだパッドにて、当該半導体集積回路
   外部に対する前記論理回路の信号の入力や出力がなされ
   る半導体集積回路において、 入力及び出力と共に選択入力を有し、前記選択入力へ入
   力される論理状態に応じて、ハイインピーダンス状態、
   あるいは前記入力へ入力される論理状態に応じたＨ状態
   又はＬ状態を、前記パッドの１つに接続された、前記出
   力から出力するトライステート出力バッファゲートと、 該トライステート出力バッファゲートの前記入力へ入力
   する論理状態を記憶する設定論理状態記憶部と、 前記トライステート出力バッファゲートの前記選択入力
   へ入力する論理状態を記憶する設定選択状態記憶部と
   の、 これらトライステート出力バッファゲート、設定論理状
   態記憶部及び設定選択状態記憶部を備えたパッド論理状
   態設定部を複数有し、 又、これら複数のパッド論理状態設定部が備えた複数の
   前記設定論理状態記憶部及び複数の前記設定選択状態記
   憶部によって、当該半導体集積回路外部から入力される
   信号に従って、当該半導体集積回路外部から入力される
   論理状態が順次シフトされるシフトレジスタが構成さ
   れ、 更に、該シフトレジスタへ当該半導体集積回路外部から
   論理状態を入力するためのテスト専用パッドと、 該シフトレジスタに記憶される論理状態を順次シフトさ
   せる信号を、当該半導体集積回路外部から入力するため
   のテスト専用パッドとを備えたことを特徴とする半導体
   集積回路。
2. 【請求項２】請求項１において、 前記パッドから読み出された論理状態を記憶する読み出
   し論理状態記憶部と、 少なくとも２つの入力のうち、一方の入力が前記パッド
   へ接続され、他方の入力が前記論理状態記憶部側に接続
   され、これら２つの入力の切り替えが当該半導体集積回
   路外部から制御されるマルチプレクサとの、 これら読み出し論理状態記憶部及びマルチプレクサを備
   えたパッド論理状態読み出し部を複数有し、 又、これら複数のパッド論理状態読み出し部が備えた複
   数の前記読み出し論理状態記憶部によって、当該半導体
   集積回路外部から入力される信号に従って論理状態が順
   次シフトされ、当該半導体集積回路外部へ読み出される
   シフトレジスタが構成され、 更に、該シフトレジスタへ当該半導体集積回路外部から
   論理状態を入力するためのテスト専用パッドと、 該シフトレジスタに記憶される論理状態を順次シフトさ
   せる信号を、当該半導体集積回路外部から入力するため
   のテスト専用パッドとを備えたことを特徴とする半導体
   集積回路。
3. 【請求項３】請求項１又は２において、前記設定論理状
   態記憶部と前記設定選択状態記憶部との少なくともいず
   れか一方が、 前記シフトレジスタとして構成され、順次シフトされる
   論理状態を記憶するシフトレジスタ側記憶部と、 該シフトレジスタ側記憶部から読み出され、前記トライ
   ステート出力バッファゲートへと出力される論理状態を
   記憶する設定側記憶部とによって構成されていることを
   特徴とする半導体集積回路。
4. 【請求項４】請求項１〜３のいずれか１つにおいて、 当該半導体集積回路が、半導体ウエハ上に形成されたも
   のであって、 又、当該半導体集積回路が、当該半導体集積回路の外側
   のスクライブラインにて、前記半導体ウエハから切断さ
   れるものであり、 前記パッド論理状態設定部及び前記テスト専用パッド
   が、当該半導体集積回路の外周乃至はスクライブライン
   上に作り込まれていることを特徴とする半導体集積回
   路。
5. 【請求項５】請求項１〜３のいずれかにおいて、 当該半導体集積回路が、複数、半導体ウエハ上に形成さ
   れたものであって、 又、当該半導体集積回路の外側のスクライブラインに
   て、前記半導体ウエハから切断されるものであり、 前記パッド論理状態設定部が、当該半導体集積回路の外
   周乃至はスクライブライン上に作り込まれ、 前記半導体ウエハ上の複数の当該半導体集積回路に共用
   される前記テスト専用パッドの少なくとも一部が、前記
   半導体ウエハの外周に作り込まれていることを特徴とす
   る半導体集積回路。