JP2008145204A - テスト回路、テスト方法、半導体集積回路 - Google Patents

Abstract

【課題】 ＬＳＩ回路の占有面積と入出力端子数の増加を抑制しつつＬＳＩ回路のテスト時間の短縮化を可能にするＬＳＩのテスト回路を提供する。
【解決手段】 スキャンパスが形成されたテスト対象チップ２に対するテストを行うための同チップ２とは別のテスト用チップ３上に形成されており、スキャンイン信号ＳＩＮが入力端子３１より入力されると、テスト入力制御回路３６によって各スキャンパス毎の分岐入力テスト信号ＳＩＮ１及びＳＩＮ２を生成し、夫々を入力用電極１１或いは１４に供給する。スキャンサンプルモードになった後、各スキャンパスからせられたテスト結果が出力用電極１７及び１８よりテスト出力制御回路３７に対して与えられ、これらが一の信号として多重化されて出力端子３４より外部に供給される。
【選択図】 図１

Description

本発明は、半導体集積回路（ＬＳＩ）のテスト回路に関し、特に大規模な論理ＬＳＩのテスト回路、及びこのテスト回路を用いたテスト方法に関する。又、本発明は、テスト回路を備えた半導体集積回路に関する。

今日の半導体プロセスの微細化に伴い、論理ＬＳＩに搭載される回路規模は増加の傾向にある。このようなプロセス微細化に伴い、同一回路規模に対する半導体の製造コストが低下する一方で、ＬＳＩの検査はテスト対象回路が増加するために試験すべき項目が多数に及ぶため、テスト時間及びテストコストの増加が問題となっている。特に、数千個から数十万個に及ぶ生産量の製品を検査するためには、製造した集積回路チップを個々に検査する際の検査時間の短縮が極めて重要である。通常、専用のＬＳＩテスト機器（ＬＳＩテスタ）にテストパタンを与えて自動的に検査を行う構成を採るが、このテストパタンはＬＳＩの機能の複雑さに応じて規模が増大する。このため、テストを効率化するために設計段階において種々の考慮がなされており、かかる設計方法をテスト容易化設計と一般的に称される。

テスト容易化設計の手法として代表的なものに、スキャンパス法がある。スキャンパス法では、ＬＳＩ中に含まれるフリップフロップの全部または一部をテスト用のフリップフロップ（以下、「スキャンフリップフロップ」と記載）に置き換え、これらをシリアルに接続してスキャンパス（スキャンチェインとも称する）を形成する。

スキャンパス法では、各スキャンフリップフロップ間をシリアルに接続したシフトレジスタを構成することで、外部よりＬＳＩ内部のフリップフロップを直接制御・観測する経路を確立する。又、スキャンフリップフロップを用いて、テスト時に順序回路をすべて組合せ回路として取り扱う。このため、スキャンパス法では計算機による実用上充分な品質のテストパタン自動発生が可能である。従って、大規模な論理ＬＳＩではテストが容易となるスキャンパス法に基づくテスト容易化設計が採用されることが多い。

図４はスキャンパス形成がされたＬＳＩ回路（テスト対象回路）の従来の構成を示すブロック図である。図４に示されるＬＳＩ回路５０は、テスト対象となる組み合わせ回路部２０、８個のスキャンフリップフロップ２１〜２８、入力端子５１〜５３、及び出力端子５４を備え、８個のスキャンフリップフロップ２１〜２８が相互にシリアル接続されることでスキャンパスが形成されている。

８個のスキャンフリップフロップ２１〜２８は、何れもＤタイプのフリップフロップであり、主入力端子Ｄ、主出力端子Ｑ、スキャン入力端子ＳＩ、スキャンイネーブル入力端子ＳＥ及びスキャンクロック入力端子ＣＫを有する。又、入力端子５１は、スキャンイン信号ＳＩＮを外部から入力するための端子であり、入力端子５２は、スキャンイネーブル信号ＳＥＮを外部から入力するための端子であり、入力端子５３は、スキャンクロック信号ＳＣＬＫを外部から入力するための端子であり、出力端子５４は、テスト結果（スキャン結果）等の情報を出力するための端子である。尚、図４では、各フリップフロップ２１〜２８において、テスト結果が主出力端子Ｑから出力される構成としているが、テスト結果を出力する専用の出力端子を各フリップフロップが備えるものとしても良い。更にこの場合、スキャン結果のみを外部に出力させるための外部出力端子を出力端子５４とは別に備える構成としても良い。

そして、上述したように、８個のスキャンフリップフロップ２１〜２８は、夫々シリアルに接続されており、具体的には、スキャンフリップフロップ２１の出力信号がスキャンフリップフロップ２２のスキャン入力端子ＳＩより入力され、スキャンフリップフロップ２２の出力信号がスキャンフリップフロップ２２の出力信号がスキャンフリップフロップ２３のスキャン入力端子ＳＩより入力され、以下も同様に構成される。そして、スキャンフリップフロップ２８の出力信号が、組み合わせ回路部２０のテスト結果を示す信号として出力端子５４より出力される。

尚、各スキャンフリップフロップ２１〜２８のスキャンイネーブル入力端子ＳＥには、入力端子５２より共通のスキャンイネーブル信号ＳＥＮが入力され、スキャンクロック入力端子ＣＫには、入力端子５３より共通のスキャンクロック信号ＳＣＬＫが入力される構成である。各スキャンフリップフロップ２１〜２８は、スキャンイネーブル信号ＳＥの値に応じて組み合わせ回路部２０からデータを読み出してラッチするスキャンサンプルモードと、ラッチされたデータをスキャンクロック信号ＳＣＬＫに同期して出力端子５４に対して出力させるスキャンシフトモードの切替を行う。又、スキャンイン信号の入力やラッチされているスキャンデータの出力等の動作モードの切替を行う。又、各スキャンフリップフロップ２１〜２８の夫々の主入力端子Ｄと主出力端子Ｑは、組み合わせ回路部２０と接続されている。

例えば、システムイネーブル信号ＳＥＮが非アクティブな状態の下で組み合わせ回路部２０を動作させた後、システムイネーブル信号ＳＥＮをアクティブ状態にすると、スキャンクロック信号ＳＣＬＫの立ち上がりと共にスキャンフリップフロップ２１〜２８がスキャンサンプルモードとなり、組み合わせ回路部２０内の各順序回路の出力値が、対応するスキャンフリップフロップ２１〜２８の主入力端子Ｄより取り込まれる。その後、スキャンクロック信号ＳＣＬＫの供給に応じて、シフト動作されることにより各スキャンフリップフロップ２１〜２８において保持されているデータが主出力端子Ｑから順次スキャンパスを介して出力され、出力端子５４へと送出される。出力端子５４より出力されるこの信号ＳＯをＬＳＩ回路５０の外部にて観測することで、ＬＳＩ回路５０の組み合わせ回路部２０が正しく動作しているか否かの判断を行うことができる。

しかしながら、図４のような構成の場合、各スキャンフリップフロップ２１〜２８をシリアルに接続してスキャンパスを形成するため、スキャンパスの経路長が長くなるという問題がある。図４では、説明のためにスキャンフリップフロップの数を８個としたが、実際はＬＳＩ回路５０の集積度に応じて大幅に増加する。スキャンパスの経路長が長くなると、テストパタンとして入力端子５１より入力するスキャンイン信号ＳＩＮの信号長が長くなり、又、各スキャンフリップフロップで保持している値を出力端子５４まで遷移させるのに多くの時間を要し、テスト時間が増加してしまうという問題がある。

このような問題を解消するため、従来より、スキャンパスを分割することでスキャンパスの経路長を短くする方法が採られている。

図５は、図４に示される構成において、スキャンパスを分割した場合の従来構成を示すブロック図である。図５に示されるＬＳＩ回路６０は、図４のＬＳＩ回路５０と同様、８個のスキャンフリップフロップ２１〜２８を備えているが、これらの内、スキャンフリップフロップ２１〜２４は、互いにシリアルに接続されて第１のスキャンパスを構成し、スキャンフリップフロップ２５〜２８は、スキャンフリップフロップ２１〜２４とは独立して互いにシリアルに接続されて第２のスキャンパスを構成している。各スキャンパスを構成するスキャンフリップフロップの内、最も外部信号の入力端子側に近いスキャンフリップフロップ２１及び２５のスキャン入力端子ＳＩは、前者が入力端子６１に、後者が入力端子６２に夫々接続されている。又、図４の構成と同様、各スキャンフリップフロップの主出力端子Ｑは後段のスキャンフリップフロップのスキャン入力端子ＳＩに接続される。そして、各スキャンパスの最も出力端子側に近いスキャンフリップフロップ２４及び２８の主出力端子Ｑは、前者が出力端子６５に、後者が出力端子６６に夫々接続される。そして、各スキャンフリップフロップ２１〜２８のスキャンイネーブル入力端子ＳＥには、入力端子６３より共通のスキャンイネーブル信号ＳＥＮが入力され、スキャンクロック入力端子ＣＫには、入力端子６４より共通のスキャンクロック信号ＳＣＬＫが入力される。

図５のような構成にすると、スキャンパスの経路長は短縮化されるため、テストパタン長或いはテスト時間の短縮化が図られる反面、スキャンパスが複数系統形成されることにより、各スキャンパスにスキャンイン信号を入力するための入力端子、及び各スキャンパスからテスト結果を示す信号を出力させるための出力端子の数が増加するという問題が生じる。図５では、説明のために２系統のスキャンパスを有する場合について示しているが、系統数が大幅に上昇してくると、テスト時にＬＳＩ回路６０外部において接続すべき配線が複雑化し、場合によっては接続の混同を起こす可能性もある。

このような背景の下、入力端子数、或いは出力端子数を増やさずにスキャンパスを分割するために、テストを行うスキャンパスを選択可能とし、各スキャンパスの入出力制御を行うためのテスト制御回路を内部に備えるＬＳＩ装置（例えば、特許文献１参照）や、外部信号に基づいてスキャンパスの経路変更を可能に構成される半導体テスト回路（例えば、特許文献２参照）が従来より開示されている。

特開平５−２０９９３５号公報 特開２００４−２２６２９１号公報

しかしながら、特許文献１に記載の方法によれば、内部に備えられているセレクタによって選択された一のスキャンパスのデータしか得ることができず、又、複数のスキャンパスを一のテスト制御回路によって制御するためには、当該テスト制御回路と各スキャンパスとの間に多数の長い配線が敷設されることとなり、この配線領域を確保するためにＬＳＩ回路の占有面積が増大してしまう。

又、特許文献２の記載の方法によれば、入力されたコマンドに基づいてスキャンパスを確定するためのコマンド解析部を要し、このコマンド解析部に基づいて決定された一のスキャンパスを実現するように接続される。特許文献２には具体的な接続方法について明記されていないものの、例えばスイッチング素子の導通によってスキャンパスを確定するような場合、複数のスイッチング素子の導通制御がＬＳＩ回路内部で行われることとなり、その制御は複雑なものとなる。又、制御のための信号線を別途配線する必要があり、特許文献１と同様、この配線領域を確保するためにＬＳＩ回路の占有面積が増大してしまう。

本発明は、上記の問題点に鑑み、ＬＳＩ回路の占有面積と入出力端子数の増加を抑制しつつＬＳＩ回路のテスト時間の短縮化を可能にするＬＳＩのテスト回路を提供することを目的とする。又、本発明は、このテスト回路を用いたＬＳＩのテスト方法、及びこのテスト回路を備えるＬＳＩ（半導体集積回路）を提供することを目的とする。

上記目的を達成するための本発明に係るテスト回路は、複数系統のスキャンパスが形成されたテスト対象チップに対するテストを行うための前記テスト対象チップとは別チップで形成されたテスト回路であって、複数の入力信号を受け付ける入力端子と、前記入力信号に基づいて、入力された信号数よりも多い複数の分岐入力テスト信号を生成すると共に、前記複数の分岐入力テスト信号を前記テスト対象チップに対して各別に供給するテスト入力制御回路と、前記複数の分岐入力テスト信号に基づいて前記テスト対象チップ上で得られたテスト結果を示す複数の分岐出力テスト信号が前記各スキャンパスを介して供給されると共に、当該複数の分岐出力テスト信号に基づいて、前記複数の分岐出力テスト信号数より少ない数の出力信号を生成するテスト出力制御回路と、前記出力信号を外部に出力する出力端子と、を備えることを第１の特徴とする。

本発明に係るテスト回路の上記第１の特徴構成によれば、テスト回路内部で、入力信号に基づいて各スキャンパス夫々に対して供給される複数の分岐入力テスト信号が生成される構成であるため、これら複数の分岐入力テスト信号を入力可能な複数系統のスキャンパスを有するテスト対象チップに対してテストを行うことで、一系統のスキャンパスを有するチップに対してテストを行う際に要するテスト時間と比較してテスト時間の短縮を図ることができると共に、テスト回路に対して外部より信号を入力するための入力端子を各スキャンパス毎に備える必要がなく、入力端子数を減少できる。又、テスト回路内部で、各スキャンパス夫々において得られたテスト結果を示す複数の分岐出力テスト信号から、この信号数より少ない数の出力信号が生成される構成であるため、分岐出力テスト信号そのものを外部に出力させるための出力端子を各スキャンパス毎に備える必要がなく、出力端子数を減少できる。従って、このテスト回路を用いてテスト対象チップに対するテストを行う際、テスト回路外部での配線は単純化され、接続時に混同を起こす蓋然性は大幅に減少される。

又、一部のスキャンパスに限られず、最大で全てのスキャンパスにおけるテスト結果に基づく信号を出力端子から出力させることが可能であるため、少ない端子数で構成されていてもテスト結果の判定を十分に行うことが可能である。

更に、形成されたスキャンパスを介して得られたテスト結果に基づく信号が出力端子から出力される単純な構成であるため、信号に応じてスキャンパスを変更させるための制御手段やその制御のための信号配線等を敷設する必要がなく、単純な構成で実現が可能である。

又、本発明に係るテスト回路は、上記第１の特徴構成に加えて、前記テスト入力制御回路が、前記複数の分岐入力テスト信号が多重化されてなる前記入力信号に対して分離処理を行うことで、又は、内部に有するテスト信号発生回路によって前記入力信号に基づいて信号生成を行うことで、前記複数の分岐入力テスト信号を生成することを第２の特徴とする。

本発明に係るテスト回路の上記第２の特徴構成によれば、少ない信号数から各スキャンパスに対して供給される複数の分岐入力テスト信号をテスト回路内部において容易に生成することができる。特に、テスト信号発生回路によって内部にて複数の分岐入力テスト信号を生成可能に構成されることで、入力端子からは分岐入力テスト信号に基づく信号を入力する必要がなく、入力されるべき信号の簡素化が図られる。

又、本発明に係るテスト回路は、上記第１又は第２の特徴構成に加えて、前記テスト出力制御回路が、前記複数の分岐出力テスト信号に対して多重化処理を行うことで、又は、内部に有するテスト結果判定回路によって前記複数の分岐出力テスト信号に基づいて前記テスト対象チップのテスト結果を判定すると共に当該判定結果に基づいて信号生成を行うことで、前記出力信号を生成することを第３の特徴とする。

本発明に係るテスト回路の上記第３の特徴構成によれば、各スキャンパスを介して得られた複数の分岐出力テスト信号に基づく情報を少ない信号数で外部に供給することができる。特に、テスト結果判定回路によって内部にて複数の分岐出力テスト信号に基づいてテスト対象チップのテスト結果の判定処理が行われることで、外部にて出力信号に基づいて判定処理を別途行う必要がなく、例えば判定結果を示す出力信号のみを出力端子から出力させる等、出力信号の簡素化を図ることができる。

又、本発明に係るテスト回路は、上記第１〜第３の何れか一の特徴構成に加えて、前記テスト対象チップが備える複数の入力用電極に対して前記複数の分岐入力テスト信号を各別に入力するための複数の入力テスト信号用接続点と、前記テスト対象チップが備える複数の出力用電極からの前記複数の分岐出力テスト信号の入力を各別に受け付けるための複数の出力テスト信号用接続点と、を備えることを第４の特徴とする。

本発明に係るテスト回路の上記第４の特徴構成によれば、テスト対象チップとテスト回路との間では、複数の入力用電極と複数の入力テスト信号用接続点、及び複数の出力用電極と複数の出力テスト信号用接続点とが夫々各別に信号授受可能に構成されていれば、テスト対象チップとテスト回路との間で複数の分岐入力テスト信号或いは複数の分岐出力テスト信号の授受が可能となるため、両者間の配線が簡素化される。例えば、テスト対象チップの端子（入力用電極及び出力用電極）とテスト回路を有するチップの対応する端子（入力テスト信号用及び出力テスト信号用接続点）を夫々対向するように配置し、はんだバンプにより接続させるフリップチップ実装方式を採用することができる。又、別の例としては、テスト対象チップとテスト回路を有するチップとの間に、両者間の配線を敷設した別基板（インターポーザー）を介装して構成するものとしても良い。

又、上記目的を達成するための本発明に係るテスト回路は、複数系統のスキャンパスが形成されたテスト対象チップに対するテストを行うための前記テスト対象チップとは別チップで形成されたテスト回路であって、複数の入力信号を受け付ける入力端子と、前記入力信号に基づいて、入力された信号数よりも多い複数の分岐入力テスト信号を生成すると共に、前記複数の分岐入力テスト信号を前記テスト対象チップに対して各別に供給するテスト入力制御回路と、を備えることを第５の特徴とする。

本発明に係るテスト回路の上記第５の特徴構成によれば、テスト回路内部で、入力信号に基づいて各スキャンパス夫々に対して供給される複数の分岐入力テスト信号が生成される構成であるため、これら複数の分岐入力テスト信号を入力可能な複数系統のスキャンパスを有するテスト対象チップに対してテストを行うことで、一系統のスキャンパスを有するチップに対してテストを行う際に要するテスト時間と比較してテスト時間の短縮を図ることができると共に、テスト回路に対して外部より信号を入力するための入力端子を各スキャンパス毎に備える必要がなく、入力端子数を減少できる。

又、上記目的を達成するための本発明に係るテスト回路は、複数系統のスキャンパスが形成されたテスト対象チップに対するテストを行うための前記テスト対象チップとは別チップで形成されたテスト回路であって、複数の信号に基づいて前記テスト対象チップ上で得られたテスト結果を示す複数の分岐出力テスト信号が前記各スキャンパスを介して供給されると共に、当該複数の分岐出力テスト信号に基づいて、前記複数の分岐出力テスト信号数より少ない数の出力信号を生成するテスト出力制御回路と、前記出力信号を外部に出力する出力端子と、を備えることを第６の特徴とする。

本発明に係るテスト回路の上記第６の特徴構成によれば、テスト回路内部で、各スキャンパス夫々において得られたテスト結果を示す複数の分岐出力テスト信号から、この信号数より少ない数の出力信号が生成される構成であるため、分岐出力テスト信号そのものを外部に出力させるための出力端子を各スキャンパス毎に備える必要がなく、出力端子数を減少できる。従って、このテスト回路を用いてテスト対象チップに対するテストを行う際、テスト回路外部での配線は単純化され、接続時に混同を起こす蓋然性は大幅に減少される。

又、本発明に係るテスト方法は、上記第４の特徴構成を備えるテスト回路を用いて行われるテスト方法であって、前記複数の入力用電極及び前記複数の出力用電極を備え、複数系統のスキャンパスが形成されてなるテスト対象チップに対し、前記複数の入力テスト信号用接続点と前記複数の入力用電極とを各別に電気的に接続させると共に、前記複数の出力テスト信号用接続点と前記複数の出力用電極とを各別に電気的に接続させ、前記テスト回路に備えられる前記入力端子から外部より前記複数の入力信号を前記テスト回路に対して入力し、前記テスト回路が、前記テスト入力制御回路によって前記入力信号に対して分離処理を行うことで、又は、内部に有するテスト信号発生回路によって前記入力信号に基づいて信号生成を行うことで、前記複数の入力信号に基づいて前記複数の分岐入力テスト信号を生成して前記複数の入力テスト信号用接続点及び前記複数の入力用電極を介して前記テスト対象チップに与え、前記テスト対象チップが、前記複数の分岐入力テスト信号に基づいてテストが行われると共に、当該テスト結果として得られた前記複数の分岐出力テスト信号を前記複数の出力用電極及び前記複数の出力テスト信号用接続点を介して前記テスト回路に与え、前記テスト回路内の前記テスト出力制御回路において前記複数の分岐出力テスト信号に基づいて生成された前記出力信号を前記出力端子より取り出して前記テスト回路の外部にてテスト結果の判定を行うか、或いは、前記テスト出力制御回路内の前記テスト結果判定回路において前記複数の分岐出力テスト信号に基づいてテスト結果の判定を行うことを特徴とする。

本発明に係るテスト方法の上記特徴によれば、少ない入出力端子数のテスト回路によって短時間でテスト対象チップに対して動作テストを行うことができる。

又、本発明に係る半導体集積回路は、上記第４の特徴構成を備えるテスト回路と、前記複数の入力用電極及び前記複数の出力用電極を備えると共に、複数系統のスキャンパスが形成されてなるテスト対象チップと、を備え、前記複数の入力テスト信号用接続点と前記複数の入力用電極とが各別に電気的に接続されると共に、前記複数の出力テスト信号用接続点と前記複数の出力用電極とが各別に電気的に接続されていることを特徴とする。

本発明に係る半導体集積回路の上記特徴構成によれば、テストを行うための入出力端子数の増加と回路の占有面積の拡大を抑制しつつ、短時間でテスト対象チップの動作テストを行うことができる。

本発明の構成によれば、ＬＳＩ回路の占有面積と入出力端子数の増加を抑制しつつＬＳＩ回路のテスト時間の短縮化を可能にするＬＳＩのテスト回路を提供することができる。

［第１実施形態］
以下において、本発明に係るテスト回路（以下、適宜「本発明回路」と称する）、本発明に係るテスト方法（以下、適宜「本発明方法」と称する）、及び本発明に係る半導体集積回路（以下、適宜「本発明ＬＳＩ」と称する）の第１実施形態（以下、適宜「本実施形態」と称する）について図１及び図２を参照して説明する。

図１は、本発明回路及び本発明回路を用いてテストを行う対象となるテスト対象チップの構成を示すブロック図である。

図１に示すように、本発明回路は、テストを行う対象となるテスト対象チップ２とは別のテスト用チップ３に搭載されている。

テスト対象チップ２は、図５に示した従来構成と同様、複数のスキャンパスが分割して形成されている。尚、図１において、図４或いは図５と同一の構成部分については、同一の符号を付してその説明を簡素化又は省略する。

テスト対象チップ２は、テスト対象となる組み合わせ回路部２０、８個のスキャンフリップフロップ２１〜２８、入力用電極１１〜１６、出力用電極１７及び１８を備えて構成され、スキャンフリップフロップ２１〜２４が、互いにシリアルに接続されて第１のスキャンパスを構成し、スキャンフリップフロップ２５〜２８が、スキャンフリップフロップ２１〜２４とは独立して互いにシリアルに接続されて第２のスキャンパスを構成している。

各入力用電極１１〜１３は、夫々第１のスキャンパス（を構成するスキャンフリップフロップ２１）に対してスキャンイン信号ＳＩＮ１、スキャンイネーブル信号ＳＥＮ１、スキャンクロック信号ＳＣＫ１をテスト用チップ３より入力するための接続用電極であり、出力用電極１７は、第１のスキャンパスを介して得られるテスト結果を示す信号ＳＯ１をテスト用チップ３に対して出力するための接続用電極である。同様に、各入力用電極１４〜１６は、夫々第２のスキャンパス（を構成するスキャンフリップフロップ２５）に対してスキャンイン信号ＳＩＮ２、スキャンイネーブル信号ＳＥＮ２、スキャンクロック信号ＳＣＫ２をテスト用チップ３より入力するための接続用電極であり、出力用電極１８は、第２のスキャンパスを介して得られるテスト結果を示す信号ＳＯ２をテスト用チップ３に対して出力するための接続用電極である。尚、後述するように、スキャンイン信号ＳＩＮ１及びＳＩＮ２は、テスト用チップ３に入力されるスキャンイン信号ＳＩＮに基づいて生成される信号であり、以下では各スキャンパスに対して入力されるスキャンイン信号を「分岐入力テスト信号」と称する。同様に、スキャンイネーブル信号ＳＥＮ１及びＳＥＮ２を「分岐イネーブル信号」と、スキャンクロック信号ＳＣＫ１及びＳＣＫ２を「分岐クロック信号」と夫々称することとする。

一方、テスト用チップ３は、入力端子３１〜３３、出力端子３４、入力テスト信号用接続点４１〜４６、出力テスト信号用接続点４７及び４８、テスト入力制御回路３６、及びテスト出力制御回路３７を備えて構成される。

入力端子３１は、スキャンイン信号ＳＩＮを外部から入力するための端子であり、入力端子３２は、スキャンイネーブル信号ＳＥＮを外部から入力するための端子であり、入力端子３３は、スキャンクロック信号ＳＣＬＫを外部から入力するための端子であり、出力端子３４は、テスト結果（スキャン結果）等の情報を示す出力信号ＳＯを出力するための端子である。

テスト入力制御回路３６は、入力端子３１より入力されたスキャンイン信号ＳＩＮより複数の分岐入力テスト信号ＳＩＮ１及びＳＩＮ２を生成し、入力端子３２より入力されたスキャンイネーブル信号ＳＥＮより複数の分岐イネーブル信号ＳＥＮ１及びＳＥＮ２を生成し、入力端子３３より入力されたスキャンクロック信号ＳＣＬＫより複数の分岐クロック信号ＳＣＫ１及びＳＣＫ２を生成する。

又、入力テスト信号用接続点４１と入力用電極１１、入力テスト信号用接続点４２と入力用電極１２、入力テスト信号用接続点４３と入力用電極１３、入力テスト信号用接続点４４と入力用電極１４、入力テスト信号用接続点４５と入力用電極１５、及び入力テスト信号用接続点４６と入力用電極１６は夫々互いに電気的に接続されており、信号の授受が可能に構成されている。従って、テスト入力制御回路３６において生成された分岐入力テスト信号ＳＩＮ１が入力テスト信号用接続点４１より入力用電極１１に入力され、分岐イネーブル信号ＳＥＮ１が入力テスト信号用接続点４２より入力用電極１２に入力され、分岐クロック信号ＳＣＫ１が入力テスト信号用接続点４３より入力用電極１３に入力される。同様に、テスト入力制御回路３６において生成された分岐入力テスト信号ＳＩＮ２が入力テスト信号用接続点４１より入力用電極１４に入力され、分岐イネーブル信号ＳＥＮ２が入力テスト信号用接続点４２より入力用電極１５に入力され、分岐クロック信号ＳＣＫ１が入力テスト信号用接続点４３より入力用電極１６に入力される構成である。

同様に、出力用電極１７と出力テスト信号用接続点４７、出力用電極１８と出力テスト信号用接続点４８は夫々互いに電気的に接続されており、信号の授受が可能に構成されている。従って、第１のスキャンパスを介して得られるテスト結果を示す信号ＳＯ１が出力用電極１７より出力テスト信号用接続点４７に入力され、第２のスキャンパスを介して得られるテスト結果を示す信号ＳＯ２が出力用電極１８より出力テスト信号用接続点４８に入力される構成である。尚、各スキャンパスを介して得られるテスト結果を示す信号を以下では「分岐出力テスト信号」と称する。

テスト出力制御回路３７は、出力テスト信号用接続点４７より入力された分岐出力テスト信号ＳＯ１、及び出力テスト信号用接続点４８より入力された分岐出力テスト信号ＳＯ２を多重化して一の出力信号ＳＯを生成し、出力端子３４より外部に出力する。尚、テスト出力制御回路３７はテスト入力制御回路３６と制御信号線３５によって接続されており、テスト入力制御回路３６における分離処理と同期して信号の多重化処理が可能に構成されている。

図２は、テスト対象チップ２とテスト用チップ３とのチップ間の関係を模式的に示す概念図である。図２に示される本発明ＬＳＩ１は、テスト対象チップ２とテスト用チップ３とがハンダバンプ４０によって電気的に接続されている（フリップチップ実装）。この構成により、各入力テスト信号用接続点４１〜４６と各入力用電極１１〜１６、並びに各出力用電極１７及び１８と各出力テスト信号用接続点４７及び４８が夫々電気的に接続されて、これらの間で信号の授受が可能となっている。

このようにテスト対象チップ２とテスト用チップ３とがハンダバンプによって接続されることで、接続のための配線領域を削減することができ、これによってチップ面積を大幅に減少させることができる。

このような構成の下、テスト対象チップ２のテストを行う場合について以下に説明する。上述したように、入力端子３１よりスキャンイン信号ＳＩＮが、入力端子３２よりスキャンイネーブル信号ＳＥＮが、入力端子３３よりスキャンクロック信号ＳＣＫが、夫々テスト用チップ３に対して入力される。このとき、入力端子３３より入力するスキャンクロック信号ＳＣＫは、各スキャンパスに対して入力すべき分岐クロック信号ＳＣＫ１及びＳＣＫ２を生成可能な周波数であるものとする。

テスト入力制御回路３６は、入力されたスキャンイン信号ＳＩＮ、スキャンイネーブル信号ＳＥＮ、スキャンクロック信号ＳＣＫに基づいて、分岐入力テスト信号ＳＩＮ１及びＳＩＮ２、分岐イネーブル信号ＳＥＮ１及びＳＥＮ２、分岐クロック信号ＳＣＫ１及びＳＣＫ２を生成する。そして、分岐入力テスト信号ＳＩＮ１が入力テスト信号用接続点４１より入力用電極１１へと与えられ、分岐イネーブル信号ＳＥＮ１が入力テスト信号用接続点４２より入力用電極１２へと与えられ、分岐クロック信号ＳＣＫ１が入力テスト信号用接続点４３より入力用電極１３へと与えられ、これらの各入力用電極より第１のスキャンパスへと供給される。この内、分岐入力テスト信号ＳＩＮ１はスキャンフリップフロップ２１に与えられ、分岐イネーブル信号ＳＥＮ１及び分岐クロック信号ＳＣＫ１は第１のスキャンパスを形成する各スキャンフリップフロップ２１〜２４に対して共通に与えられる。

同様に、分岐入力テスト信号ＳＩＮ２が入力テスト信号用接続点４４より入力用電極１４へと与えられ、分岐イネーブル信号ＳＥＮ２が入力テスト信号用接続点４５より入力用電極１５へと与えられ、分岐クロック信号ＳＣＫ２が入力テスト信号用接続点４６より入力用電極１６へと与えられ、これらの各入力用電極より第２のスキャンパスへと供給される。この内、分岐入力テスト信号ＳＩＮ２はスキャンフリップフロップ２５に与えられ、分岐イネーブル信号ＳＥＮ２及び分岐クロック信号ＳＣＫ２は第２のスキャンパスを形成する各スキャンフリップフロップ２５〜２８に対して共通に与えられる。

尚、スキャンイン信号ＳＩＮは、分岐入力テスト信号ＳＩＮ１及びＳＩＮ２が多重化されて構成されており、テスト入力制御回路３６においてこれら多重化された分岐入力テスト信号ＳＩＮ１及びＳＩＮ２が分離されることで各分岐入力テスト信号ＳＩＮ１及びＳＩＮ２が生成されるものとすることができる。又、各分岐イネーブル信号ＳＥＮ１及びＳＥＮ２、或いは各分岐クロック信号ＳＣＫ１及びＳＣＫ２は、スキャンイネーブル信号ＳＩＮ或いはスキャンクロック信号ＳＣＫと同一の信号として出力されるものとしても構わないし、テスト入力制御回路３６においてスキャンイネーブル信号ＳＩＮ或いはスキャンクロック信号ＳＣＫに対して遅延処理等の一般的な信号処理を施された後に生成される信号として出力されるものとしても構わない。

このように構成されるとき、テスト入力制御回路３６において生成される分岐イネーブル信号ＳＥＮ１及びＳＥＮ２が非アクティブな状態の下で組み合わせ回路部２０を動作させた後、スキャンイネーブル信号ＳＥＮを変化させて分岐イネーブル信号ＳＥＮ１及びＳＥＮ２をアクティブ状態にすると、分岐クロック信号ＳＣＬＫ１の立ち上がりと共にスキャンフリップフロップ２１〜２４がスキャンサンプルモードとなり、組み合わせ回路部２０内の各順序回路の出力値が対応するスキャンフリップフロップ２１〜２４の各主入力端子Ｄより取り込まれる。同様に、分岐クロック信号ＳＣＬＫ２の立ち上がりと共にスキャンフリップフロップ２５〜２８がスキャンサンプルモードとなり、組み合わせ回路部２０内の各順序回路の出力値が対応するスキャンフリップフロップ２５〜２８の各主入力端子Ｄより取り込まれる。

その後、分岐クロック信号ＳＣＬＫ１の供給に応じて、シフト動作されることにより各スキャンフリップフロップ２１〜２４において保持されているデータが主出力端子Ｑから順次スキャンパスを介して出力され、出力用電極１７へと送出される（分岐出力テスト信号ＳＯ１）。同様に、分岐クロック信号ＳＣＬＫ２の供給に応じて、シフト動作されることにより各スキャンフリップフロップ２５〜２８において保持されているデータが主出力端子Ｑから順次スキャンパスを介して出力され、出力用電極１８へと送出される（分岐出力テスト信号ＳＯ２）。

テスト出力制御回路３７は、出力用電極１７から出力テスト信号用接続点４７を介して供給される分岐出力テスト信号ＳＯ１と、出力用電極１８から出力テスト信号用接続点４８を介して供給される分岐出力テスト信号ＳＯ２とを、制御信号線３５より入力される制御信号（分岐クロック信号ＳＣＬＫ１及びＳＣＬＫ２であっても構わないし、これらに基づいて生成されるクロック信号であっても構わない）に基づくタイミングで多重化し、出力信号ＳＯ２を生成して出力端子３４より出力する。この出力信号ＳＯ２を本発明ＬＳＩ１の外部にて観測することで、組み合わせ回路部２０が正しく動作しているか否かの判断を行うことができる。

このように構成されることで、各スキャンパスに対して供給する各信号がテスト入力制御回路３６内で生成されるため、本発明ＬＳＩ１には、テスト回路に対して外部より信号を入力するための入力端子を各スキャンパス毎に備える必要がなく、又、スキャンクロック信号ＳＣＫを所望の分岐クロック信号ＳＣＫ１及びＳＣＫ２を生成可能な範囲内の周波数（少なくとも分岐クロック信号ＳＣＫ１或いはＳＣＫ２より高周波信号）としておくことで、従来の複数のスキャンパスを備える構成の場合よりテスト時間を増加させることなく入力端子数を減少できる。又、テスト用チップ３（テスト回路）内部で、各スキャンパス夫々において得られたテスト結果を示す複数の分岐出力テスト信号ＳＯ１及びＳＯ２から、この信号数より少ない数の出力信号ＳＯが生成される構成であるため、分岐出力テスト信号ＳＯ１及びＳＯ２そのものを外部に出力させるための出力端子を各スキャンパス毎に備える必要がなく、出力端子数を減少できる。従って、このテスト回路を用いてテスト対象チップに対するテストを行う際、テスト回路外部での配線は単純化され、接続時に混同を起こす蓋然性は大幅に減少される。

又、テスト用チップ３をテスト対象チップ２とは別チップで構成することにより、テスト対象チップ２とテスト用チップとを異なる製造プロセスで製造することができる。従って、例えばテスト対象チップ２が微細な製造プロセスを要求される場合であっても、テスト用チップ３に対しては通常の安価な製造プロセスで製造することができ、低廉な製造コストでテスト回路を作製することができる。又、別チップで構成することにより、ＬＳＩ本来の機能を実現するための回路群は全てテスト対象チップ２内に搭載されており、この本来の機能を実現するための回路群の配置状態を気にすることなく、テストのための配線や回路配置を実現することができる。従って、例えば、複数のスキャンパス間を接続するために長い配線を敷設することも可能であり、更に、配線遅延時間を小さくするために線幅の広い配線を使用することも可能である。線幅の広い配線を利用することで、配線遅延時間が小さくなるため、各スキャンフリップフロップでのシフト動作に対する制約が少なくなり、各スキャンフリップフロップに対して行うタイミング調整が容易化される。即ち、テスト用チップ３に対して入力されるスキャンクロック信号ＳＣＬＫの信号特性の制約が少なくなり、自由度が向上する。

［第２実施形態］
以下において、本発明回路、本発明方法、及び本発明ＬＳＩの第２実施形態（以下、適宜「本実施形態」と称する）について図３を参照して説明する。尚、本実施形態は、第１実施形態と比較して、テスト用チップの構成が一部異なるものであり、他の構成要素は同一であるため、その説明を省略する。

図３は、本実施形態におけるテスト用チップ３ａの概略的構成を示すブロック図である。図３に示されるテスト用チップ３ａは、第１実施形態における図１のテスト用チップ３と比較して、テスト入力制御回路３６の代わりに、テスト信号発生回路３８を内部に有するテスト入力制御回路３６ａを備え、テスト出力制御回路３７の代わりに、テスト信号発生回路３９を内部に有するテスト出力制御回路３７ａを備える構成である。

テスト用チップ３ａは、入力端子３１からシステムスキャンイン信号ＴＩＮが、入力端子３２からシステムスキャンイネーブル信号ＴＥＮが、入力端子３３からシステムスキャンクロック信号ＴＣＬＫが、夫々入力される。テスト入力制御回路３６ａは、テスト信号発生回路３８において、入力されたシステムスキャンイン信号ＴＩＮに基づいて、システムスキャンイネーブル信号ＴＥＮ及びシステムスキャンクロック信号ＴＣＬＫの値に応じたタイミングで、ＬＦＳＲ（Linear Feedback Shift Register）等の方法を用いて分岐入力テスト信号ＳＩＮ１或いはＳＩＮ２を生成し、入力テスト信号用接続点４１或いは４４よりテスト対象チップ２に対して出力する。

又、テスト出力制御回路３７ａは、テスト結果判定回路３９において、出力用電極１７から出力テスト信号用接続点４７を介して供給される分岐出力テスト信号ＳＯ１、及び出力用電極１８から出力テスト信号用接続点４８を介して供給される分岐出力テスト信号ＳＯ２に基づいて組み合わせ回路部２０のテスト結果を判定し、判定結果を出力端子３４より出力する。

このように構成されるとき、テスト入力制御回路３６ａ内で分岐入力テスト信号ＳＩＮ１及びＳＩＮ２が生成されるため、予めこれらの分岐入力テスト信号が多重化されたスキャンイン信号をテスト用チップ３の外部にて作成しておく必要がない。即ち、テスト用チップ３の入力端子３１に対して入力するシステムスキャンイン信号ＴＩＮとしては、所望の分岐入力テスト信号ＳＩＮ１及びＳＩＮ２をテスト信号発生回路３８において生成するための設定条件が反映された信号であれば良い。

又、テスト出力制御回路３６ｂ内で分岐出力テスト信号ＳＯ１及びＳＯ２の判定が行われるため、出力端子３４から出力される信号に基づいて外部でテスト結果の判定を行う必要がない。従って、ＬＳＩ１の外部においてテスト結果の判定を行うための別回路或いは別装置を接続する必要がない。

尚、本実施形態では、テスト入力制御回路３６ａとテストに出力制御回路３７ａとを備える構成としたが、何れか一方が第１実施形態と同一の構成であっても構わない。即ち、テスト入力制御回路として３６又は３６ａを備え、テスト出力制御回路として３７又は３７ａを備えていれば、本発明の効果を奏することができる。

［別実施形態］
以下に別実施形態について説明する。

〈１〉 上述の各実施形態では、テスト用チップ３（又は３ａ）がテスト入力制御回路３６（又は３６ａ）及びテスト出力制御回路３７（又は３７ａ）を双方備える構成としたが、これらの内の何れか一方のみ（入力制御回路のみ、或いは出力制御回路のみ）を備える構成であっても良い。この場合、両方を備える場合と比較すると、その効果は減少するものの、従来構成と比較した場合にはテスト時間を増加させることなく入力或いは出力端子数を減少させることができるという効果を奏することができる。

又、このとき、テスト入力制御回路３６（又は３６ａ）と、テスト出力制御回路３７（又は３７ａ）を備えるチップとが、夫々異なるチップ上に搭載されており、テスト入力制御回路３６を備える第１チップとテスト対象チップ２、及び、テスト出力制御回路３７を備える第２チップとテスト対象チップ２が夫々電気的に接続される構成としても良い。更にこのとき、テスト入力制御回路３６とテスト出力制御回路３７を接続する制御信号線３５がテスト対象チップ２上に配線される構成としても良い。

〈２〉 上述の各実施形態では、スキャンパスが２系統である場合を例に挙げて説明を行ったが、２系統に限られず３系統以上の複数系統が存在する場合においても同様に実現が可能である。又、分岐イネーブル信号及び分岐クロック信号においては、必ずしもスキャンパス毎に異なる信号を生成する必要はなく、スキャンパス間で同一の信号を利用する構成としても構わない。

又、上述の各実施形態では、テスト用チップ３が全てのスキャンパスに対して与えられる複数の分岐入力テスト信号を多重化等によって纏めた一の信号が入力端子より入力される構成としたが、必ずしもテスト対象チップ２上に存在する全てのスキャンパスに対して供給される分岐入力テスト信号全てを一の信号に纏める必要はなく、少なくともスキャンパスの系統数より少ない数に纏められた信号が入力可能な入力端子数であれば良い。同様に、テスト用チップ３が全てのスキャンパスから得られた複数の分岐出力テスト信号を多重化等によって纏めた一の信号を出力する構成としたが、必ずしもテスト対象チップ２上に存在する全てのスキャンパスを介して得られる分岐出力テスト信号全てを一の信号に纏める必要はなく、少なくともスキャンパスの系統数よりも少ない数に纏められた信号を出力可能な出力端子数であれば良い。

〈３〉 テスト対象チップ２とテスト用チップ３との接続方法としては、フリップチップ実装による方法の他、両者間の配線を敷設した別基板（インターポーザー）を介装することで接続を形成するものとしても良い。

〈４〉 テスト用チップ３上には、スキャンクロック信号ＳＣＫ１と分岐入力テスト信号ＳＩＮ１との間の遅延、及びスキャンクロック信号ＳＣＫ２と分岐入力テスト信号ＳＩＮ２との間の遅延の制御を行うために、配線の寄生抵抗、寄生容量、寄生インダクタンス等を考慮して、信号の分配経路を調整可能な遅延制御回路を搭載するものとしても良い。

例えば、図１の構成において、スキャンクロック信号ＳＣＫ１は、テスト用チップ３側より各スキャンフリップフロップ２１〜２４の夫々のスキャンクロック入力端子ＣＫに対して供給される構成であるが、図１の構成のように、スキャンクロック信号ＳＣＫ１が出力されるテスト入力制御回路３６の入力テスト信号用接続点４３と、各スキャンクロック入力端子ＣＫに直接接続されている入力用電極１３とを単純に接続した場合においては、クロック信号の伝播遅延の影響を受けて各スキャンクロック入力端子ＣＫに各クロック信号が到着する時刻が異なる状態、いわゆるクロックスキュー（clock skew：伝播時間のずれ）が発生する場合がある。

一般的に、システムＬＳＩがターゲット周波数で動作するためには、現クロックが到着した時点から次のクロックが到着するまでの間に、送り側のフリップフロップから出た信号が受け側のフリップフロップに到達する必要がある。即ち、受け側のフリップフロップに対する信号の到着タイミングが、現クロック到着時以後であり（ホールド制約条件）、且つ、次クロック到着時以前である（セットアップ制約条件）必要がある。

従って、上記のクロックスキュー（ずれ時間）がスキャンフリップフロップのホールド制約条件を満たさない範囲となる場合、スキャンフリップフロップのシフトモードにおいてホールド違反が発生し、シフトモードが誤動作することとなる。又、クロックスキューが大きい場合、スキャンサンプルモード時のセットアップ制約条件を満たすためにスキャンクロック周波数を高くすることができず、この結果テスト時間が増大する。このため、一般的にテスト対象チップのクロック信号配線に対してクロックツリーシンセシス（Clock Tree Synthesis：ＣＴＳ）を適用し、クロックスキューを低減する手法が用いられている。クロックツリーシンセシスでは、クロック信号配線系路上にバッファを挿入したり、配線径路を制約することにより、各クロック信号入力端子ＣＫまでの遅延時間を制御する。

しかしながら、従来手法によれば、このようなバッファをクロック信号配線経路上に設けることでスキャンフリップフロップ側の回路規模が増大するという問題や、配線経路が制約されることにより配線の混雑が発生し、レイアウト設計が難しくなるという問題がある。

これに対し、本発明ＬＳＩ１の構成では、テスト対象チップ２とテスト用チップ３とが別チップで構成されているため、遅延制御のためのバッファや配線の大部分をテストチップ３側に搭載することが可能である。これにより、スキャンフリップフロップが搭載されているチップ（テスト対象チップ２）側にバッファを設ける必要がなく、又、テスト用チップ３上で配線制約条件を満足するように設計することでテスト対象チップ２内での配線混雑の問題は発生しない。従って、スキャンフリップフロップが搭載されているチップ上での配線混雑の問題が緩和されるため、かかるチップ（チップ２）に搭載されている組み合わせ回路部２０のタイミングに影響を与えることなくクロックスキューの低減が可能となる。これにより上記ホールド違反を容易に解消することができ、更に、テスト対象チップ２のシフト動作を高速化することができるため、テストパタン入力の時間を更に短縮することが可能となる。尚、上述ではＳＣＫ１のみにつき説明を行ったが、スキャンパスを構成する各系統毎に（図１ではＳＣＫ１及びＳＣＫ２）上記の構成を採用することが可能である。

更に、上述の第２実施形態のように、テスト信号発生回路３８を備える場合には、予め複数の分岐入力テスト信号ＳＩＮ１及びＳＩＮ２を多重化させたスキャンイン信号ＳＩＮを入力する必要がないため、入力信号のデータ長を短くすることができ、入力端子３１に対する信号入力の時間を短縮化することができ、テスト時間の短縮化が図られる。

本発明に係るテスト回路が搭載されたテスト用チップ及び当該テスト回路を用いてテストを行う対象となるテスト対象チップの構成を示すブロック図 テスト対象チップとテスト用チップとのチップ間の関係を模式的に示す概念図 第２実施形態におけるテスト用チップの概略的構成を示すブロック図 スキャンパス形成がされたＬＳＩ回路（テスト対象回路）の従来の構成を示すブロック図 複数のスキャンパスが分割形成がされたＬＳＩ回路（テスト対象回路）の従来構成を示すブロック図

符号の説明

１： 本発明に係るＬＳＩ
２： テスト対象チップ
３： テスト用チップ
１１、１２、１３、１４、１５、１６： 入力用電極
１７、１８： 出力用電極
２１、２２、２３、２４、２５、２６、２７、２８： スキャンフリップフロップ
３１、３２、３３： 入力端子
３４： 出力端子
３５： 制御信号線
３６、３６ａ： テスト入力制御回路
３７、３７ａ： テスト出力制御回路
３８： テスト信号発生回路
３９： テスト結果判定回路
４０： ハンダバンプ
４１、４２、４３、４４、４５、４６： 入力テスト信号用接続点
４７、４８： 出力テスト信号用接続点
５０： ＬＳＩ回路
５１、５２、５３： 入力端子
５４： 出力端子
６０： ＬＳＩ回路
６１、６２、６３、６４： 入力端子
６５、６６： 出力端子

Claims (8)

1. 複数系統のスキャンパスが形成されたテスト対象チップに対するテストを行うための前記テスト対象チップとは別チップで形成されたテスト回路であって、
   複数の入力信号を受け付ける入力端子と、
   前記入力信号に基づいて、入力された信号数よりも多い複数の分岐入力テスト信号を生成すると共に、前記複数の分岐入力テスト信号を前記テスト対象チップに対して各別に供給するテスト入力制御回路と、
   前記複数の分岐入力テスト信号に基づいて前記テスト対象チップ上で得られたテスト結果を示す複数の分岐出力テスト信号が前記各スキャンパスを介して供給されると共に、当該複数の分岐出力テスト信号に基づいて、前記複数の分岐出力テスト信号数より少ない数の出力信号を生成するテスト出力制御回路と、
   前記出力信号を外部に出力する出力端子と、を備えることを特徴とするテスト回路。
2. 前記テスト入力制御回路が、
   前記複数の分岐入力テスト信号が多重化されてなる前記入力信号に対して分離処理を行うことで、又は、内部に有するテスト信号発生回路によって前記入力信号に基づいて信号生成を行うことで、前記複数の分岐入力テスト信号を生成することを特徴とする請求項１に記載のテスト回路。
3. 前記テスト出力制御回路が、
   前記複数の分岐出力テスト信号に対して多重化処理を行うことで、又は、内部に有するテスト結果判定回路によって前記複数の分岐出力テスト信号に基づいて前記テスト対象チップのテスト結果を判定すると共に当該判定結果に基づいて信号生成を行うことで、前記出力信号を生成することを特徴とする請求項１又は請求項２に記載のテスト回路。
4. 前記テスト対象チップが備える複数の入力用電極に対して前記複数の分岐入力テスト信号を各別に入力するための複数の入力テスト信号用接続点と、
   前記テスト対象チップが備える複数の出力用電極からの前記複数の分岐出力テスト信号の入力を各別に受け付けるための複数の出力テスト信号用接続点と、を備えることを特徴とする請求項１〜請求項３の何れか１項に記載のテスト回路。
5. 複数系統のスキャンパスが形成されたテスト対象チップに対するテストを行うための前記テスト対象チップとは別チップで形成されたテスト回路であって、
   複数の入力信号を受け付ける入力端子と、
   前記入力信号に基づいて、入力された信号数よりも多い複数の分岐入力テスト信号を生成すると共に、前記複数の分岐入力テスト信号を前記テスト対象チップに対して各別に供給するテスト入力制御回路と、を備えることを特徴とするテスト回路。
6. 複数系統のスキャンパスが形成されたテスト対象チップに対するテストを行うための前記テスト対象チップとは別チップで形成されたテスト回路であって、
   複数の信号に基づいて前記テスト対象チップ上で得られたテスト結果を示す複数の分岐出力テスト信号が前記各スキャンパスを介して供給されると共に、当該複数の分岐出力テスト信号に基づいて、前記複数の分岐出力テスト信号数より少ない数の出力信号を生成するテスト出力制御回路と、
   前記出力信号を外部に出力する出力端子と、を備えることを特徴とするテスト回路。
7. 請求項４に記載のテスト回路を用いて行われるテスト方法であって、
   前記複数の入力用電極及び前記複数の出力用電極を備え、複数系統のスキャンパスが形成されてなるテスト対象チップに対し、前記複数の入力テスト信号用接続点と前記複数の入力用電極とを各別に電気的に接続させると共に、前記複数の出力テスト信号用接続点と前記複数の出力用電極とを各別に電気的に接続させ、
   前記テスト回路に備えられる前記入力端子から外部より前記複数の入力信号を前記テスト回路に対して入力し、
   前記テスト回路が、前記テスト入力制御回路によって前記入力信号に対して分離処理を行うことで、又は、内部に有するテスト信号発生回路によって前記入力信号に基づいて信号生成を行うことで、前記複数の入力信号に基づいて前記複数の分岐入力テスト信号を生成して前記複数の入力テスト信号用接続点及び前記複数の入力用電極を介して前記テスト対象チップに与え、
   前記テスト対象チップが、前記複数の分岐入力テスト信号に基づいてテストが行われると共に、当該テスト結果として得られた前記複数の分岐出力テスト信号を前記複数の出力用電極及び前記複数の出力テスト信号用接続点を介して前記テスト回路に与え、
   前記テスト回路内の前記テスト出力制御回路において前記複数の分岐出力テスト信号に基づいて生成された前記出力信号を前記出力端子より取り出して前記テスト回路の外部にてテスト結果の判定を行うか、或いは、前記テスト出力制御回路内の前記テスト結果判定回路において前記複数の分岐出力テスト信号に基づいてテスト結果の判定を行うことを特徴とするテスト方法。
8. 請求項４に記載のテスト回路と、
   前記複数の入力用電極及び前記複数の出力用電極を備えると共に、複数系統のスキャンパスが形成されてなるテスト対象チップと、を備え、
   前記複数の入力テスト信号用接続点と前記複数の入力用電極とが各別に電気的に接続されると共に、
   前記複数の出力テスト信号用接続点と前記複数の出力用電極とが各別に電気的に接続されていることを特徴とする半導体集積回路。

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