JPH04279874A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
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- JPH04279874A JPH04279874A JP3043793A JP4379391A JPH04279874A JP H04279874 A JPH04279874 A JP H04279874A JP 3043793 A JP3043793 A JP 3043793A JP 4379391 A JP4379391 A JP 4379391A JP H04279874 A JPH04279874 A JP H04279874A
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- circuit
- generator
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- 238000012360 testing method Methods 0.000 title claims description 46
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は例えば半導体メモリ等
を試験するＩＣ試験装置に関する。
を試験するＩＣ試験装置に関する。
【０００２】
【従来の技術】図３に従来より使われているＩＣ試験装
置の概要を示す。図中１はタイミング発生器、２はパタ
ーン発生器を示す。タイミング発生器１はタイミングデ
ータＤＡ とＤＢ を出力する。タイミングデータＤＡ
はパターン発生器２に与えられ、タイミングデータＤ
Ｂは波形生成器３に与えられる。
置の概要を示す。図中１はタイミング発生器、２はパタ
ーン発生器を示す。タイミング発生器１はタイミングデ
ータＤＡ とＤＢ を出力する。タイミングデータＤＡ
はパターン発生器２に与えられ、タイミングデータＤ
Ｂは波形生成器３に与えられる。
【０００３】パターン発生器２はタイミング発生器１か
ら与えられるタイミングデータＤＡ に同期して試験パ
ターンデータＰＡ を発生する。この試験パターンデー
タＰＡ は波形生成器３に与えられる。波形生成器３は
タイミング発生器１から与えられるタイミングデータＤ
Ｂ と、試験パターンデータＰＡ とによって、試験パ
ターン信号を実波形で生成する。波形生成器３で生成さ
れた試験パターン信号ＰＰＡ は駆動回路４を通じて被
試験ＩＣ５に与えられる。
ら与えられるタイミングデータＤＡ に同期して試験パ
ターンデータＰＡ を発生する。この試験パターンデー
タＰＡ は波形生成器３に与えられる。波形生成器３は
タイミング発生器１から与えられるタイミングデータＤ
Ｂ と、試験パターンデータＰＡ とによって、試験パ
ターン信号を実波形で生成する。波形生成器３で生成さ
れた試験パターン信号ＰＰＡ は駆動回路４を通じて被
試験ＩＣ５に与えられる。
【０００４】被試験ＩＣ５の応答出力は信号取込回路６
で正規のＨ論理レベルを持っているか、或いはＬ論理レ
ベルを持っているか否かを比較判定し、正規の論理レベ
ルを持っている信号を被試験ＩＣの応答出力信号として
取込む信号の取込はストローブパルス発生器７から与え
られるストローブパルスＳＴＢによって取込のタイミン
グが規定される。
で正規のＨ論理レベルを持っているか、或いはＬ論理レ
ベルを持っているか否かを比較判定し、正規の論理レベ
ルを持っている信号を被試験ＩＣの応答出力信号として
取込む信号の取込はストローブパルス発生器７から与え
られるストローブパルスＳＴＢによって取込のタイミン
グが規定される。
【０００５】信号取込回路６で取込んだ被試験ＩＣ５の
応答出力信号は論理比較器８に与えられ、論理比較器８
でパターン発生器２から与えられる期待値パターンデー
タＰＢ と論理比較され、比較の結果、不一致が発生し
たとき不良と判定する。波形生成器３、ストローブパル
ス発生器７及び論理比較器８は被試験ＩＣ５の各端子毎
に設けられ、１つの端子に対応して１個のＬＳＩ（大規
模集積回路）が割当られ、この１個のＬＳＩによって波
形生成器３、ストローブパルス発生器７及び論理比較器
８等の試験回路が構成される。
応答出力信号は論理比較器８に与えられ、論理比較器８
でパターン発生器２から与えられる期待値パターンデー
タＰＢ と論理比較され、比較の結果、不一致が発生し
たとき不良と判定する。波形生成器３、ストローブパル
ス発生器７及び論理比較器８は被試験ＩＣ５の各端子毎
に設けられ、１つの端子に対応して１個のＬＳＩ（大規
模集積回路）が割当られ、この１個のＬＳＩによって波
形生成器３、ストローブパルス発生器７及び論理比較器
８等の試験回路が構成される。
【０００６】
【発明が解決しようとする課題】上述したように、被試
験ＩＣ５の各端子毎に１個ずつＬＳＩが割当てられ、こ
のＬＳＩによってそれぞれ波形生成器３、ストローブパ
ルス発生器７、論理比較器８等の試験回路が構成される
から、特に波形生成器３における遅延時間ＴＰＡとスト
ローブパルス発生器７における遅延時間ＴＰＢとが他の
ＬＳＩにおける遅延時間と相対的に差が生じると、被試
験ＩＣ５に与える試験パターン信号のタイミングが端子
毎にずれた関係となり、正確な試験を行うことができな
くなる。
験ＩＣ５の各端子毎に１個ずつＬＳＩが割当てられ、こ
のＬＳＩによってそれぞれ波形生成器３、ストローブパ
ルス発生器７、論理比較器８等の試験回路が構成される
から、特に波形生成器３における遅延時間ＴＰＡとスト
ローブパルス発生器７における遅延時間ＴＰＢとが他の
ＬＳＩにおける遅延時間と相対的に差が生じると、被試
験ＩＣ５に与える試験パターン信号のタイミングが端子
毎にずれた関係となり、正確な試験を行うことができな
くなる。
【０００７】またストローブパルス発生器７における遅
延時間ＴＰＢが、各ＬＳＩ毎にずれると、取込のタイミ
ングが不揃となり、この場合も正確な試験を行うことが
できない。 このため従来から試験の開始時に各ＬＳ
Ｉにおける遅延時間ＴＰＡ、ＴＰＢを調整し、各ＬＳＩ
毎の遅延時間ＴＰＡ、ＴＰＢを揃えている。この調整を
スキュー調整と云う。
延時間ＴＰＢが、各ＬＳＩ毎にずれると、取込のタイミ
ングが不揃となり、この場合も正確な試験を行うことが
できない。 このため従来から試験の開始時に各ＬＳ
Ｉにおける遅延時間ＴＰＡ、ＴＰＢを調整し、各ＬＳＩ
毎の遅延時間ＴＰＡ、ＴＰＢを揃えている。この調整を
スキュー調整と云う。
【０００８】ところでＩＣ試験装置は先にも説明したよ
うに、波形生成器３、ストローブパルス発生器７、論理
比較器８等によって構成される試験回路が被試験ＩＣ５
の端子の数の数倍の数（少なくとも端子の数の４倍程度
）必要とされる。被試験ＩＣ５の端子の数は数１００ピ
ンにのぼるものもあるため、ＩＣ試験装置の回路規模は
大きなるものとなり電力消費量が大きくなる欠点がある
。このため、ＩＣ試験装置の消費電力を低電力化するこ
とを目的として各波形生成器３、ストローブパルス発生
器７、論理比較器８等を試験回路を構成するＬＳＩを例
えばＣ−Ｍ０Ｓのようにゲートアレイ構造のものを使用
することが試みられいている。ゲートアレイ構造のＬＳ
Ｉはゲート素子が反転作動するときだけ電力を消費する
性質を持っているから消費電力を低電力化することに向
いている。
うに、波形生成器３、ストローブパルス発生器７、論理
比較器８等によって構成される試験回路が被試験ＩＣ５
の端子の数の数倍の数（少なくとも端子の数の４倍程度
）必要とされる。被試験ＩＣ５の端子の数は数１００ピ
ンにのぼるものもあるため、ＩＣ試験装置の回路規模は
大きなるものとなり電力消費量が大きくなる欠点がある
。このため、ＩＣ試験装置の消費電力を低電力化するこ
とを目的として各波形生成器３、ストローブパルス発生
器７、論理比較器８等を試験回路を構成するＬＳＩを例
えばＣ−Ｍ０Ｓのようにゲートアレイ構造のものを使用
することが試みられいている。ゲートアレイ構造のＬＳ
Ｉはゲート素子が反転作動するときだけ電力を消費する
性質を持っているから消費電力を低電力化することに向
いている。
【０００９】つまり静止時における電力消費量は小さく
、転換動作時に電力を消費する。このため動作周波数が
高くなる程、電力消費量が大きくなり、動作周波数が低
くなる程電力消費量が小さくなる性質を持っている。 この性質から次のような欠点が生じる。つまり動作周波
数が変化すると各ＬＳＩにおける電力消費量が変化し、
これによりＬＳＩを構成する半導体チップの温度が変動
し、各遅延時間ＴＰＡ、ＴＰＢが変化してしまう欠点が
生じる。
、転換動作時に電力を消費する。このため動作周波数が
高くなる程、電力消費量が大きくなり、動作周波数が低
くなる程電力消費量が小さくなる性質を持っている。 この性質から次のような欠点が生じる。つまり動作周波
数が変化すると各ＬＳＩにおける電力消費量が変化し、
これによりＬＳＩを構成する半導体チップの温度が変動
し、各遅延時間ＴＰＡ、ＴＰＢが変化してしまう欠点が
生じる。
【００１０】ＩＣを試験する場合、動作速度を変化させ
、高速動作の限界を試験することも必要な試験であるか
ら、動作速度（パターン発生の周期）を変化させた場合
、各回路の遅延時間ＴＰＡ、ＴＰＢが変化してしまうこ
とは大きな障害となる。この発明の目的は、電力消費量
を低減することに向いているゲートアレイ構造のＬＳＩ
を用いながら、波形生成器及びストローブパルス発生器
の遅延時間が変化しないＩＣ試験装置を提供しようとす
るものである。
、高速動作の限界を試験することも必要な試験であるか
ら、動作速度（パターン発生の周期）を変化させた場合
、各回路の遅延時間ＴＰＡ、ＴＰＢが変化してしまうこ
とは大きな障害となる。この発明の目的は、電力消費量
を低減することに向いているゲートアレイ構造のＬＳＩ
を用いながら、波形生成器及びストローブパルス発生器
の遅延時間が変化しないＩＣ試験装置を提供しようとす
るものである。
【００１１】
【課題を解決するための手段】この発明では波形生成器
及びストローブパルス発生器を構成するＬＳＩにゲート
アレイ構造のＬＳＩを用いると共に、このＬＳＩを構成
する半導体チップ内にダミー回路を設け、このダミー回
路を波形生成器及びストローブパルス発生器の動作周波
数に対して、差動的に変化する周波数で動作させる構造
としたものである。
及びストローブパルス発生器を構成するＬＳＩにゲート
アレイ構造のＬＳＩを用いると共に、このＬＳＩを構成
する半導体チップ内にダミー回路を設け、このダミー回
路を波形生成器及びストローブパルス発生器の動作周波
数に対して、差動的に変化する周波数で動作させる構造
としたものである。
【００１２】この発明の構成によれば波形生成器及びス
トローブパルス生成器とダミー回路とは互に差動的に変
化する信号で動作するから、双方の電力消費量の和の値
を一定値にすることができる。従って各ＬＳＩを構成す
る半導体チップの温度を動作速度の変化に係わらず常に
一定値に保つことができ、遅延時間の変動を阻止するこ
とができる。
トローブパルス生成器とダミー回路とは互に差動的に変
化する信号で動作するから、双方の電力消費量の和の値
を一定値にすることができる。従って各ＬＳＩを構成す
る半導体チップの温度を動作速度の変化に係わらず常に
一定値に保つことができ、遅延時間の変動を阻止するこ
とができる。
【００１３】
【実施例】図１にこの発明の一実施例を示す。図中図３
と対応する部分には同一符号を付して示す。この発明で
は波形生成器３とストローブパルス発生器７及び論理比
較器８を構成するＬＳＩの半導体チップ内にダミー回路
９を設け、このダミー回路９に波形生成器３、ストロー
ブパルス発生器７及び論理比較器８に与えるタイミング
信号ＤＢ の周波数に対して周波波数が差動的に変化す
る信号ＰＣＬＫ を与える。
と対応する部分には同一符号を付して示す。この発明で
は波形生成器３とストローブパルス発生器７及び論理比
較器８を構成するＬＳＩの半導体チップ内にダミー回路
９を設け、このダミー回路９に波形生成器３、ストロー
ブパルス発生器７及び論理比較器８に与えるタイミング
信号ＤＢ の周波数に対して周波波数が差動的に変化す
る信号ＰＣＬＫ を与える。
【００１４】つまり波形生成器３、ストローブパルス発
生器７及び論理比較器８に与えるタイミング信号ＤＢ
の周波数をｆ１ からｆ２（ｆ１ ＜ｆ２ ）まで変化
させる場合、ダミー回路９に与える信号ＰＣＬＫ の周
波数は、ｆ２ からｆ１ に差動的に変化させる。ダミ
ー回路９は例えば図２に示すように、適当な段数に縦続
接続したゲートアレイ回路によって構成することができ
、波形生成器３、ストローブパルス発生器７、論理比較
器８等の試験回路を構成する回路規模の例えば３０〜５
０％程度の回路規模の回路を形成し、この回路規模のダ
ミー回路９を波形生成器３、ストローブパルス発生器７
、論理比較器８の動作周波数に対して差動的に変化する
周波波数の信号で動作させればよい。差動的に変化する
周波数の信号ＰＣＬＫ はタイミング発生器１で生成さ
れる。
生器７及び論理比較器８に与えるタイミング信号ＤＢ
の周波数をｆ１ からｆ２（ｆ１ ＜ｆ２ ）まで変化
させる場合、ダミー回路９に与える信号ＰＣＬＫ の周
波数は、ｆ２ からｆ１ に差動的に変化させる。ダミ
ー回路９は例えば図２に示すように、適当な段数に縦続
接続したゲートアレイ回路によって構成することができ
、波形生成器３、ストローブパルス発生器７、論理比較
器８等の試験回路を構成する回路規模の例えば３０〜５
０％程度の回路規模の回路を形成し、この回路規模のダ
ミー回路９を波形生成器３、ストローブパルス発生器７
、論理比較器８の動作周波数に対して差動的に変化する
周波波数の信号で動作させればよい。差動的に変化する
周波数の信号ＰＣＬＫ はタイミング発生器１で生成さ
れる。
【００１５】このように構成すれば波形生成器３、スト
ローブパルス発生器７、論理比較器８によって構成され
る主回路と、ダミー回路９との電力消費量は差動的に変
化し、全体の電力消費量を試験周波数の変化に関係なく
一定値に維持させることができる。
ローブパルス発生器７、論理比較器８によって構成され
る主回路と、ダミー回路９との電力消費量は差動的に変
化し、全体の電力消費量を試験周波数の変化に関係なく
一定値に維持させることができる。
【００１６】
【発明の効果】よってこの発明によれば消費電力を低減
することに向いているＣ−Ｍ０Ｓのようなゲートアレイ
構造のＬＳＩを用いながら、取扱う周波数の変化に対し
ても遅延時間ＴＰＡ、ＴＰＢが変動しないＩＣ試験装置
を提供することができる。よって電力消費量が少なく、
然も正確にＩＣを試験することができるＩＣ試験装置を
提供することができ、その効果は実用に供して頗る大で
ある。
することに向いているＣ−Ｍ０Ｓのようなゲートアレイ
構造のＬＳＩを用いながら、取扱う周波数の変化に対し
ても遅延時間ＴＰＡ、ＴＰＢが変動しないＩＣ試験装置
を提供することができる。よって電力消費量が少なく、
然も正確にＩＣを試験することができるＩＣ試験装置を
提供することができ、その効果は実用に供して頗る大で
ある。
【図１】この発明の一実施例を示すブロック図
【図２】
この発明の要部の構造の一例を説明するための接続図
この発明の要部の構造の一例を説明するための接続図
【図３】従来の技術を説明するためのブロック図。
１ タイミング発生器
２ パターン発生器
３ 波形生成器
４ 駆動回路
５ 被試験ＩＣ
６ 信号取込回路
７ ストローブパルス発生器
８ 論理比較器
９ ダミー回路
Claims (1)
- 【請求項１】 タイミング発生器から与えられるタイ
ミング信号と、パターン発生器から与えられる試験パタ
ーンデータとによって実波形を持つ試験パターン信号に
変換する波形生成器と、被試験ＩＣから出力される応答
出力信号を所定のタイミングで取込ためのストローブパ
ルスを発生するストローブパルス発生器とが同一半導体
チップ内に形成されたＩＣによって、被試験ＩＣの端子
毎の試験回路が構成されたＩＣ試験装置において、上記
被試験ＩＣの端子毎に設けられる試験回路をゲートアレ
イ構造の半導体集積回路によって構成すると共に、半導
体集積回路内にダミー回路を設け、このダミー回路を上
記試験回路に与える信号の周波数と差動的に変化する周
波数で動作させ上記半導体集積回路を構成する半導体チ
ップ内で消費する電力量を試験速度に関係なく一定化す
るように構成したＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043793A JP2956912B2 (ja) | 1991-03-08 | 1991-03-08 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3043793A JP2956912B2 (ja) | 1991-03-08 | 1991-03-08 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04279874A true JPH04279874A (ja) | 1992-10-05 |
| JP2956912B2 JP2956912B2 (ja) | 1999-10-04 |
Family
ID=12673626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3043793A Expired - Fee Related JP2956912B2 (ja) | 1991-03-08 | 1991-03-08 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2956912B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5952844A (en) * | 1996-09-13 | 1999-09-14 | Nec Corporation | Apparatus for testing semiconductor IC (integrated circuit) |
| JP2006145416A (ja) * | 2004-11-22 | 2006-06-08 | Toshiba Corp | カスタムｉｃ検証装置および検証方法 |
-
1991
- 1991-03-08 JP JP3043793A patent/JP2956912B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5952844A (en) * | 1996-09-13 | 1999-09-14 | Nec Corporation | Apparatus for testing semiconductor IC (integrated circuit) |
| JP2006145416A (ja) * | 2004-11-22 | 2006-06-08 | Toshiba Corp | カスタムｉｃ検証装置および検証方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2956912B2 (ja) | 1999-10-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |
|
| LAPS | Cancellation because of no payment of annual fees |