JPH04279874A - Ic試験装置 - Google Patents
Ic試験装置Info
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- JPH04279874A JPH04279874A JP3043793A JP4379391A JPH04279874A JP H04279874 A JPH04279874 A JP H04279874A JP 3043793 A JP3043793 A JP 3043793A JP 4379391 A JP4379391 A JP 4379391A JP H04279874 A JPH04279874 A JP H04279874A
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- circuit
- generator
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- test
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- 238000012360 testing method Methods 0.000 title claims description 46
- 239000004065 semiconductor Substances 0.000 claims abstract description 13
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】この発明は例えば半導体メモリ等
を試験するIC試験装置に関する。
を試験するIC試験装置に関する。
【0002】
【従来の技術】図3に従来より使われているIC試験装
置の概要を示す。図中1はタイミング発生器、2はパタ
ーン発生器を示す。タイミング発生器1はタイミングデ
ータDA とDB を出力する。タイミングデータDA
はパターン発生器2に与えられ、タイミングデータD
Bは波形生成器3に与えられる。
置の概要を示す。図中1はタイミング発生器、2はパタ
ーン発生器を示す。タイミング発生器1はタイミングデ
ータDA とDB を出力する。タイミングデータDA
はパターン発生器2に与えられ、タイミングデータD
Bは波形生成器3に与えられる。
【0003】パターン発生器2はタイミング発生器1か
ら与えられるタイミングデータDA に同期して試験パ
ターンデータPA を発生する。この試験パターンデー
タPA は波形生成器3に与えられる。波形生成器3は
タイミング発生器1から与えられるタイミングデータD
B と、試験パターンデータPA とによって、試験パ
ターン信号を実波形で生成する。波形生成器3で生成さ
れた試験パターン信号PPA は駆動回路4を通じて被
試験IC5に与えられる。
ら与えられるタイミングデータDA に同期して試験パ
ターンデータPA を発生する。この試験パターンデー
タPA は波形生成器3に与えられる。波形生成器3は
タイミング発生器1から与えられるタイミングデータD
B と、試験パターンデータPA とによって、試験パ
ターン信号を実波形で生成する。波形生成器3で生成さ
れた試験パターン信号PPA は駆動回路4を通じて被
試験IC5に与えられる。
【0004】被試験IC5の応答出力は信号取込回路6
で正規のH論理レベルを持っているか、或いはL論理レ
ベルを持っているか否かを比較判定し、正規の論理レベ
ルを持っている信号を被試験ICの応答出力信号として
取込む信号の取込はストローブパルス発生器7から与え
られるストローブパルスSTBによって取込のタイミン
グが規定される。
で正規のH論理レベルを持っているか、或いはL論理レ
ベルを持っているか否かを比較判定し、正規の論理レベ
ルを持っている信号を被試験ICの応答出力信号として
取込む信号の取込はストローブパルス発生器7から与え
られるストローブパルスSTBによって取込のタイミン
グが規定される。
【0005】信号取込回路6で取込んだ被試験IC5の
応答出力信号は論理比較器8に与えられ、論理比較器8
でパターン発生器2から与えられる期待値パターンデー
タPB と論理比較され、比較の結果、不一致が発生し
たとき不良と判定する。波形生成器3、ストローブパル
ス発生器7及び論理比較器8は被試験IC5の各端子毎
に設けられ、1つの端子に対応して1個のLSI(大規
模集積回路)が割当られ、この1個のLSIによって波
形生成器3、ストローブパルス発生器7及び論理比較器
8等の試験回路が構成される。
応答出力信号は論理比較器8に与えられ、論理比較器8
でパターン発生器2から与えられる期待値パターンデー
タPB と論理比較され、比較の結果、不一致が発生し
たとき不良と判定する。波形生成器3、ストローブパル
ス発生器7及び論理比較器8は被試験IC5の各端子毎
に設けられ、1つの端子に対応して1個のLSI(大規
模集積回路)が割当られ、この1個のLSIによって波
形生成器3、ストローブパルス発生器7及び論理比較器
8等の試験回路が構成される。
【0006】
【発明が解決しようとする課題】上述したように、被試
験IC5の各端子毎に1個ずつLSIが割当てられ、こ
のLSIによってそれぞれ波形生成器3、ストローブパ
ルス発生器7、論理比較器8等の試験回路が構成される
から、特に波形生成器3における遅延時間TPAとスト
ローブパルス発生器7における遅延時間TPBとが他の
LSIにおける遅延時間と相対的に差が生じると、被試
験IC5に与える試験パターン信号のタイミングが端子
毎にずれた関係となり、正確な試験を行うことができな
くなる。
験IC5の各端子毎に1個ずつLSIが割当てられ、こ
のLSIによってそれぞれ波形生成器3、ストローブパ
ルス発生器7、論理比較器8等の試験回路が構成される
から、特に波形生成器3における遅延時間TPAとスト
ローブパルス発生器7における遅延時間TPBとが他の
LSIにおける遅延時間と相対的に差が生じると、被試
験IC5に与える試験パターン信号のタイミングが端子
毎にずれた関係となり、正確な試験を行うことができな
くなる。
【0007】またストローブパルス発生器7における遅
延時間TPBが、各LSI毎にずれると、取込のタイミ
ングが不揃となり、この場合も正確な試験を行うことが
できない。 このため従来から試験の開始時に各LS
Iにおける遅延時間TPA、TPBを調整し、各LSI
毎の遅延時間TPA、TPBを揃えている。この調整を
スキュー調整と云う。
延時間TPBが、各LSI毎にずれると、取込のタイミ
ングが不揃となり、この場合も正確な試験を行うことが
できない。 このため従来から試験の開始時に各LS
Iにおける遅延時間TPA、TPBを調整し、各LSI
毎の遅延時間TPA、TPBを揃えている。この調整を
スキュー調整と云う。
【0008】ところでIC試験装置は先にも説明したよ
うに、波形生成器3、ストローブパルス発生器7、論理
比較器8等によって構成される試験回路が被試験IC5
の端子の数の数倍の数(少なくとも端子の数の4倍程度
)必要とされる。被試験IC5の端子の数は数100ピ
ンにのぼるものもあるため、IC試験装置の回路規模は
大きなるものとなり電力消費量が大きくなる欠点がある
。このため、IC試験装置の消費電力を低電力化するこ
とを目的として各波形生成器3、ストローブパルス発生
器7、論理比較器8等を試験回路を構成するLSIを例
えばC−M0Sのようにゲートアレイ構造のものを使用
することが試みられいている。ゲートアレイ構造のLS
Iはゲート素子が反転作動するときだけ電力を消費する
性質を持っているから消費電力を低電力化することに向
いている。
うに、波形生成器3、ストローブパルス発生器7、論理
比較器8等によって構成される試験回路が被試験IC5
の端子の数の数倍の数(少なくとも端子の数の4倍程度
)必要とされる。被試験IC5の端子の数は数100ピ
ンにのぼるものもあるため、IC試験装置の回路規模は
大きなるものとなり電力消費量が大きくなる欠点がある
。このため、IC試験装置の消費電力を低電力化するこ
とを目的として各波形生成器3、ストローブパルス発生
器7、論理比較器8等を試験回路を構成するLSIを例
えばC−M0Sのようにゲートアレイ構造のものを使用
することが試みられいている。ゲートアレイ構造のLS
Iはゲート素子が反転作動するときだけ電力を消費する
性質を持っているから消費電力を低電力化することに向
いている。
【0009】つまり静止時における電力消費量は小さく
、転換動作時に電力を消費する。このため動作周波数が
高くなる程、電力消費量が大きくなり、動作周波数が低
くなる程電力消費量が小さくなる性質を持っている。 この性質から次のような欠点が生じる。つまり動作周波
数が変化すると各LSIにおける電力消費量が変化し、
これによりLSIを構成する半導体チップの温度が変動
し、各遅延時間TPA、TPBが変化してしまう欠点が
生じる。
、転換動作時に電力を消費する。このため動作周波数が
高くなる程、電力消費量が大きくなり、動作周波数が低
くなる程電力消費量が小さくなる性質を持っている。 この性質から次のような欠点が生じる。つまり動作周波
数が変化すると各LSIにおける電力消費量が変化し、
これによりLSIを構成する半導体チップの温度が変動
し、各遅延時間TPA、TPBが変化してしまう欠点が
生じる。
【0010】ICを試験する場合、動作速度を変化させ
、高速動作の限界を試験することも必要な試験であるか
ら、動作速度(パターン発生の周期)を変化させた場合
、各回路の遅延時間TPA、TPBが変化してしまうこ
とは大きな障害となる。この発明の目的は、電力消費量
を低減することに向いているゲートアレイ構造のLSI
を用いながら、波形生成器及びストローブパルス発生器
の遅延時間が変化しないIC試験装置を提供しようとす
るものである。
、高速動作の限界を試験することも必要な試験であるか
ら、動作速度(パターン発生の周期)を変化させた場合
、各回路の遅延時間TPA、TPBが変化してしまうこ
とは大きな障害となる。この発明の目的は、電力消費量
を低減することに向いているゲートアレイ構造のLSI
を用いながら、波形生成器及びストローブパルス発生器
の遅延時間が変化しないIC試験装置を提供しようとす
るものである。
【0011】
【課題を解決するための手段】この発明では波形生成器
及びストローブパルス発生器を構成するLSIにゲート
アレイ構造のLSIを用いると共に、このLSIを構成
する半導体チップ内にダミー回路を設け、このダミー回
路を波形生成器及びストローブパルス発生器の動作周波
数に対して、差動的に変化する周波数で動作させる構造
としたものである。
及びストローブパルス発生器を構成するLSIにゲート
アレイ構造のLSIを用いると共に、このLSIを構成
する半導体チップ内にダミー回路を設け、このダミー回
路を波形生成器及びストローブパルス発生器の動作周波
数に対して、差動的に変化する周波数で動作させる構造
としたものである。
【0012】この発明の構成によれば波形生成器及びス
トローブパルス生成器とダミー回路とは互に差動的に変
化する信号で動作するから、双方の電力消費量の和の値
を一定値にすることができる。従って各LSIを構成す
る半導体チップの温度を動作速度の変化に係わらず常に
一定値に保つことができ、遅延時間の変動を阻止するこ
とができる。
トローブパルス生成器とダミー回路とは互に差動的に変
化する信号で動作するから、双方の電力消費量の和の値
を一定値にすることができる。従って各LSIを構成す
る半導体チップの温度を動作速度の変化に係わらず常に
一定値に保つことができ、遅延時間の変動を阻止するこ
とができる。
【0013】
【実施例】図1にこの発明の一実施例を示す。図中図3
と対応する部分には同一符号を付して示す。この発明で
は波形生成器3とストローブパルス発生器7及び論理比
較器8を構成するLSIの半導体チップ内にダミー回路
9を設け、このダミー回路9に波形生成器3、ストロー
ブパルス発生器7及び論理比較器8に与えるタイミング
信号DB の周波数に対して周波波数が差動的に変化す
る信号PCLK を与える。
と対応する部分には同一符号を付して示す。この発明で
は波形生成器3とストローブパルス発生器7及び論理比
較器8を構成するLSIの半導体チップ内にダミー回路
9を設け、このダミー回路9に波形生成器3、ストロー
ブパルス発生器7及び論理比較器8に与えるタイミング
信号DB の周波数に対して周波波数が差動的に変化す
る信号PCLK を与える。
【0014】つまり波形生成器3、ストローブパルス発
生器7及び論理比較器8に与えるタイミング信号DB
の周波数をf1 からf2(f1 <f2 )まで変化
させる場合、ダミー回路9に与える信号PCLK の周
波数は、f2 からf1 に差動的に変化させる。ダミ
ー回路9は例えば図2に示すように、適当な段数に縦続
接続したゲートアレイ回路によって構成することができ
、波形生成器3、ストローブパルス発生器7、論理比較
器8等の試験回路を構成する回路規模の例えば30〜5
0%程度の回路規模の回路を形成し、この回路規模のダ
ミー回路9を波形生成器3、ストローブパルス発生器7
、論理比較器8の動作周波数に対して差動的に変化する
周波波数の信号で動作させればよい。差動的に変化する
周波数の信号PCLK はタイミング発生器1で生成さ
れる。
生器7及び論理比較器8に与えるタイミング信号DB
の周波数をf1 からf2(f1 <f2 )まで変化
させる場合、ダミー回路9に与える信号PCLK の周
波数は、f2 からf1 に差動的に変化させる。ダミ
ー回路9は例えば図2に示すように、適当な段数に縦続
接続したゲートアレイ回路によって構成することができ
、波形生成器3、ストローブパルス発生器7、論理比較
器8等の試験回路を構成する回路規模の例えば30〜5
0%程度の回路規模の回路を形成し、この回路規模のダ
ミー回路9を波形生成器3、ストローブパルス発生器7
、論理比較器8の動作周波数に対して差動的に変化する
周波波数の信号で動作させればよい。差動的に変化する
周波数の信号PCLK はタイミング発生器1で生成さ
れる。
【0015】このように構成すれば波形生成器3、スト
ローブパルス発生器7、論理比較器8によって構成され
る主回路と、ダミー回路9との電力消費量は差動的に変
化し、全体の電力消費量を試験周波数の変化に関係なく
一定値に維持させることができる。
ローブパルス発生器7、論理比較器8によって構成され
る主回路と、ダミー回路9との電力消費量は差動的に変
化し、全体の電力消費量を試験周波数の変化に関係なく
一定値に維持させることができる。
【0016】
【発明の効果】よってこの発明によれば消費電力を低減
することに向いているC−M0Sのようなゲートアレイ
構造のLSIを用いながら、取扱う周波数の変化に対し
ても遅延時間TPA、TPBが変動しないIC試験装置
を提供することができる。よって電力消費量が少なく、
然も正確にICを試験することができるIC試験装置を
提供することができ、その効果は実用に供して頗る大で
ある。
することに向いているC−M0Sのようなゲートアレイ
構造のLSIを用いながら、取扱う周波数の変化に対し
ても遅延時間TPA、TPBが変動しないIC試験装置
を提供することができる。よって電力消費量が少なく、
然も正確にICを試験することができるIC試験装置を
提供することができ、その効果は実用に供して頗る大で
ある。
【図1】この発明の一実施例を示すブロック図
【図2】
この発明の要部の構造の一例を説明するための接続図
この発明の要部の構造の一例を説明するための接続図
【図3】従来の技術を説明するためのブロック図。
1 タイミング発生器
2 パターン発生器
3 波形生成器
4 駆動回路
5 被試験IC
6 信号取込回路
7 ストローブパルス発生器
8 論理比較器
9 ダミー回路
Claims (1)
- 【請求項1】 タイミング発生器から与えられるタイ
ミング信号と、パターン発生器から与えられる試験パタ
ーンデータとによって実波形を持つ試験パターン信号に
変換する波形生成器と、被試験ICから出力される応答
出力信号を所定のタイミングで取込ためのストローブパ
ルスを発生するストローブパルス発生器とが同一半導体
チップ内に形成されたICによって、被試験ICの端子
毎の試験回路が構成されたIC試験装置において、上記
被試験ICの端子毎に設けられる試験回路をゲートアレ
イ構造の半導体集積回路によって構成すると共に、半導
体集積回路内にダミー回路を設け、このダミー回路を上
記試験回路に与える信号の周波数と差動的に変化する周
波数で動作させ上記半導体集積回路を構成する半導体チ
ップ内で消費する電力量を試験速度に関係なく一定化す
るように構成したIC試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3043793A JP2956912B2 (ja) | 1991-03-08 | 1991-03-08 | Ic試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3043793A JP2956912B2 (ja) | 1991-03-08 | 1991-03-08 | Ic試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04279874A true JPH04279874A (ja) | 1992-10-05 |
JP2956912B2 JP2956912B2 (ja) | 1999-10-04 |
Family
ID=12673626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3043793A Expired - Fee Related JP2956912B2 (ja) | 1991-03-08 | 1991-03-08 | Ic試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2956912B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5952844A (en) * | 1996-09-13 | 1999-09-14 | Nec Corporation | Apparatus for testing semiconductor IC (integrated circuit) |
JP2006145416A (ja) * | 2004-11-22 | 2006-06-08 | Toshiba Corp | カスタムic検証装置および検証方法 |
-
1991
- 1991-03-08 JP JP3043793A patent/JP2956912B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5952844A (en) * | 1996-09-13 | 1999-09-14 | Nec Corporation | Apparatus for testing semiconductor IC (integrated circuit) |
JP2006145416A (ja) * | 2004-11-22 | 2006-06-08 | Toshiba Corp | カスタムic検証装置および検証方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2956912B2 (ja) | 1999-10-04 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |
|
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