JP2006145416A - カスタムic検証装置および検証方法 - Google Patents

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Abstract

【課題】カスタムICの機能を正確に能率よく検証することのできるカスタムIC検証装置および検証方法を提供する。
【解決手段】カスタムICの機能を検証するためのテストパターンを生成するテストパターン生成部4と、前記テストパターンを入力されるマスタIC1およびテストIC21〜2nから出力される動作信号を入力され前記動作信号の一致不一致を調べる比較部31〜3nと、比較部31〜3nから出力される信号によりテストIC21〜2nの機能に異常があるかないかを判定する判定部5と、テストパターン生成部4に前記テストパターンの諸元を入力するとともに判定部5における判定の結果を表示する計算機7とを備えている構成とする。
【選択図】図1

Description

本発明は、原子力発電設備の安全保護系等に使用されるカスタムIC(集積回路)の機能を検証するカスタムIC検証装置および検証方法に関する。
近年、半導体集積回路の応用分野は多岐にわたり、同時に応用分野ごとの要求も多岐にわたっている。原子力発電設備の安全保護系に設けられる装置ではPLD,FPGA、ASICなどのカスタムICが用いられている。これらのカスタムICには高い信頼性が要求されるが、従来、その検証には、ソフトウェアを用いたシミュレーションおよびカスタムICを実装しての機能試験が行われている(特許文献1)。
特開平3−209849号公報
上述した従来のカスタムIC検証方法は、検証試験に手間がかかり回路部品として検証性が悪いという問題がある。
本発明は上述した課題を解決するためになされたものであり、カスタムICの機能を正確に能率よく検証することのできるカスタムIC検証装置および検証方法を提供することを目的とする。
上記課題を解決するために、本発明は、カスタムICの機能を検証するためのテストパターンを生成するテストパターン生成部と、前記テストパターンが入力されるマスタICおよびテストICから出力される動作信号を入力され前記動作信号の一致不一致を調べる比較部と、前記比較部から出力される信号により前記テストICの機能に異常があるかないかを判定する判定部と、前記判定部における判定の結果を表示する表示部とを備えている構成とする。
本発明によれば、カスタムICの機能を正確に能率よく検証することができる。
以下、本発明に係るカスタムIC検証装置および検証方法の実施の形態について、図面を参照して説明する。
(第1の実施の形態)
本実施の形態のカスタムIC検証装置は、図1に示すように、被検証対象であるテストIC21〜2nおよびテストIC21〜2nと同じ種類・定格のマスタIC1への入力信号を生成するテストパターン生成部4と、前記入力信号を受けてマスタIC1から出力された信号とテストIC21〜2nから出力された信号を比較し一致しているかどうかを比較する比較部31〜3nと、比較部31〜3nから出力された信号によりテストIC21〜2nに異常があるかないかを判定する判定部5と、また、これらの検証作業条件を入力し結果を表示する計算機7から構成されている。また、マスタIC1とテストIC21〜2nは着脱可能である。
このように構成された本実施の形態のカスタムIC検証装置においては、計算機7から、検証試験開始命令が出力されると、テストパターン生成部4においてテストIC21〜2nの実動作速度でテストパターンのビットパターンを全て“0”からインクリメントしたり、ランダムなビットパターンにしたり、特定のビットパターンにしたりして変化させ、マスタIC1とテストIC21〜2nに同時に出力する。マスタIC1とテストIC21〜2nはその信号を受け、IC内部で処理を行った後信号を出力する。比較部31〜3nでは、マスタIC1から出力された信号とテストIC21〜2nから出力された信号が一致しているかどうかを比較し、判定部5で比較部31〜3nから出力された信号によりテストIC21〜2nに異常があるかないかを判定する。判定部5では、テストパターンの動作速度よりも速い速度で動作する。計算機7は、判定結果を適宜読み込み、テストIC21〜2nの良不良を表示する。
テストパターン生成部の異常をチェックするために、テストパターン生成部4からの出力信号を判定部5に入力し、そのデータを計算機7に読み込み、テストパターン生成部4から出力されているテストパターンに異常がないかどうか表示する。さらに、マスタIC1の異常をチェックするために、テストパターン生成部4でテストパターンを変化させ、マスタIC1に出力し、マスタIC1の内部で処理を行った後、信号を判定部5に出力する。計算機7は判定部5の出力とマスタICが出力すべき信号を比較してマスタIC1に異常がないかどうか表示する。
本実施の形態によれば、実動作速度で複数のテストIC21〜2nを動作させるので、複数のICの実使用状態での動作を同時に検証することができ、判定部5の動作速度がテストパターンの変化速度よりも速いので、タイミングの検証ができる。また、検証装置自体の検証も行うことができる。
(第2の実施の形態)
次に、本発明に係るカスタムIC検証装置の第2の実施の形態を図2を用いて説明する。なお第1の実施の形態と同一の構成には同一の符号を付し、重複する説明は省略する。
本実施の形態のカスタムIC検証装置は、テストパターン生成部4で生成する信号の変化速度を変化させる動作速度制御部8と、マスタIC1とテストIC21〜2nの供給電源電圧を変化させる供給電源電圧制御部9とを備えている。
このように構成された本実施の形態のカスタムIC検証装置においては、テストパターン生成部4で生成されるテストパターンの変化速度を動作速度制御部8からの信号により速くしたり遅くしたりする。また、供給電源電圧制御部9でマスタIC1とテストIC21〜2nの供給電源電圧を変化させる。
本実施の形態によれば、いろいろな動作速度でテストIC21〜2nを動作させることができるので、テストIC21〜2nの動作速度の裕度を検証することができる。また、供給電源電圧制御部9でマスタIC1とテストIC21〜2nの供給電源電圧を変化させて動作させることができるので、電源電圧の裕度を検証することができる。
(第3の実施の形態)
次に、本発明に係るカスタムIC検証装置の第3の実施の形態を図3を用いて説明する。なお第1または第2の実施の形態と同一の構成には同一の符号を付し、重複する説明は省略する。本実施の形態においては、マスタIC1とテストIC21〜2nが同一の回路基板6aの表面に取り付けられている。
本実施の形態によれば、マスタIC1とテストIC21〜2nが同一の回路基板6aの表面に取り付けられているので、回路基板6aを恒温槽に入れ、温湿度試験などを実施した際、マスタIC1とテストIC21〜2nの環境条件が恒温槽の温湿度と同じとなり、テストIC単体の環境試験を行うことができる。
(第4の実施の形態)
次に、本発明に係るカスタムIC検証装置の第4の実施の形態を図4,図5を用いて説明する。なお第1,第2の実施の形態と同一の構成には同一の符号を付し、重複する説明は省略する。
本実施の形態は第1,第2の実施の形態における計算機7を用いない構成で、試験開始命令を出力するスタートスイッチ10と、試験を途中で終了させることのできるストップスイッチ11と、テストパターンのデータを表示するデータ表示部12と、判定部5からのSTOP信号とストップスイッチ11からの信号の論理和をとるOR回路16を備えている。また、テストパターン生成部4はメモリ13とメモリ制御部14と基準周波数発生部15を備え、比較部3はDラッチ17a,17bとNAND回路18を備え、判定部5はDラッチ17cとLED表示部20b,20cを備えている。
このように構成された本実施の形態のカスタムIC検証装置において、スタートスイッチ10から、検証試験開始命令が出力される(図5(a))と、テストパターン生成部4において、メモリ制御部14からRESET信号を出力し(図5(b))、比較部3や判定部5の回路を初期化する。また、メモリ制御部14から動作中信号を出力し、電流制限回路19aを通して、LED表示部20aに「RUN」を表示する。またメモリ制御部14は、基準周波数発生部15から与えられるタイミングでメモリ13へのアドレス信号を変化させ、メモリ13はそのタイミングでテストパターンを出力する(図5(c))。テストパターンはデータ表示部12に表示される。
マスタIC1とテストIC2はテストパターンを入力すると、IC内部で処理を行ったのち信号を出力する。比較部3では、基準周波数発生部15からの信号のタイミングでマスタIC1とテストIC2からの出力信号をDラッチ17a,17bでデータ保持し、NAND回路18にて、マスタIC1から出力された信号とテストIC2から出力された信号が一致しているかどうかを比較し、比較信号を出力する。判定部5は、比較部3から出力された比較信号によりテストIC2に異常があるかないかを判定する。
正常時は、電流制限回路19bを通して、LED表示部20bに「OK」を表示する(図5(d))。異常時は、Dラッチ17cにて、電流制限回路19cを通して、LED表示部20cに「NG」を表示する。また、Dラッチ17cはOR回路16に対してSTOP信号を出力し(図5(e))、これに従ってOR回路16は、テストパターン生成部4に信号を出力し、試験を中止する。LED表示部20cに「NG」が表示されたときは、テストIC2の不良と判定する。
本実施の形態によれば、テストパターンの変化と同期させて、マスタIC1の出力信号とテストIC2の出力信号を保持できるので、前記出力信号のタイミング差を吸収でき、テストIC不良の誤判定を防止することができる。また、計算機を用いることなくどのテストパターンで異常になったか検出することができる。
本発明の第1の実施の形態のカスタムIC検証装置の構成を示すブロック図。 本発明の第2の実施の形態のカスタムIC検証装置の構成を示すブロック図。 本発明の第3の実施の形態のカスタムIC検証装置の要部の構成を示す斜視図。 本発明の第4の実施の形態のカスタムIC検証装置の構成を示すブロック図。 本発明の第4の実施の形態のカスタムIC検証装置の動作を示すタイムチャート。
符号の説明
1…マスタIC、2,21,2n…テストIC、3,31,3n…比較部、4…テストパターン生成部、5…判定部、6…検証装置本体、6a…回路基板、7…計算機、8…動作速度制御部、9…供給電源電圧制御部、10…スタートスイッチ、11…ストップスイッチ、12…データ表示部、13…メモリ、14…メモリ制御部、15…基準周波数発生部、16…OR回路、17a,17b,17c…Dラッチ、18…NAND回路、19a,19b,19c…電流制限回路、20a,20b,20c…LED表示部、

Claims (10)

  1. カスタムICの機能を検証するためのテストパターンを生成するテストパターン生成部と、前記テストパターンが入力されるマスタICおよびテストICから出力される動作信号を入力され前記動作信号の一致不一致を調べる比較部と、前記比較部から出力される信号により前記テストICの機能に異常があるかないかを判定する判定部と、前記判定部における判定の結果を表示する表示部とを備えていることを特徴とするカスタムIC検証装置。
  2. 前記テストパターン生成部はテストパターンを前記テストICの実動作速度で変化させることを特徴とする請求項1に記載のカスタムIC検証装置。
  3. 前記判定部はテストパターンの動作速度より速い速度で動作することを特徴とする請求項1に記載のカスタムIC検証装置。
  4. 前記判定部に入力されて出力されたテストパターンを読み込み、前記テストパターン生成部で生成されるべきテストパターンと比較する計算機を備え、前記表示部に前記テストパターン生成部に異常がないかどうかを表示することを特徴とする請求項1に記載のカスタムIC検証装置。
  5. 前記計算機は、前記判定部から出力された前記マスタICからの動作信号とマスタICで生成されるべき動作信号とを比較し、前記表示部は、前記マスタICに異常がないかどうかを表示することを特徴とする請求項4に記載のカスタムIC検証装置。
  6. 前記テストパターン生成部で生成されるテストパターンの変化速度を変化させる動作速度制御部を備えていることを特徴とする請求項1に記載のカスタムIC検証装置。
  7. 前記マスタICおよびテストICに供給される電源電圧を変化させる供給電源電圧制御部を備えていることを特徴とする請求項1に記載のカスタムIC検証装置。
  8. 前記マスタICおよびテストICは共通の基板上に取り付けられることを特徴とする請求項1に記載のカスタムIC検証装置。
  9. 検証試験開始を制御するスタートスイッチと、試験を途中で中止するストップスイッチと、前記テストパターンのデータを表示するデータ表示部とを備え、前記表示部は、試験中であることを示し、前記比較部は前記テストパターンの変化と同期させて前記マスタICとテストICの出力信号を保持することを特徴とする請求項1記載のカスタムIC検証装置。
  10. カスタムICの機能を検証するためのテストパターンをマスタICおよびテストICに入力し、前記マスタICとテストICから出力される動作信号を比較し一致不一致を調べて前記テストICの機能に異常があるかないかを判定することを特徴とするカスタムICの検証方法。

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