JP4817646B2

JP4817646B2 - カスタムｉｃ検証装置および検証方法

Info

Publication number: JP4817646B2
Application number: JP2004337120A
Authority: JP
Inventors: 秀亨北薗; 俊文佐藤; 直敬小田; 敏明伊藤; 幹雄泉
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-11-22
Filing date: 2004-11-22
Publication date: 2011-11-16
Anticipated expiration: 2024-11-22
Also published as: JP2006145416A

Description

本発明は、原子力発電設備の安全保護系等に使用されるカスタムＩＣ（集積回路）の機能を検証するカスタムＩＣ検証装置および検証方法に関する。

近年、半導体集積回路の応用分野は多岐にわたり、同時に応用分野ごとの要求も多岐にわたっている。原子力発電設備の安全保護系に設けられる装置ではＰＬＤ，ＦＰＧＡ、ＡＳＩＣなどのカスタムＩＣが用いられている。これらのカスタムＩＣには高い信頼性が要求されるが、従来、その検証には、ソフトウェアを用いたシミュレーションおよびカスタムＩＣを実装しての機能試験が行われている（特許文献１）。
特開平３−２０９８４９号公報

上述した従来のカスタムＩＣ検証方法は、検証試験に手間がかかり回路部品として検証性が悪いという問題がある。
本発明は上述した課題を解決するためになされたものであり、カスタムＩＣの機能を正確に能率よく検証することのできるカスタムＩＣ検証装置および検証方法を提供することを目的とする。

上記課題を解決するために、本発明は、カスタムＩＣの機能を検証するためのテストパターンを生成するテストパターン生成部と、前記テストパターン生成部で生成されるテストパターンの変化速度を変化させる動作速度制御部と、前記テストパターンが入力されるマスタＩＣおよびテストＩＣから出力される動作信号が入力され前記動作信号の一致不一致を調べる比較部と、前記比較部から出力される信号により前記テストＩＣの機能に異常があるかないかを判定する判定部と、検証試験開始命令を出力するとともに前記判定部からの判定結果を読み込み表示する計算機とを有するカスタムＩＣ検証装置であって、前記計算機は前記テストパターン生成部で生成されたテストパターンが入力される前記判定部から出力された当該テストパターンを読み込み、前記テストパターン生成部で生成されるべきテストパターンと比較することにより前記テストパターン生成部の異常を判定するとともに、前記判定部から出力された前記マスタＩＣからの動作信号とマスタＩＣで生成されるべき動作信号とを比較することにより前記マスタＩＣの異常を判定する構成とする。

本発明によれば、カスタムＩＣの機能を正確に能率よく検証することができる。

以下、本発明に係るカスタムＩＣ検証装置および検証方法の実施の形態について、図面を参照して説明する。

（第１の実施の形態）
本実施の形態のカスタムＩＣ検証装置は、図１に示すように、被検証対象であるテストＩＣ２１〜２ｎおよびテストＩＣ２１〜２ｎと同じ種類・定格のマスタＩＣ１への入力信号を生成するテストパターン生成部４と、前記入力信号を受けてマスタＩＣ１から出力された信号とテストＩＣ２１〜２ｎから出力された信号を比較し一致しているかどうかを比較する比較部３１〜３ｎと、比較部３１〜３ｎから出力された信号によりテストＩＣ２１〜２ｎに異常があるかないかを判定する判定部５と、また、これらの検証作業条件を入力し結果を表示する計算機７から構成されている。また、マスタＩＣ１とテストＩＣ２１〜２ｎは着脱可能である。

このように構成された本実施の形態のカスタムＩＣ検証装置においては、計算機７から、検証試験開始命令が出力されると、テストパターン生成部４においてテストＩＣ２１〜２ｎの実動作速度でテストパターンのビットパターンを全て“０”からインクリメントしたり、ランダムなビットパターンにしたり、特定のビットパターンにしたりして変化させ、マスタＩＣ１とテストＩＣ２１〜２ｎに同時に出力する。マスタＩＣ１とテストＩＣ２１〜２ｎはその信号を受け、ＩＣ内部で処理を行った後信号を出力する。比較部３１〜３ｎでは、マスタＩＣ１から出力された信号とテストＩＣ２１〜２ｎから出力された信号が一致しているかどうかを比較し、判定部５で比較部３１〜３ｎから出力された信号によりテストＩＣ２１〜２ｎに異常があるかないかを判定する。判定部５では、テストパターンの動作速度よりも速い速度で動作する。計算機７は、判定結果を適宜読み込み、テストＩＣ２１〜２ｎの良不良を表示する。

テストパターン生成部の異常をチェックするために、テストパターン生成部４からの出力信号を判定部５に入力し、そのデータを計算機７に読み込み、テストパターン生成部４から出力されているテストパターンに異常がないかどうか表示する。さらに、マスタＩＣ１の異常をチェックするために、テストパターン生成部４でテストパターンを変化させ、マスタＩＣ１に出力し、マスタＩＣ１の内部で処理を行った後、信号を判定部５に出力する。計算機７は判定部５の出力とマスタＩＣが出力すべき信号を比較してマスタＩＣ１に異常がないかどうか表示する。

本実施の形態によれば、実動作速度で複数のテストＩＣ２１〜２ｎを動作させるので、複数のＩＣの実使用状態での動作を同時に検証することができ、判定部５の動作速度がテストパターンの変化速度よりも速いので、タイミングの検証ができる。また、検証装置自体の検証も行うことができる。

（第２の実施の形態）
次に、本発明に係るカスタムＩＣ検証装置の第２の実施の形態を図２を用いて説明する。なお第１の実施の形態と同一の構成には同一の符号を付し、重複する説明は省略する。

本実施の形態のカスタムＩＣ検証装置は、テストパターン生成部４で生成する信号の変化速度を変化させる動作速度制御部８と、マスタＩＣ１とテストＩＣ２１〜２ｎの供給電源電圧を変化させる供給電源電圧制御部９とを備えている。

このように構成された本実施の形態のカスタムＩＣ検証装置においては、テストパターン生成部４で生成されるテストパターンの変化速度を動作速度制御部８からの信号により速くしたり遅くしたりする。また、供給電源電圧制御部９でマスタＩＣ１とテストＩＣ２１〜２ｎの供給電源電圧を変化させる。

本実施の形態によれば、いろいろな動作速度でテストＩＣ２１〜２ｎを動作させることができるので、テストＩＣ２１〜２ｎの動作速度の裕度を検証することができる。また、供給電源電圧制御部９でマスタＩＣ１とテストＩＣ２１〜２ｎの供給電源電圧を変化させて動作させることができるので、電源電圧の裕度を検証することができる。

（第３の実施の形態）
次に、本発明に係るカスタムＩＣ検証装置の第３の実施の形態を図３を用いて説明する。なお第１または第２の実施の形態と同一の構成には同一の符号を付し、重複する説明は省略する。本実施の形態においては、マスタＩＣ１とテストＩＣ２１〜２ｎが同一の回路基板６ａの表面に取り付けられている。

本実施の形態によれば、マスタＩＣ１とテストＩＣ２１〜２ｎが同一の回路基板６ａの表面に取り付けられているので、回路基板６ａを恒温槽に入れ、温湿度試験などを実施した際、マスタＩＣ１とテストＩＣ２１〜２ｎの環境条件が恒温槽の温湿度と同じとなり、テストＩＣ単体の環境試験を行うことができる。

（第４の実施の形態）
次に、本発明に係るカスタムＩＣ検証装置の第４の実施の形態を図４，図５を用いて説明する。なお第１，第２の実施の形態と同一の構成には同一の符号を付し、重複する説明は省略する。

本実施の形態は第１，第２の実施の形態における計算機７を用いない構成で、試験開始命令を出力するスタートスイッチ１０と、試験を途中で終了させることのできるストップスイッチ１１と、テストパターンのデータを表示するデータ表示部１２と、判定部５からのＳＴＯＰ信号とストップスイッチ１１からの信号の論理和をとるＯＲ回路１６を備えている。また、テストパターン生成部４はメモリ１３とメモリ制御部１４と基準周波数発生部１５を備え、比較部３はＤラッチ１７ａ，１７ｂとＮＡＮＤ回路１８を備え、判定部５はＤラッチ１７ｃとＬＥＤ表示部２０ｂ，２０ｃを備えている。

このように構成された本実施の形態のカスタムＩＣ検証装置において、スタートスイッチ１０から、検証試験開始命令が出力される（図５（ａ））と、テストパターン生成部４において、メモリ制御部１４からＲＥＳＥＴ信号を出力し（図５（ｂ））、比較部３や判定部５の回路を初期化する。また、メモリ制御部１４から動作中信号を出力し、電流制限回路１９ａを通して、ＬＥＤ表示部２０ａに「ＲＵＮ」を表示する。またメモリ制御部１４は、基準周波数発生部１５から与えられるタイミングでメモリ１３へのアドレス信号を変化させ、メモリ１３はそのタイミングでテストパターンを出力する（図５（ｃ））。テストパターンはデータ表示部１２に表示される。

マスタＩＣ１とテストＩＣ２はテストパターンを入力すると、ＩＣ内部で処理を行ったのち信号を出力する。比較部３では、基準周波数発生部１５からの信号のタイミングでマスタＩＣ１とテストＩＣ２からの出力信号をＤラッチ１７ａ，１７ｂでデータ保持し、ＮＡＮＤ回路１８にて、マスタＩＣ１から出力された信号とテストＩＣ２から出力された信号が一致しているかどうかを比較し、比較信号を出力する。判定部５は、比較部３から出力された比較信号によりテストＩＣ２に異常があるかないかを判定する。

正常時は、電流制限回路１９ｂを通して、ＬＥＤ表示部２０ｂに「ＯＫ」を表示する（図５（ｄ））。異常時は、Ｄラッチ１７ｃにて、電流制限回路１９ｃを通して、ＬＥＤ表示部２０ｃに「ＮＧ」を表示する。また、Ｄラッチ１７ｃはＯＲ回路１６に対してＳＴＯＰ信号を出力し（図５（ｅ））、これに従ってＯＲ回路１６は、テストパターン生成部４に信号を出力し、試験を中止する。ＬＥＤ表示部２０ｃに「ＮＧ」が表示されたときは、テストＩＣ２の不良と判定する。

本実施の形態によれば、テストパターンの変化と同期させて、マスタＩＣ１の出力信号とテストＩＣ２の出力信号を保持できるので、前記出力信号のタイミング差を吸収でき、テストＩＣ不良の誤判定を防止することができる。また、計算機を用いることなくどのテストパターンで異常になったか検出することができる。

本発明の第１の実施の形態のカスタムＩＣ検証装置の構成を示すブロック図。本発明の第２の実施の形態のカスタムＩＣ検証装置の構成を示すブロック図。本発明の第３の実施の形態のカスタムＩＣ検証装置の要部の構成を示す斜視図。本発明の第４の実施の形態のカスタムＩＣ検証装置の構成を示すブロック図。本発明の第４の実施の形態のカスタムＩＣ検証装置の動作を示すタイムチャート。

符号の説明

１…マスタＩＣ、２，２１，２ｎ…テストＩＣ、３，３１，３ｎ…比較部、４…テストパターン生成部、５…判定部、６…検証装置本体、６ａ…回路基板、７…計算機、８…動作速度制御部、９…供給電源電圧制御部、１０…スタートスイッチ、１１…ストップスイッチ、１２…データ表示部、１３…メモリ、１４…メモリ制御部、１５…基準周波数発生部、１６…ＯＲ回路、１７ａ，１７ｂ，１７ｃ…Ｄラッチ、１８…ＮＡＮＤ回路、１９ａ，１９ｂ，１９ｃ…電流制限回路、２０ａ，２０ｂ，２０ｃ…ＬＥＤ表示部、

Claims

カスタムＩＣの機能を検証するためのテストパターンを生成するテストパターン生成部と、前記テストパターン生成部で生成されるテストパターンの変化速度を変化させる動作速度制御部と、前記テストパターンが入力されるマスタＩＣおよびテストＩＣから出力される動作信号が入力され前記動作信号の一致不一致を調べる比較部と、前記比較部から出力される信号により前記テストＩＣの機能に異常があるかないかを判定する判定部と、検証試験開始命令を出力するとともに前記判定部からの判定結果を読み込み表示する計算機とを有するカスタムＩＣ検証装置であって、
前記計算機は前記テストパターン生成部で生成されたテストパターンが入力される前記判定部から出力された当該テストパターンを読み込み、前記テストパターン生成部で生成されるべきテストパターンと比較することにより前記テストパターン生成部の異常を判定するとともに、前記判定部から出力された前記マスタＩＣからの動作信号とマスタＩＣで生成されるべき動作信号とを比較することにより前記マスタＩＣの異常を判定することを特徴とするカスタムＩＣ検証装置。
前記テストパターン生成部はテストパターンを前記テストＩＣの実動作速度で変化させることを特徴とする請求項１に記載のカスタムＩＣ検証装置。
前記判定部はテストパターンの動作速度より速い速度で動作することを特徴とする請求項１に記載のカスタムＩＣ検証装置。
前記マスタＩＣおよびテストＩＣに供給される電源電圧を変化させる供給電源電圧制御部を備えていることを特徴とする請求項１に記載のカスタムＩＣ検証装置。
一つのマスタＩＣおよび複数のテストＩＣが共通の基板上に取り付けられることを特徴とする請求項１に記載のカスタムＩＣ検証装置。
検証試験開始を制御するスタートスイッチと、試験を途中で中止するストップスイッチと、前記テストパターンのデータを表示するデータ表示部とを備え、前記表示部は、試験中であることを示し、前記比較部は前記テストパターンの変化と同期させて前記マスタＩＣおよびテストＩＣの出力信号を保持することを特徴とする請求項１記載のカスタムＩＣ検証装置。
カスタムＩＣの機能を検証するためにテストパターン生成部で生成されたテストパターンをマスタＩＣおよびテストＩＣに入力し、前記マスタＩＣおよびテストＩＣから出力される動作信号を比較し一致不一致を調べて前記テストＩＣの機能に異常があるかないかを判定するカスタムＩＣの検証方法であって、
前記テストパターン生成部で生成されるテストパターンの変化速度を変化させ、前記テストパターン生成部で生成されたテストパターンと生成されるべきテストパターンと比較することにより前記テストパターン生成部の異常を判定するするとともに、前記マスタＩＣからの動作信号とマスタＩＣで生成されるべき動作信号とを比較することにより前記マスタＩＣの異常を判定することを特徴とするカスタムＩＣの検証方法。