JPS62145174A - デジタルパタ−ン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、デジタルパターン発生装置に関するものであ
り、詳しくは、比較的簡単な構成でパターン発生動作が
診断できるデジタルパターン発生装置を提供するもので
ある。

［従来の技術］ 第２図は、従来のデジタルＬＳＩテスト装置で用いられ
ているデジタルパターン発生装置の重要部の一例を示ず
ブロック図である。第２図において、１はパターンプロ
セッサであり、上位のプロセッサ２から加えられる゛制
御データに従って所定のデジタルパターンを出力するた
めの一連の動作を制′ｍするものである。３はマイクロ
メモリであり、パターンメモリ４に格納されているパタ
ーンプログラムを読み出すためのマイクロプログラムが
格納されていて、パターンプロセッサ１により読み出さ
れる。パターンメモリ４にはパターンプロセッサ１によ
りマイクロメモリ３から読み出されるマイクロプログラ
ムに従って所定のデジタルパターンをテスト対象デバイ
ス（以下ＤＬＩＴという）５に出力するためのパターン
プログラムが格納されている。６はＤＵＴ５から出力さ
れる応答デジタルパターンと期待パターンとを照合して
ＤＬＩＴ５の異常を検出した場合のデータを格納するフ
ェイルメモリである。７はこれらパターンプロセッサ１
．マイクロメモリ３．パターンメモリ４おＪ：びフェイ
ルメモリ６を共通に接続するパターンアドレスバスであ
る。

このような構成にＪ３いて、パターンプロセッサ１、マ
イクロメモリ３およびパターンメモリ４がデジタルパタ
ーン発生部を形成し、フェイルメモリ６がデジタルパタ
ーン検出部を形成することになる。

ところで、このような装置において、パターンプロセッ
サ１を含むデジタルパターン発生部の機能を診断する方
法としては、フェイルメモリ６のパターンアドレスを検
出する機能を装置に付加し、これを用いることがｈえら
れる。ずなわら、パターンメモリ４の出力をＤＵＴ５を
介することなく機能が正常なフェイルスＥす６に直接加
えたときフェイルメモリ６で異常が検出された場合には
デジタルパターン発生部の異常と診断することができる
。

［発明が解決しようとする問題点］ しかし、このような従来の構成によれば、機能が正常な
フェイルメモリ６を用いることによってのみ正しい診断
結果が得られることになり、機能が正常であることがＭ
ｃ認されていないフェイルメモリ６を用いて異常が検出
された場合には異常の原因が特定できないことになる。

すなわら、デジタルパターン発生部の診断に先立ってフ
ェイルメモリ６の機能をチェックしておかなければなら
ず、そのための装置や工数が必要になる。また、フェイ
ルメモリ６は比較的大規模の回路構成になることから、
デジタルパターン発生部の診断のみのためにも設置スペ
ースを確保しなければならず、スペースファクタが悪い
。さらに、フェイルメモリ６が故障したＪ１合には修理
や交換にも相当の工数が必要になる。

本発明は、このような点に着目してなされたもので、そ
の目的は、比較的簡単な構成でパターン発生動作が診断
できるデジタルパターン発生装置を提供することにある
。

［問題点を解決するための手段］ このような目的を達成する本発明は、パターンプロセッ
サとマイクロプログラムが格納されたマイクロメモリと
パターンプログラムが格納されたパターンメモリとがパ
ターンアドレスバスを介して接続され、マイクロメモリ
かｌう読み出されるマイクロプログラムに基づいてパタ
ーンメモリからパターンプログラムを読み出し、所定の
デジタルパターンを出力するように構成されたデジタル
パターン発生装置において、パターンアドレスバスに接
続され現在パターンメモリから出力されているデジタル
パターンのアドレスを格納するカレントアドレスレジス
タと、パターンアドレスバスに接続され次サイクルにパ
ターンメモリから出力されるデジタルパターンのアドレ
スを格納するネクストアドレスレジスタと、パターンプ
ロセッサをステップ動作させながらこれらカレントアド
レスレジスタおよびネクストアドレスレジスタに格納さ
れているアドレスを外部から読み出してこれらアドレス
と期待アドレスとを照合する動ｌ￥診断手段とを設けた
ことを特徴とする。

［実施例コ 以下、図面を用いて本発明の実施例を詳細に説明する。

第１図は本発明の一実廠例の要部を示すブロック図であ
り、第２図と同一部分には同一符号を付けている。第１
図において、８はパターンアドレスバス７に接続され現
時点でパターンメモリ４から出力されているデジタルパ
ターンのアドレスを３納する、すなわちひとつ館のサイ
クルでパターンアドレスバス７上に供給されているアド
レスをラッチするカレントアドレスレジスタ、９はパタ
−ンアドレスバス７に接続され次のサイクルにパターン
メモリ４から出力されるデジタルパターンのアドレス、
すなわも現在のサイクルでパターンアドレスバス上に供
給されているアドレスを格納するネタストアドレスレジ
スタである。これらカレントアドレスレジスタ８および
ネクストアドレスレジスタ９は、従来のフェイルメモリ
６に比べて十分小形化が図れ、例えばデジタルパターン
発生部を構成する既存のプリント配線板の一部に組み込
むこともできる。なお、デジタルパターン発生部の機能
診断時には、これらカレントアドレスレジスタ８および
ネクストアドレスレジスタ９には上位のプロセッサ２が
接続される。

このように構成された装置の動作について説明する。

まず、通常のＤＵＴ５のテストは、従来と同様に、プロ
セッサ２がパターンプロセッサ１を制御することにより
行われる。

次に、デジタルパターン発生部の機能診断にあたっては
、プロセッサ２はパターンプロセッサ１をステップｆｈ
作さ１４，６からカレントアドレスレジスタ８およびネ
クストアドレスレジスタ９に格納されているアドレスを
それぞれ読み出す。そして、これら読み出されたアドレ
スとプロセッサ２内に格納されている各アドレスに対応
した期待アドレスとを照合して、両者が一致した場合に
は正常と診断し、不一致の場合には異常と診断する。こ
のような診断ｌＪ作をパターンプロセッサ１で実行され
るすべてのインストラクションについて実行することに
より、デジタルパターン発生部のすべての機能の診断を
行うことができる。

このように構成することにより、従来のような回路規模
の大きなフェイルメモリを用いることなく比較的簡単な
構成でデジタルパターン発生部の診断を行うことができ
、異常原因を容易に特定することができる。

また、フェイルメモリの機能をチェックするための装置
や工数が不要になる。

また、デジタルパターン発生部の診断のみのためにフェ
イルメモリ６を設置するスペースが不要になり、スペー
スファクタが改善できる。

さらに、必要に応じて、正常と診断されたデジタルパタ
ーン発生部を用いることにより、フェイルメモリの機能
の診断も行うことができる。

［発明の効果１ 以上説明したように、本発明によれば、比較的簡単な構
成でパターン発生動作が診断できるデジタルパターン発
生装置が実現 でき、実／Ｔｌ　ｌの効果は大きい。

【図面の簡単な説明】

第１図は本発明の一実施例を示ずブロック図、第２図は
従来の装置の一例の要部を承りブロック図である。 １・・・パターンプロセッサ、２・・・上位プロセッサ
、３・・・マイクロメモリ、４・・・パターンメモリ、
７・・・パターンアドレスバス、８・・・カレントアド
レスレジスタ、９・・・ネクストアドレスレジスタ。

Claims (1)

【特許請求の範囲】
1. パターンプロセッサとマイクロプログラムが格納された
   マイクロメモリとパターンプログラムが格納されたパタ
   ーンメモリとがパターンアドレスバスを介して接続され
   、マイクロメモリから読み出されるマイクロプログラム
   に基づいてパターンメモリからパターンプログラムを読
   み出し、所定のデジタルパターンを出力するように構成
   されたデジタルパターン発生装置において、パターンア
   ドレスバスに接続され現在パターンメモリから出力され
   ているデジタルパターンのアドレスを格納するカレント
   アドレスレジスタと、パターンアドレスバスに接続され
   次サイクルにパターンメモリから出力されるデジタルパ
   ターンのアドレスを格納するネクストアドレスレジスタ
   と、パターンプロセッサをステップ動作させながらこれ
   らカレントアドレスレジスタおよびネクストアドレスレ
   ジスタに格納されているアドレスを外部から読み出して
   これらアドレスと期待アドレスとを照合する動作診断手
   段とを設けたことを特徴とするデジタルパターン発生装
   置。