JPH11295389A - ディジタル部品実装試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 一般の応答結果では正常／異常の判定はしな
いで、特定の入力パターンの下では少なくとも特定の結
果のみが正常である、という限定応答により正常かどう
かどうかで結果を判断する簡易な試験装置を得る。 【解決手段】 対象ディジタル部品の入力端子群に与え
るために論理レベルを時系列で変化させた入力パターン
を記憶する印加パターンメモリと、この対象ディジタル
部品の入力端子群に与える時系列入力パターンの組み合
わせから、現タイミングが判定タイミングであるかどう
かを指定するマスクデータ記憶手段と、このマスクデー
タ記憶手段が判定タイミングであるとしたタイミング
で、対象ディジタル部品の出力群から得られる応答結果
と、入力パターンに対応する所定の期待値とを比較する
テスト結果判定手段とを備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタル部品
を搭載したプリント基板のディジタル部品に行う機能試
験を、設定条件に適合する簡易なパターン入力で代替す
るディジタル部品の実装試験装置に関するものである。

【０００２】

【従来の技術】ディジタル部品等はプリント基板に実装
されて基板回路を構成するが、正しく装着されたかの確
認も含めて、プリント基板への実装後にディジタル部品
等の組み込み実装確認試験が行われる。図１２は、従来
の一般的な実装確認試験方法を示す図で、図中の１はイ
ンサーキットテスタとも呼ばれる部品実装試験装置、２
０は被試験対象のディジタル部品２１を実装したプリン
ト基板である。図１３は、ディジタル部品２１の入力端
子１〜ｍ、出力端子１〜ｎにプローブピン２２を接続す
ることを示す試験用接続説明図、図１４は、試験動作説
明図で、図１３の入力端子１〜ｍに所定のパターンを与
えた場合に出力端子１〜ｎで得られる波形例と判定結果
を示す図である。

【０００３】図１２ないし図１４において、実装確認試
験は、インサーキットテスタ（部品実装試験装置）１を
用いて行われ、予めディジタル部品の論理動作を分析し
て正常動作時系列パターンを得ておいて、これを印加パ
ターンメモリ３に記憶させた個別機能試験期待値パター
ンから、１パターン分（１周期分）を印加波形発生機構
５に送る。同時に、期待値パターンメモリ１２に記憶さ
せたディジタル部品２１の正常動作結果である個別機能
試験期待値パターンから、１パターン分（１周期分）を
パターン比較機構１４に送る。印加波形発生機構５は、
基準電圧発生機構４で生成されるハイレベル電圧及びロ
ーレベル電圧と、タイミング発生機構１１で生成される
印加レベルの変化タイミングにより機能試験期待値パタ
ーンを印加波形に整形し、プリント基板２０の配線パタ
ーンに接触させたプローブピン２２を通じて入力端子に
印加する。

【０００４】同時に、プローブピン２２を通じて出力端
子の波形を信号波形観測機構１３に取り込む。信号波形
観測機構１３は、基準電圧発生機構４で生成されるハイ
レベルスレッショルド電圧及びローレベルスレッショル
ド電圧で出力端子の波形をハイ／ローパターンに変換す
るとともに、タイミング発生機構１１で生成されるチェ
ックタイミング時のハイ／ローパターンをパターン比較
機構１４に送る。パターン比較機構１４は、信号波形観
測機構１３で観測した出力端子のハイ／ローパターンと
期待値パターンメモリ１２の期待値パターンとを比較
し、不一致があれば実装不良があると判定し、不一致が
なければ実装不良はないと判定する。以上の動作を試験
パターンの最後まで繰り返す方法で、プリント基板２０
に実装した状態でディジタル部品の機能試験を行い、端
子のオープンや実装方向誤りを検出している。

【０００５】

【発明が解決しようとする課題】従来のディジタル部品
実装試験装置は上記のような構成と接続により動作する
ようになっていて、まず試験をする対象部品の正常動作
を分析して得られる時系列入出力パターンが必要であ
り、このためにはどのような入力パターンの組み合わせ
が有り得るか、その場合にどんな応答が正常であるか
を、対象部品のタイミング動作を含めて熟知した技術者
がいて、更にそのために多大の時間と労力を投入しなけ
ればならないという課題があった。また、対象部品がマ
イクロプロセッサや各種のＬＳＩによるＩ／Ｏコントロ
ーラ等である場合には、対象部品が大規模論理回路とな
るため、上記全ての組み合わせを予め検討しておくこと
が困難であり、従って、時系列入出力パターンが作成で
きないことさえあるという課題があった。

【０００６】この発明は上記の課題を解決するためにな
されたもので、一般の応答結果では正常／異常の判定は
しないで、特定の入力パターンの下では少なくとも特定
の結果のみが正常である、という事実に着目して、厳密
試験に換えて限定応答が正常かどうかどうかで結果を判
断する簡易な試験装置を得ることを目的とする。

【０００７】

【課題を解決するための手段】この発明に係るディジタ
ル部品実装試験装置は、対象ディジタル部品の入力端子
群に与えるために論理レベルを時系列で変化させた入力
パターンを記憶する印加パターンメモリと、この対象デ
ィジタル部品の入力端子群に与える時系列入力パターン
の組み合わせから、現タイミングが判定タイミングであ
るかどうかを指定するマスクデータ記憶手段と、このマ
スクデータ記憶手段が判定タイミングであるとしたタイ
ミングで、対象ディジタル部品の出力群から得られる応
答結果と、入力パターンに対応する所定の期待値とを比
較するテスト結果判定手段とを備えた。

【０００８】また更に、印加パターンメモリに換えて、
論理レベルが時系列で順次変化していく印加パターン生
成手段を備えた。

【０００９】

【発明の実施の形態】実施の形態１．この発明に係わる
ディジタル部品の実装試験装置は、プリント基板上に実
装されたディジタル部品に端子のオープンや実装方向誤
りがある場合には、出力端子のいずれかで信号レベルが
変化しなくなることに着目したものである。こうした特
定の入力条件の下では、ある出力結果は対象が異常状態
にあると判るので、逆に、その他の場合には異常という
判定を下さないようにして、端子のオープンや実装方向
誤りの実装不具合等、ある種の異常のみを検出する簡易
試験装置を得ようとする。

【００１０】以下、この発明の一実施の形態を図に基づ
いて説明する。図１は、ディジタル部品実装試験装置
と、試験対象となるディジタル部品２１を搭載したプリ
ント基板２０との簡易試験の接続状態を示した図であ
る。図において、１はディジタル部品実装試験装置であ
り、内部にディジタル部品実装試験装置全体の動作を制
御する中央処理装置２と、印加パターンを格納する印加
パターンメモリ３と、入力端子に印加する信号の電圧レ
ベルや出力端子からの信号変化有無確認をするための２
つのスレッショルド電圧を生成する基準電圧発生機構４
と、入力端子に印加する信号波形を生成する印加波形発
生機構５と、出力端子毎にテスト結果判定を行うか否か
を指示するマスクデータレジスタ６と、被テストディジ
タル部品の各出力端子からの信号にレベル変化があるか
否かを検出し、レベル変化有りを記憶しておく信号レベ
ル変化検出機構７と、テスト結果判定機構８とを備えて
いる。また、プローブピン２２は、ディジタル部品の端
子には直接的に接触しない位置、例えば、テスト専用ラ
ンドや部品取り付けランド等に設置する。

【００１１】図２は、前記載のマスクデータレジスタ６
の構成例を示す図であり、レジスタ回路で構成する。図
３は、信号レベル変化検出機構７の構成例を示す図であ
り、０（ｌｏｗ）→１（ｈｉｇｈ）へのレベル変化を検
出するコンパレータと、１（ｈｉｇｈ）→０（ｌｏｗ）
へのレベル変化を検出するコンパレータとＯＲ回路とレ
ジスタ回路で構成する。図４は、テスト結果判定機構８
の構成例を示す図であり、インバータ回路とレジスタ回
路とＡＮＤ回路で構成する。図５は、テスト結果判定機
構８の動作を示す概念図である。

【００１２】上述構成のディジタル部品実装試験装置の
動作について、図６の動作フロー図、図７の入力端子と
出力端子を示す図、及び図８の動作タイミング図に基づ
いて説明する。まず、予め中央処理装置２内のメインメ
モリに格納した被テストディジタル部品毎のテスト情報
（印加パターンと基準電圧情報とマスクデータ）からテ
ストするディジタル部品の情報を抽出し、印加パターン
メモリ３と基準電圧発生機構４とマスクデータレジスタ
６に送る。次に、基準電圧発生機構４で入力端子に印加
する信号の電圧レベルと出力端子からの信号変化有無確
認用スレッショルド電圧を発生させる。また、信号レベ
ル変化検出機構７の信号レベル変化有無情報をクリアし
て初期化する。

【００１３】次に、印加パターンメモリ３から区切りと
なる１パターンを印加波形発生機構５に送る。印加波形
発生機構５は、基準電圧発生機構４で生成した印加信号
電圧レベルの印加波形をプリント基板２０に実装したテ
スト対象ディジタル部品２１に図８（ａ）のように印加
する。同時に、プリント基板２０に実装した被テストデ
ィジタル部品２１の出力端子に現れる図８（ｂ）の信号
波形を、プリント基板２０に接触させたプローブピン２
２で信号レベル変化検出機構７に取り込む。信号レベル
変化検出機構７は、基準電圧発生機構４で生成した信号
変化有無確認用スレッショルド電圧を基に、図８（ｃ）
に示すように、各出力端子毎に０（ｌｏｗ）→１（ｈｉ
ｇｈ）または１（ｈｉｇｈ）→０（ｌｏｗ）への信号レ
ベルの変化有無を２つのコンパレータで検出するととも
に、信号レベル変化有りを内部のレジスタに保持する。

【００１４】全てのパターン印加が完了後、信号レベル
変化検出機構７から読み出した被テスト部品の出力端子
群からの信号レベル変化の有無情報と、マスクデータレ
ジスタ６に予め設定した出力端子毎のテスト結果判定に
意味がある、つまり、判定タイミングであるという判定
指示情報を、図８（ｄ）に示すような条件として、テス
ト結果判定機構８に送る。テスト結果判定機構８では、
図５のテスト結果判定機構の動作図のごとく、端子がオ
ープンまたは実装誤りがあった場合等に得られる明らか
な誤り状態のみを異常とする期待表に基づいて結果を、
図８（ｅ）のように判定する。図５の場合には、
（ａ），（ｂ）は判定そのものを行わず、（ｃ）のみ異
常と判定する。こうして、予め用意された期待値表に基
づいて信号変化無しが存在する場合は異常で、信号変化
無しが存在しない場合は、正常と判断して実装試験を行
う。ここでは、被テストディジタル部品の出力端子のう
ちプリント基板上で使用されないために、プローブピン
が設定されていない場合や出力端子の信号レベルを変化
させる印加パターンが作成できない場合は、該当する出
力端子のテスト結果判定を行わないように、マスクデー
タ（期待値）を設定して実装試験を行う。

【００１５】上述のディジタル部品実装試験装置は、プ
リント基板上に搭載されたディジタル部品のオープンや
実装方向誤りを検出するのに、プリント基板からの観測
データを信号レベルの変化有無に基づいてテスト結果を
判定するため、従来の正しい時系列入力パターン群と対
応する正解出力パターン群とが必要でなくなる。更に、
印加パターンは、ディジタル部品の内部回路が動作して
出力端子に信号レベルの変化が現れるもので良いため、
ディジタル部品の動作を考慮する必要がなくなる。試験
パターンとしては、印加パターンの作成と、明らかに誤
りの出力状態を期待値として作成すればよいので、テス
トパターンの作成が容易になり、低コストの実装試験が
可能になる。また、機能試験期待値パターンの作成が困
難なため、従来は試験できなかったディジタル部品の実
装試験が可能になり、厳密な機能試験はできないが、反
面、本来レベル変化応答をする全ての機能部品の実装試
験が簡易にできる利点がある。

【００１６】実施の形態２．印加パターンと期待値表と
を同時に長時間にわたる時系列データとして作成する労
力を更に削減して、少なくとも印加パターンは、サイク
リックに順次変化する部品実装試験装置を説明する。図
９は、実施の形態１のディジタル部品実装試験装置に対
し、印加パターンの生成手段と印加波形発生機構へのパ
ターン転送手段を設けた部品実装試験装置の構成図であ
る。図１０は、印加パターンの生成機構と印加波形発生
機構へのパターン転送セレクタの構成例を示す図であ
り、図において、新たに印加パターン生成機構９と、印
加パターンセレクタ１０を備えている。その他の１から
８は実施の形態１と同じであり、説明を省略する。印加
パターン生成機構９は、被測定ディジタル部品の内部論
理や動作タイミングにとらわれない印加パターン（例え
ば、インクリメントパターンやデクリメントパターンな
ど）を生成し、印加パターンセレクタ１０は、印加パタ
ーン生成機構９で生成したパターンと印加パターンメモ
リ３に格納したパターンのどちらを印加波形発生機構５
に転送するかを選択する。この構成においては、マスク
データレジスタ６では、入力パターンの変化の組み合わ
せに対して期待値表を作成しておく。最初は、全ての出
力端子に信号レベル変化があるとした一義的な期待値を
設定しておき、その後、動作が良品と確認されたプリン
ト基板への実装試験結果を反映して最終の期待値とす
る。

【００１７】上述構成のディジタル部品実装試験装置の
動作について説明する。まず、印加パターンセレクタ１
０を印加パターン生成機構９で生成したパターンを印加
波形発生機構５に転送するように指示する。次に、印加
パターン生成機構９に生成するパターンの種類（例え
ば、インクリメントパターンやデクリメントパターンな
ど）を入力する。すると、印加パターン生成機構９は、
指示された種類のテストパターン発生させ、印加パター
ンセレクタ１０に送る。印加パターンセレクタ１０は、
入力した印加パターン生成機構９のパターンを印加波形
発生機構５に送る。その後、この印加パターンを使用し
て実装試験を行う。結果の確認は、前述の実施の形態１
と同じ動作で行う。

【００１８】本実施の形態によるディジタル部品実装試
験装置は、印加パターンを最少の情報で所定の論理式に
基づいて印加パターンを生成できるので、パターン生成
の労力を削減して、試験コストを低減できる。また、マ
イクロプロセッサやＩ／Ｏコントローラのような端子数
の多いディジタル部品の試験では、長大な印加パターン
を印加パターンメモリに格納せずに、印加波形発生機構
に送れるため、印加パターンメモリ３の容量を小さくで
き、実装試験装置を安価にできる。

【００１９】

【発明の効果】以上のように、この発明によれば、印加
パターンメモリ相当と判定を行うか否かを指定するマス
クデータ記憶手段と、マスクデータを参照して試験対象
部品の出力変化と期待値とを比較する結果判定手段とを
備えたので、限定条件下での簡易判定が容易に得られる
効果がある。また、このため試験対象部品の範囲を事実
上拡げられる効果もある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１におけるディジタル
部品実装試験装置の構成と部品実装試験の接続状態を示
す図である。

【図２】 実施の形態１におけるマスクデータレジスタ
の構成例を示す図である。

【図３】 実施の形態１における信号レベル変化検出機
構の構成例を示す図である。

【図４】 実施の形態１におけるテスト結果判定機構の
構成例を示す図である。

【図５】 実施の形態１におけるテスト結果判定機構の
動作概念を示す図である。

【図６】 この発明の実施の形態１における処理フロー
を示すフローチャート図である。

【図７】 実施の形態１における実装したディジタル部
品の内部回路としての入力端子、出力端子の関係を示す
図である。

【図８】 図７に対応したパターン例とディジタル部品
実装試験装置の各部の波形と動作を示す図である。

【図９】 この発明の実施の形態２におけるディジタル
部品実装試験装置の構成を示す図である。

【図１０】 実施の形態２における印加パターン生成機
構と印加パターンセレクタの構成例を示す図である。

【図１１】 実施の形態２における印加パターン生成手
段の具体例とその動作を説明する図である。

【図１２】 従来のディジタル部品実装試験装置の構成
と部品実装試験の接続状態を示す図である。

【図１３】 従来の実装したディジタル部品の内部回路
としての入力端子、出力端子の関係を示す図である。

【図１４】 図１３に対応したパターン例とディジタル
部品実装試験装置の各部波形と対応する動作説明図であ
る。

【符号の説明】

１ ディジタル部品実装試験装置、２ 中央処理装置、
３ 印加パターンメモリ、４ 基準電圧発生機構、５
印加波形発生機構、６ マスクデータレジスタ、７ 信
号レベル変化検出機構、８ テスト結果判定機構、９
印加パターン生成機構、１０ 印加パターンセレクタ、
１１ タイミング発生機構、１２ 期待値パターンメモ
リ、１３ 信号波形観測機構、１４ パターン比較機
構、２０プリント基板、２１ （テスト対象）ディジタ
ル部品、２２ プローブピン。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１１年３月１２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】

【課題を解決するための手段】この発明に係るディジタ
ル部品実装試験装置は、テスト対象ディジタル部品の入
力端子群に時系列パターンを与えて、任意の出力端子か
ら得られる時系列パターンによってテスト結果を判定す
る構成において、テスト対象期間にテスト対象ディジタ
ル部品の出力が変化するよう時系列形成された入力パタ
ーンを記憶する印加パターンメモリと、テスト対象ディ
ジタル部品からのテスト対象出力のテスト対象期間にお
ける出力のレベル反転を記憶するレベル変化検出手段
と、テスト対象ディジタル部品の出力毎にテスト結果の
判定を行うか否かの指示をするマスクデータ記憶手段
と、マスクデータ記憶手段が判定を行うとした出力に関
して、レベル変化検出機構がレベル変化を検出している
か否かでテスト結果を判定するテスト結果判定手段を備
えた。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 対象ディジタル部品の入力端子群に与え
   るために論理レベルを時系列で変化させた入力パターン
   を記憶する印加パターンメモリと、 上記対象ディジタル部品の入力端子群に与える時系列入
   力パターンの組み合わせから、現タイミングが判定タイ
   ミングであるかどうかを指定するマスクデータ記憶手段
   と、 上記マスクデータ記憶手段が判定タイミングであるとし
   たタイミングで、上記対象ディジタル部品の出力群から
   得られる応答結果と、上記入力パターンに対応する所定
   の期待値とを比較するテスト結果判定手段とを備えたこ
   とを特徴とするディジタル部品実装試験装置。
2. 【請求項２】 印加パターンメモリに換えて、論理レベ
   ルが時系列で順次変化していく印加パターン生成手段を
   備えたことを特徴とする請求項１記載のディジタル部品
   実装試験装置。