JPH07198786A - 従来的及びバウンダリ・スキャンの混合論理回路の電力印加試験装置および方法 - Google Patents

従来的及びバウンダリ・スキャンの混合論理回路の電力印加試験装置および方法

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JPH07198786A JP6288143A JP28814394A JPH07198786A JP H07198786 A JPH07198786 A JP H07198786A JP 6288143 A JP6288143 A JP 6288143A JP 28814394 A JP28814394 A JP 28814394A JP H07198786 A JPH07198786 A JP H07198786A
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Abstract

(57)【要約】 （修正有） 【目的】バウンダリ・スキャン(BS)素子と非バウンダリ
・スキャン(NBS)素子の両方を有する回路基板を試験す
る方法を提供する。 【構成】BSノード３１Ａ−３１ＤをNBSノード３２Ａ−
３２Ｃと区別し、回路基板上の全素子の全ピンのデカル
ト座標(X、Y)を使用して、BSノードに結合される素子ピ
ンから所定距離R内にあるNBSノードの多数の組を決定す
る。NBSノードの数は並列に試験される独立グループに
組分けされる。BS素子のドライバ３７を第１の論理状態
に強制的にし、各NBSノードを短期間別の論理状態に強
制的にして、独立なNBSノードを並列に試験することに
より、試験サイクルが実行される。BS素子上のレシーバ
３８は短期間中に応答ベクトルを捕捉し、評価のために
回路基板から走査出力される。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般的に電気回路を試
験する装置および方法に関し、特に、バウンダリ・スキ
ャン論理回路を含む幾つかの回路要素とバウンダリ・ス
キャン論理回路を含まない幾つかの回路要素を有する回
路の試験装置および方法に関する。
【０００２】
【従来の技術】電気回路の試験は電気回路自体とほぼ同
じくらい古くからのものである。単純な回路では、回路
の短絡または開放を試験するために、全回路ノードに低
電圧を加えることによりこの試験がなされる。本明細書
における「ノード」という用語は等電位にある何れの回
路要素をも意味し、例えば、２つの電気部品間の接続ワ
イヤまたはトレースである。こうしたワイヤまたはトレ
ースにより相互接続された素子ピンもまたノードの一部
である。
【０００３】回路がより複雑になってきているので、徹
底的に回路を試験することが今まで以上にますます重要
で、しかも困難になっている。このことを行う通常の方
法は、テレビジョン回路基板のようなあらゆる製造回路
に対する開発プログラムの一部として試験装置および方
法を設計することである。一般的に、プログラムは複雑
な試験機械にプログラミングすることで開発され、複雑
な試験機械は電圧ドライバおよびレシーバのような数百
或いはは数千の供給源を含み、それらは、回路を試験す
るためにプログラム順序でリレーおよび接触爪により、
回路のノードに交互に接続される。
【０００４】複雑な回路では、試験に時間がかかりすぎ
るため、ノードの全ての組み合わせをテストすることが
できるとは限らない。そこで、試験設計者は、特定の回
路において最も故障が起こりそうなノードを確実に試験
するための何らかの方法を開発しなければならない。こ
れは、高等数学およびコンピュータを駆使する非常に複
雑な技術になってくる。例えば、Gordon D. Robinsonに
発行された米国特許第4,601,032号を見ると、回路をテ
ストするために回路要素に対して印加される複雑な波形
の試験ベクトル（一組のノードに加えられる一組のディ
ジタル電圧）を考案しており、またNajmi T. Jarwala他
に発行された米国特許第5,027,353号では、回路を試験
するための試験ベクトルのコンパクトな組を求めるため
に、重み付けされた数学的システムを使用している。
【０００５】
【発明が解決しようとする課題】かかる試験に伴う一つ
の問題は、システムに欠陥があり、電圧が余りに長期間
加えられる場合、システムに供給される電圧パルスであ
るベクトルおよび波形がシステムを損傷させる可能性が
あるということである。システムが非常に複雑でありそ
のような試験を実行するのに長時間かかるため、上記の
ことがよく起こり得る。
【０００６】別の問題は、一般的に回路欠陥があること
をかかる試験により見つけることが良好であればあるほ
ど、回路欠陥がどこにあるかを正確に突き止める可能性
は少なくなることである。複雑な回路基板は高価なた
め、欠陥がどこにあるかを知ることで、回路基板を修理
できるようになることが必要不可欠である。他の問題
は、表面実装、微細配列、および両面基板を有する最近
の電気回路では、ノードの必ずしも全てにアクセスし得
るとは限らず、従って、このような方法では試験するこ
とができない。
【０００７】電力印加試験中に素子を損傷する可能性が
あるという問題に対する一つの解決法は、William A. G
roves他に対して発行された米国特許第4,588,945号に見
られる。これは試験信号を加える時間限界および試験信
号間での冷却時間を与える試験方法を記しており、その
時間限界および冷却時間の長さは試験される素子の特性
から決められている。
【０００８】ノードの必ずしも全てにアクセスし得ると
は限らない時に、システム欠陥を正確に突き止める問題
に対する一つの解決法として、いわゆるバウンダリ・ス
キャンがある。バウンダリ・スキャンは、チップ部品の
ような各回路部品が、各素子ピン間に配置された一組の
シフトレジスタと特定の内部論理システムで構成される
試験システムである。このシステムは、IEEE規格No.114
9.1-1990で規定されている。バウンダリ・スキャン規格
により、回路のバウンダリピンのみの走査により回路全
体を正確にテストすることが可能となる。バウンダリ・
スキャンの完全な説明に関しては、ヒューレット・パッ
カード社によりマニュアル、パートNo.E1017-90001で発
行された「HP Boundary-Scan Tutorial and BSDL Refer
ence Guide」を参照されたい。また、Lee D. Wetsel, J
rに発行された米国特許第4,872,169号、Wilhelm A. Sau
erwaldに発行された米国特許第4,879,717号、同氏に発
行された米国特許第4,967,142号、Lee D. Wetsel, Jrの
欧州特許出願番号89308562.1、およびNajmi T. Jarwala
他の欧州特許出願番号90305582.0を見ると、バウンダリ
・スキャン実際例の各種詳細が開示されている。
【０００９】上述の文献に記述されるバウンダリ・スキ
ャンシステムは、バウンダリ・スキャン回路要素で完全
に構成される回路において優れた結果をもたらしてい
る。しかしながら、実際にはそのようなシステムはほと
んど存在しない。通常は、その多くがバウンダリ・スキ
ャン規格を使用しない、色々なメーカーにより製造され
た素子で電気回路が構成される。又、ほとんど全ての回
路は、アナログ集積回路のような非ディジタル素子、お
よびトランジスタ、ダイオード、抵抗といった個別素子
を含んでいる。そこで、かかる回路を試験するための装
置および試験方法の必要性がある。
【００１０】混合回路、すなわち従来的回路素子および
バウンダリ・スキャン回路素子の両方を含む回路のバウ
ンダリ・スキャン技法による試験には、２つの重大な問
題が存在する。つまり、１）バウンダリ・スキャン試験
は電力印加試験であり、このことは、損傷を生じる可能
性がある短絡が存在する時、回路に電力印加され損傷を
生じる可能性があることを意味する。２）非バウンダリ
・スキャン素子の存在がバウンダリ・スキャン試験を危
うくする。つまり非バウンダリ・スキャン素子とバウン
ダリ・スキャン素子間の短絡は、多くの場合バウンダリ
・スキャンノードに誤った論理値を持たせるが、従来の
論理回路が導通し、予測不可能なため、こうした結果は
おそらく再現不可能となる。Gordon D. RobinsonとJohn
G. Deshayesによる「Interconnect Testing of Boards
with Partial Boundary-scan」、IEEE 1990 Internati
onal Test Conference Proceedings、CH29100-6/000/05
72、Paper 27.3、Pages 572-581を参照のこと。
【００１１】上の論文は４つのパートからなる試験によ
る問題の解決法を開示している。第１に、テスターがア
クセスしたすべての場所の間で従来的な短絡試験を行な
う。第２に、構成要素間のバウンダリ回路試験回路およ
び経路区間を試験してそれらが正しく働くか確認する。
第３に、非バウンダリ・スキャンノード間の短絡につい
てのテスターアクセスでの試験およびバウンダリ・スキ
ャンノードのアクセス無しでの試験を行なう。最後に、
純粋なバウンダリ・スキャンノードについて開放および
短絡の試験を行なう。
【００１２】第３の試験には二つの形態があり得る。一
度に一つのノードについての最も簡単な試験。これはノ
ードを強制的に高電位とし、バウンダリ・スキャン試験
を行い、つぎにノードを強制的に低電位として他のバウ
ンダリ・スキャン試験を行なう。短絡が存在すれば、こ
れら試験の一つがバウンダリ・スキャン試験に関して悪
い結果を生ずる。第３の試験の他の形態は一度に数ノー
ドを試験し、各ノードに固有の識別信号を与える。バウ
ンダリ・スキャン試験ノードの一つが識別信号を認識し
た場合には、短絡を宣言する。この試験に伴う問題は、
最も簡単な形態の第３の試験を使用すると、複雑な回路
では受容不能なほど長い時間がかかり、多数の供給源を
使用し、そして第２の形態で第３の試験を使用すれば、
識別子が被駆動ノード以外のノードを通してバウンダリ
・スキャンノードに伝播する可能性があるので、不明瞭
な結果を与えるということである。この試験も、試験す
べきセットの数が非常に多くなることがあるので、長い
時間がかかる。
【００１３】従来的とバウンダリ・スキャンとの混合ノ
ードを試験する他のシステムは、Edward P. Heleb他に
対して発行された米国特許第4,963,824号に開示されて
いる。開示されている方法は、各回路基板部品を今度は
試験素子で置き換える。この方法はまた、バウンダリ・
スキャン能力のある特殊なコネクターカードを部品のま
わりのコネクターに適用することにより、非バウンダリ
・スキャン部品を分離することを開示している。この方
法は、装置を取り外しそれらを置き換えることが扱いに
くく且つ時間がかかるばかりでなく、試験の基礎を破壊
するので実際的でない。部品を置き換えなければなら
ず、その置き換えが短絡または開放を生ずることがある
ので、基板をそのあとで再試験しなければならない。非
バウンダリ・スキャン部品を分離するために特殊カード
を取付けることは時間がかかるばかりでなく、カードを
接続し得ることを仮定したものであるが、これは複雑な
表面実装の両面基板の場合にはあまりないことである。
【００１４】従って、一度に二つ以上のノードを試験
し、試験されるノードの集合を管理可能な数にまで減ら
し、回路欠陥を明瞭に検出することができ、回路の物理
的変更を必要としない従来的とバウンダリ・スキャンと
の混合回路に対する試験装置および方法の必要性が存在
する。
【００１５】
【課題を解決するための手段】本発明は、同時に試験す
べきノードの数を低減させる、バウンダリ・スキャンお
よび非バウンダリ・スキャン部品を備えた回路の試験装
置および方法を提供する。本発明は欠陥ノードの正確な
場所を決定し、その情報をユーザに戻す装置および試験
方法を提供する。本発明はまた、あまりにも長い時間電
力が加えられることによる回路の損傷を防止する試験方
法を提供する。本発明はノードあたりの試験時間が短
く、対応して回路基板全体に対する試験時間がより短い
試験方法を提供する。
【００１６】本発明は、バウンダリ・スキャンおよび非
バウンダリ・スキャンの両素子を備えている回路基板を
試験する方法を含む。試験方法はバウンダリ・スキャン
レシーバおよびバウンダリ・スキャンドライバの双方に
結合されているバウンダリ・スキャンノードを、非バウ
ンダリ・スキャンノードと区別する。この方法は回路基
板上の各素子の各ピンの隣接データまたは位置データを
使用して、バウンダリ・スキャンノードに結合されてい
る素子ピンから所定の距離「Ｒ」以内にある非バウンダ
リ・スキャンノードの組数を決定する。この方法は回路
基板上の各バウンダリ・スキャンノードが独立グループ
内の唯一つの非バウンダリ・スキャンノードの所定距離
以内にあるように、各組Ｔの中にあるどれだけの数の非
バウンダリ・スキャンノードが「独立」であるかを決定
する。
【００１７】回路基板は多数の試験サイクルで試験され
る。各試験サイクルは、各独立組中のすべての非バウン
ダリ・スキャンノードを選択し、バウンダリ・スキャン
素子内のドライバを強制的に第１の電圧とし、各非バウ
ンダリ・スキャンノードを短時間強制的に他の電圧とし
て、選択した非バウンダリ・スキャンノードを並列に試
験することで実行される。バウンダリ・スキャン素子の
レシーバは応答ベクトルを捕らえ、これを回路基板から
走査して評価する。次いでバウンダリ・スキャンノード
は第２の電圧へ、非バウンダリ・スキャンノードは第１
の電圧へと駆動され、引き続いて他の応答ベクトルを捕
らえる。試験サイクルはすべての非バウンダリ・スキャ
ンノードが試験されるまで非バウンダリ・スキャンノー
ドの各独立組を選択し、試験することにより終了する。
【００１８】独立した非バウンダリ・スキャンノードは
並列に選択され試験されるので、応答ベクトルはどのノ
ードが故障しているかを反映しており、欠陥ノードの正
確な位置を示す、好適にはデカルト座標の形での位置デ
ータがユーザに戻される。非バウンダリ・スキャンノー
ドは応答ベクトルが捕らえられる直前に短時間だけ駆動
されるので、回路損傷の危険は極小で試験時間が改善さ
れる。すべての独立グループが試験されるまで、多数の
試験サイクルが繰り返される。
【００１９】
【実施例】１．概説 ここで図１を参照すると、本発明による回路試験システ
ム10の好適実施例のブロック図が示されている。システ
ム10はテスター12、およびＬＡＮ、電話、ディスクまた
はテープ駆動装置、キーボードなどのようなデータ入力
16、およびディスプレイ、プリンター、ディスクまたは
テープ駆動装置などのようなデータ出力18を有する遠隔
コンピュータ14を備えている。試験すべき典型的回路基
板20は、２つのバウンダリ・スキャン部品22および24、
そして２つの非バウンダリ・スキャン部品26および28を
備えている。回路はバウンダリ・スキャン部品22および
24の６つの「バウンダリ」または「外部」ノードへのア
クセスを行なう６つの爪30Ａ−30Ｆ、および非バウンダ
リ・スキャン部品26および28の３つのノードへのアクセ
スを行なう３つの爪30Ｇ−30Ｉを備えている。回路に電
力供給を行なう１つ以上の爪33Ａおよび33Ｂをも備えて
いる。
【００２０】「内部」バウンダリ・スキャンノード31Ａ
−31Ｄは爪を経由するアクセスを備えていない。試験す
べき実際の回路では、数百の部品および数百または数千
にさえ及ぶノードおよび爪を備えていることがある。テ
スター12は複数のリレー34を備えており、その各々は爪
30Ａ−30Ｆおよび爪31Ａ−31Ｃに電気的に接触する、35
のような接触手段を備えている。各リレーはまた複数の
入力／出力線36を備えている。テスター12はまた複数の
ドライバ37およびレシーバ38、複数の電源40、および少
なくとも一つのアナログモジュール42を備えており、こ
れらの各々はリレー34の入力／出力線36に接続するため
の44、46、48、および50のような手段を備えている。典
型的なテスターには数百のリレー34、ドライバ37、およ
びレシーバ38および数十の異なる電源がある。
【００２１】テスター12には、またコントローラおよび
シーケンサ54、およびコントローラ／シーケンサ54と通
信するクロック56がある。一般に、コントローラ／シー
ケンサ54はケーブル60を経由して各リレー34、ドライバ
37、レシーバ38、電源40およびアナログモジュール42と
通信し、電源40、ドライバ37、およびアナログモジュー
ル42からの信号のプログラムされたシーケンスを爪30Ａ
−30Ｉの所定のものに与えるようにシステムを制御し、
レシーバ38はリレー34を経由して爪30Ａ−30Ｉの他の所
定のものからの信号を受け取ってコントローラ／シーケ
ンサに与える。
【００２２】更に、本発明によれば、爪の無いバウンダ
リ・スキャンノード、すなわちノード31Ａ−31Ｄ、およ
び爪のある非バウンダリ・スキャンノード、すなわちノ
ード32Ａ−32ＣのＸ−Ｙ位置に関する情報がデータ入力
端子16を経由して遠隔コンピュータに導かれる。この情
報から、各バウンダリ・スキャンノード31Ａ−31Ｄの半
径Ｒの範囲内にある非バウンダリ・スキャンノード32Ａ
−32Ｃの組Ｔが規定される。例えば、図１に示す簡単な
回路について、ノード31Ａに対応する組Ｔは単一のノー
ド32Ａである。そして、入力端子16およびコンピュータ
14を経由して、テスター12のコントローラ／シーケンサ
54は試験を実行するためにプログラムされる。
【００２３】本発明による試験プログラムのもとで、ド
ライバ37の１つは各爪30Ａ−30Ｈに割り当てられ、レシ
ーバ38の１つは各爪30Ａ−30Ｆに割り当てられる。最初
は、従来的な電力を加えない短絡試験が、アクセス可能
なノード、すなわち爪30Ａ−30Ｉに接続されているノー
ドに関して実行される。回路20がこの試験に合格すれ
ば、回路20は電源40およびリレー34を経由して回路電源
入力33Ａおよび33Ｂに電力を加えることによりパワーア
ップされる。次に、本発明の方法にしたがって「混合回
路」試験が実行されるが、これについては後で更に詳細
に説明する。
【００２４】データ入力端子16およびコンピュータ14を
用いて試験を設定する時に、各非バウンダリ・スキャン
ノードについて時間限界を規定することができるが、こ
の時間限界は回路がそのノードとバウンダリ・スキャン
ノードとの間の短絡を許容することができる時間の長さ
に対応する。試験すべきバウンダリ・スキャンノード
は、このときそれら関連する組Ｔの中にある非バウンダ
リ・スキャンノードに関連する時間限界の長さにより、
最初は最短時間限界を有するバウンダリ・スキャンノー
ドにして順序づけられる。
【００２５】回路20のパワーアップ後可能なかぎり早
く、クロック56をリセットする。各ノードを試験してか
ら、なお試験すべきノードの時間限界をクロック時間と
比較し、クロック時間がこれら限界以上であれば、試験
を一時的に停止する。回路が冷却する機会があってから
試験を再開することができる。混合ノードのこの試験を
終了してから、標準のバウンダリ・スキャンノード相互
接続試験を行なうことができる。
【００２６】２．混合回路試験 ａ．用語 本明細書に使用する「バウンダリ・スキャンノード」ま
たは「ＢＳノード」とは、バウンダリ・スキャンレシー
バおよびバウンダリ・スキャンドライバの両方に結合さ
れているノードを意味する。例えば、素子201のすべて
の素子ピンは各バウンダリ・スキャンセル214の内側に
記したラベル「Ｄ／Ｒ」により示したようにドライバと
レシーバの両方を備えている。従って、これら素子ピン
は、それらに接続されているのが何であるかにかかわら
ず常にバウンダリ・スキャンノードである。しかし、素
子202および203は、図２の各レシーバセル212に記した
文字「Ｒ」で示したようにレシーバだけであるセル212
を備えている。素子202および203は、また図２の各ドラ
イバセル213に記した文字「Ｄ」で示したようにドライ
バだけである多数のセル213を備えている。
【００２７】バウンダリ・スキャンノードは、チップ20
2および203の素子ピン242および243を結合するバウンダ
リ・スキャンノード223で示したように、レシーバ212を
ドライバ213に結合させることにより形成することがで
きる。レシーバおよびドライバはノード222で示すよう
に同じチップ上にあってよい。また、バウンダリ・スキ
ャンノードは、素子ピンまたはバウンダリ・スキャンノ
ード221および222のような非バウンダリ・スキャンの端
子を含んでも良い。
【００２８】レシーバセル212及びドライバセル213の両
方にではなく、片方だけに結合されているノードは従来
用語によるバウンダリ・スキャンノードではない。この
ようなノードは、本明細書では「非バウンダリ・スキャ
ンノード」または「ＮＢＳノード」と言う。図２の非バ
ウンダリ・スキャンノードの例は、レシーバにもドライ
バにも結合されていない非バウンダリ・スキャン素子20
4の素子ピン226および227である。素子204の素子ピン22
8、および素子203の素子ピン208、233、および234も非
バウンダリ・スキャンノードであるが、なぜならそれら
はレシーバセルにだけ結合しているからである。同様
に、素子ピン231および232は、それらがレシーバセルに
結合されていないので非バウンダリ・スキャンノードで
ある。
【００２９】本発明を十分に理解するためには、上記の
用語を理解することが重要である。バウンダリ・スキャ
ンノードは、非バウンダリ・スキャン素子の素子ピンお
よび端子を含むことができる。非バウンダリ・スキャン
素子は、チップ204のような論理素子であるばかりでな
く、アナログまたは線形集積回路の他に抵抗206、207、
および209、トランジスタ208、ダイオード211のような
個別素子であってもよい。
【００３０】ｂ．非バウンダリ・スキャンノードの組の
決定 ここで本発明の更なる詳細な説明に入ると、図２は、非
バウンダリ・スキャンノードの組Ｔを決定する仕方を説
明する際に役立つ典型的回路基板200を示している。回
路基板200は、３つのバウンダリ・スキャン素子201、20
2および203、および非バウンダリ・スキャン素子204、2
06、207、208、209および211を含んでいる。バウンダリ
・スキャン素子201、202および203はIEEEの規格群1149
に合致するバウンダリ・スキャン回路を備えている。
【００３１】各バウンダリ・スキャンノード（図２に太
線で示してある）は順次に選ばれる。例えば、バウンダ
リ・スキャンノード221から始めて、ノード221に接続さ
れているすべての素子ピンの位置が決定される。この場
合、バウンダリ・スキャンチップ201のピン237、および
非バウンダリ・スキャンチップ204のピン236をノード22
1に接続する。各素子ピン236および237の半径「Ｒ」
（図２に破線の半円Ｒ１およびＲ２で示してある）以内
にある非バウンダリ・スキャンノードの組Ｔ1を後で詳
細に説明するように決定する。
【００３２】どの非バウンダリ・スキャンノードが選択
されたバウンダリ・スキャンノードに隣接しているかを
決定するには、図２にＲ７の内側に矢印で示す長さを有
する「短絡半径」Ｒを選定するのが好ましい。短絡半径
Ｒの長さは、回路の物理的性質に関係しているどんな長
さでもよく、試験すべきノードの数を減らすように計算
される。好適には、それは短絡がありそうな２つの素子
ピン間の最大直線距離をいう。
【００３３】この例で、本発明者らはそれらの全長にわ
たる二つのノード間の距離ではなく、素子ピンの間の距
離だけに注目している。なぜなら、回路板200は素子ピ
ンを除く回路のすべてをマスクする既に開発されたはん
だ付け技法によりはんだ付けされており、従って、はん
だだけが素子ピンに固着していると仮定しているからで
ある。好適には、長さＲは回路基板200の上のはんだの
汚れまたはブリッジの最大予想範囲を表す。典型的に
は、Ｒは回路基板200の上の素子ピンのピッチにより１
−５ミリメートルの範囲にある。
【００３４】Ｒはユーザ規定可能な長さであり、短絡が
カバーされると思われる長さに関するユーザの経験およ
び／または予想と矛盾しないように設定されることを理
解すべきである。選定される特定の長さは、基板をはん
だ付けするのに使用されるはんだ付け法、はんだ温度、
基板100がはんだに曝された時間の長さ、短絡が検出さ
れる確かさの所要程度などのような多数の因子によって
決まる。
【００３５】好都合なことに、回路基板に対して規定さ
れた半径「Ｒ」は一つしかなく、したがって図２のすべ
ての半径Ｒ１−Ｒ７は同じ大きさになる。代わりに、回
路基板200の異なる部分に対して複数の半径を規定する
ことができる。また、半径Ｒの選定は、特定のＢＳノー
ドに隣接する非バウンダリ・スキャンノードを規定する
のに役立つこと、および隣接を規定する他の手段が可能
であることを理解すべきである。本発明の目的に関して
は、隣接とは、互いに物理的に近接していて、回路基板
を構成するのに使用された製造プロセス（およびそれら
プロセスの既知の欠陥）に照らしてそれらの間に存在す
る電気的短絡の有意の確率を有するようになるすべての
ノードを意味する。
【００３６】Ｒは好適実施例では長さまたは距離の項目
で規定されているが、それはまたピン間隔またはピン数
のような或る他の判定基準により規定することができ
る。例えば、Ｒは所定のバウンダリ・スキャンピンに直
接隣接する素子ピンだけを包含するように一つのピンと
して規定することができる。代わりに、Ｒを二つのピン
として規定することができ（例えば、大きなはんだ汚れ
が製造プロセスで存在することがわかっている場合）、
この場合半径Ｒは選択されたバウンダリ・スキャンピン
に隣接する二つのピンを含むことになる。隣接を決定す
るこれらの他の方法は、好適実施例で使用される物理的
距離を素子パラメータに関して規定する本質的に速い方
法である。ゆえに、隣接を決定するこれらの方法は、本
発明の範囲内にあると考えられる。
【００３７】二つの素子ピンのデカルト座標（Ｘ、Ｙ）
位置、すなわち、（a、b）および（c、d）を与えると、
それらの間の距離は ((a-b)2 + (b-d)2)の平方根により
与えられる。この値が短絡半径以下であれば、これら素
子ピンは短絡の候補であり、試験しなければならない。
すなわち、組Ｔを規定するアルゴリズムは、それに対し
て ((a-b)2 + (b-d)2)1/2≦Ｒ であるアクセス可能な
非バウンダリ・スキャンノードである。ただし（a、b）
は選択されたバウンダリ・スキャンノードの素子ピンの
（Ｘ、Ｙ）位置であり、（c、d）はアクセス可能な非バ
ウンダリ・スキャンノードの素子ピンの（Ｘ、Ｙ）位置
である。
【００３８】例えば、どんな所定の集積回路に対しても
（ＩＣの製造業者が規定したとおり）ピン2がピン1およ
び3に隣接し、ピン3がピン2および4に隣接し、回路基板
上のすべてのピンに対して同様であることを簡単に規定
することができる。この種の隣接の規定は「数値隣接」
と呼ばれ、ユーザが回路基板上の素子ピンまたはノード
のＸ、Ｙ座標を入力したり、または半径「Ｒ」を選択し
たりする必要はない。数値隣接は余り洗練されていない
概念であり、上に示した半径「Ｒ」を定する好適方法よ
りも、通常はあまり望ましくない。
【００３９】図２について、第１の組Ｔ1はピン236の半
径Ｒ1以内にある非バウンダリ・スキャンノード226およ
び227を含んでいる。237において素子を囲む半径Ｒ2以
内に入る非バウンダリ・スキャンピンは存在しない。組
ＴXを決定するこのプロセスをすべてのバウンダリ・ス
キャンノードが選択されるまで繰り返す。下の表は、図
２に示すバウンダリ・スキャンノードに対する組Ｔ1−
Ｔ3の組み分けを要約したものである。
【００４０】
【表１】
【００４１】典型的回路200を参照して組Ｔを観察によ
り決定することができるが、好適実施例ではアクセスし
得る素子ピンの（Ｘ、Ｙ）座標が、ＬＡＮ、電話線、Ｃ
Ｄ−ＲＯＭ、ディスクまたはテープ駆動装置、キーボー
ドまたは他のデータ入力機構とすることができるデータ
入力16（図１に示してある）手段を用いて遠隔コンピュ
ータ14に入力される。コンピュータ14は上述したアルゴ
リズムでプログラムされ、Ｒが選択され、コンピュータ
14は各バウンダリ・スキャンノードについて組Ｔを計算
し、データ入力16のキーボードからの指令に基づき、設
定情報をテスター12に与える。
【００４２】本発明の好適実施例では本発明による組Ｔ
を使用する斬新な試験に先立ち、旧来の電力を供給しな
い短絡試験を行なう。電力を供給しない短絡試験ではテ
スター12は、遠隔コンピュータ14により入力されるプロ
グラムの制御のもとに、ドライバ37およびリレー34の一
つを経由して、一つの爪に低電圧信号を加え、リレー34
およびレシーバ38を経由して、他の爪上のその電圧を求
める。この試験は、テスター12が物理的アクセスを有し
ているノード、すなわち、爪が取付けられているノード
についてのみ行なうことができる。電力を供給しない短
絡試験は爪のノードに対するアクセスに左右されるか
ら、回路の物理的集積の進歩に伴って益々可能性が少な
くなってきている。電力を供給しない短絡試験で短絡が
見つかれば、試験の残りは基板が修理されて電力を供給
しない短絡試験が何の欠陥をも示さなくなるまで行なわ
れないのが好ましい。
【００４３】本発明による試験は、バウンダリ・スキャ
ンノードと従来ノードとの間の短絡を試験するのに最適
の方法を提供する。本発明の技法は本質的にバウンダリ
・スキャンノードと電力をオンにして行なうインサーキ
ット短絡試験とのハイブリッドである。好適には、基板
200は従来の電力を供給しない短絡試験に合格している
から、アクセス可能な非バウンダリ・スキャンノード間
に短絡は存在しないと仮定することができる。本発明に
よる電力供給短絡試験はコンピュータ14により発生され
たプログラムの制御のもとにテスター12により行なわれ
る。
【００４４】従来のバウンダリ・スキャンノード試験の
ように、ドライバ37およびレシーバ38（図１に示してあ
る）の一つは、外部境界走査ノードの各々に割り当てら
れ、リレー34の一つを経由して割り当てられたノードに
接続されている。加えて、試験すべき非バウンダリ・ス
キャンノードの各々に対する試験時間限界を決定するこ
とができる。この試験時間限界はその非バウンダリ・ス
キャンノードと半径Ｒ以内のバウンダリ・スキャンノー
ドとの間の短絡を容認することができる時間である。回
路に対する全体の時間限界を全体として決定することも
できる。
【００４５】この時間限界はアクセス不可能な非バウン
ダリ・スキャンノードの可能な短絡を考慮しようとして
いる。これら時間限界は、ここに引用して取り入れてあ
る米国特許第4,588,945号の方法および装置を使用して
決定することができる。次に、組Ｔの非バウンダリ・ス
キャンノードに関連する、及び組Ｔが最初に試験される
最短時間限界を有する一つまたは複数のノードを備えて
いるバウンダリ・スキャンノードに関連する時間限界の
長さの順に対応する順に、バウンダリ・スキャンノード
を試験のため好適に並べる。
【００４６】バウンダリ・スキャン核 本発明による試験プログラムの重要なサブルーチンは、
図３のフローチャートに示す「バウンダリ・スキャン
核」である。このサブルーチンまたは核は本質的に「Ｅ
ＸＴＥＳＴ」と呼ばれる規定されたバウンダリ・スキャ
ン試験の修正形であり、図５および図６に示す本発明の
方法のフローチャート中に入れてある。看取されるとお
り、従来のＥＸＴＥＳＴの修正形は、外部のテスタード
ライバ37（図１に示してある）の作動によりＥＸＴＥＳ
Ｔを調整して、回路基板200（図２に示してある）を損
傷する危険なしに高速試験を行なうことを含んでいる。
【００４７】図３のステップ301で、バウンダリ・スキ
ャンチェーンのシフトレジスタは第１の論理状態に対応
する電圧で埋められる。この第１の論理状態は、図３で
はＣＭＯＳ技術に対するほぼ＋5ボルトの信号に対応す
る論理「１」である。レジスタは論理「１」を備えてい
るが、バウンダリ・スキャンドライバはステップ301の
間なおも確定できない出力を備えている。次にバウンダ
リ・スキャンチェーンはステップ302でＵＰＤＡＴＥ機
能を行い、シフトレジスタの内容を図２のセル213のよ
うなバウンダリ・スキャンドライバ回路にラッチする。
ステップ302で、バウンダリ・スキャンノードは論理
「１」に対応する電圧に駆動される。
【００４８】ステップ303で、テスタードライバは、所
定の非バウンダリ・スキャンノードに取付けられている
が、短時間オンになってバウンダリ・スキャンノードに
加えられているものとは異なる電圧に駆動される。好適
には、この電圧はＢＳノード加えられるものと反対の論
理状態に対応している。バウンダリ・スキャン回路はス
テップ304の間応答ベクトルを「捕捉」させられる。捕
捉は図２のレシーバ212のような各レシーバ回路がバウ
ンダリ・スキャン素子ピンにかかる電圧をバウンダリ・
スキャンレシーバ回路212のレジスタにラッチするとい
う、規定されたバウンダリ・スキャン機能である。
【００４９】好適には、非バウンダリ・スキャンノード
に適用されるテスタードライバは、ドライバが十分な電
流を駆動して、他の電圧をノードにかけようとしている
素子に打ち勝つことができることを意味する回路内オー
バードライブ技法を使用している。ゆえに、ステップ30
3−306の期間中テスタードライバはオンであるが、回路
はオーバードライブ電流により生ずる損傷の最大の危険
に曝されている。捕捉が完了してから可能なかぎり早
く、テスタードライバはステップ306においてオフにな
る。
【００５０】応答ベクトルは、バウンダリ・スキャンレ
シーバ回路により捕らえられたすべての応答電圧を含ん
でいるが、ステップ308で図２に示すＴＤＯ端子217を経
由してバウンダリ・スキャンチェーンから外に移され
る。ステップ307で、バウンダリ・スキャン核は、すべ
ての論理状態（すなわち、２進論理に対して論理「１」
および論理「０」）が試験されてしまったか否か判定す
る。否であれば、方法はステップ309に進み、第２の論
理状態（すなわち、図３の論理「０」）が図２のＴＤＩ
端子218を経由してバウンダリ・スキャンチェーンに移
される。好適には、ステップ309は、応答ベクトルがバ
ウンダリ・スキャンチェーンから移される（ステップ30
8）と同時に行なわれ、プログラムがステップ302に戻
る。バウンダリ・スキャンノードに加えられているもの
と反対の論理状態に対応する電圧が次にテスタードライ
バ37により選択された非バウンダリ・スキャンノードに
加えられる。すべての論理状態が試験されてしまうと、
応答ベクトルはステップ311での分析のためにステップ3
08で移される。
【００５１】本発明の一つの重要な特徴は、二つの論理
レベルがともにバウンダリ・スキャンノードおよび非バ
ウンダリ・スキャンノードに加えられるということであ
る。非バウンダリ・スキャンノードは常にバウンダリ・
スキャンノードに加えられるものとは反対の論理レベル
に駆動される。好適には、分析ステップ311はノードが
二つの論理レベルで不合格にならないかぎり、ノードを
故障とは識別しない。これは、不完全なはんだ接続また
は開放がそのノードに存在する場合、ノードは一つの論
理レベルでは不合格になることが無いからである。これ
は、開放回路が不確定状態（論理１または論理０）でバ
ウンダリ・スキャンレシーバを出るからである。このよ
うな場合には、他の論理レベルでの試験では開放が存在
すれば結果として試験が合格になる。分析により論理１
および論理０の双方の試験で不合格ノードが見つかった
場合にのみ、本当に短絡回路が存在する。
【００５２】非バウンダリ・スキャンノードの組み分け
および組の選定 図４は非バウンダリ・スキャンノードをバウンダリ・ス
キャンノードと関連する組に組み分けするサブルーチン
を示す。図４のサブルーチンはまた、独立の非バウンダ
リ・スキャンノードのグループＳを結果として形成する
「独立」である組Ｔの非バウンダリ・スキャンノードを
決定するステップを含んでいる。本発明の好適試験方法
では、ノード分解サブルーチンが必要とする別の試験を
必要とせずに欠陥の正確な位置がユーザに戻される。
【００５３】図４のステップ401−408は、方法１を参照
して上述したように、バウンダリ・スキャンノードに関
連する非バウンダリ・スキャンノードの組Ｔを決定する
のに使用される。本質的に、そのプロセスは、試験すべ
き回路基板上のすべてのバウンダリ・スキャン素子およ
び非バウンダリ・スキャン素子の相対位置に関する情報
がテスターに供給されたときステップ401で始まる。便
宜的に、この情報はデカルト座標系のＸ、Ｙ座標の形を
しているが、上述した数値隣接のような他の位置方法を
使用することができる。説明の目的のためにこのデータ
を「隣接データ」と呼ぶ。
【００５４】回路基板のバウンダリ・スキャンノードの
数を表すＸカウンターはステップ402で初期設定され、
ステップ403で歩進する。ステップ404でバウンダリ・ス
キャンノードＮXが選択されるが、これは回路基板内の
どんなバウンダリ・スキャンノードでもよい。先に示し
たアルゴリズムを使用して、選択されたバウンダリ・ス
キャンノードＮXの所定距離Ｒ以内にある非バウンダリ
・スキャンノードの組ＴXをステップ406で決定する。従
って、回路基板内のあらゆるバウンダリ・スキャンノー
ドに対する組Ｔが存在することになるが、組Ｔの幾つか
は空であることもある。この組構築プロセスは回路基板
上のすべてのバウンダリ・スキャンノードが選定されて
しまうまで繰り返される。
【００５５】ステップ409−413は、組Ｔのメンバーを識
別するか、または「独立」非バウンダリ・スキャンノー
ドのグループＳに組み分けするように行なわれる。組Ｔ
に関して前に使用した隣接で表すと、独立非バウンダリ
・スキャンノードのグループは、回路基板上の各ＢＳノ
ードが隣接しているか、または独立グループ内の唯一つ
の非バウンダリ・スキャンノードの所定距離内にあるグ
ループである。この関係のため、各グループのすべての
非バウンダリ・スキャンノードを、試験結果に不明確さ
を生じさせずに、同時にまたは並列に試験することがで
きる。このようにして、並列試験により得られる試験時
間の削減が、回路基板上の欠陥の位置を正確に識別する
能力を犠牲にせずに達成される。
【００５６】非バウンダリ・スキャンノードの組は、そ
れら各組のすべての非バウンダリ・スキャンノードを試
験結果に不明確さを生じさせずに同時に試験することが
できれば、独立である。換言すれば、特定のレシーバ回
路212（図２に示してある）が幾つかの非バウンダリ・
スキャンノードに関し、それらの非バウンダリ・スキャ
ンノードのいずれかに短絡回路が存在する場合に刺激す
ることができるように物理的に設置されていれば、その
時はそれらの非バウンダリ・スキャンノードは独立では
ない。
【００５７】図２の回路基板を使用すれば、組Ｔ2＝22
8、229、231であり、組Ｔ3＝231、232、233、234であ
る。短絡が素子202のピン231と242との間にあれば、レ
シーバピン243は刺激される。同様に、短絡がピン232と
242との間に存在すれば、レシーバピン243が刺激され
る。ゆえに、ピン231はピン232から独立ではなく、それ
らを並列に試験することはできない。対照的に、非バウ
ンダリ・スキャンノード228は、これも組Ｔ2の一部てあ
るが、ピン243に結合しているレシーバ回路212を刺激す
ることはなく、従って、ピン228はピン232から独立して
いる。組Ｔ1−ＴXの非バウンダリ・スキャンノードの依
存関係を決定するこのプロセスは、試験前または試験中
組に、Ｔ1−ＴXの非バウンダリ・スキャンノードがすべ
て試験されるまで繰り返される。
【００５８】必ずしもすべての組Ｔ1−ＴXが或る他の組
Ｔに独立の非バウンダリ・スキャンノードを有している
とはかぎらないことを理解すべきである。換言すれば、
幾つかの非バウンダリ・スキャンノードは、試験データ
を混同せずに他の非バウンダリ・スキャンノードと並列
に試験することはできない。これらの場合には、グルー
プＳは唯一つの非バウンダリ・スキャンノードを備えて
いることになる。一度、組Ｔ1−ＴXの非バウンダリ・ス
キャンノードがすべてグループＳ1−ＳYに入れられてし
まえば、本発明による試験を始めることができる。
【００５９】方法１ 第１の実施例プログラムのフローチャートを図５に示
す。このフローチャートでＸは特定のバウンダリ・スキ
ャンノードを指し、Ｔはバウンダリ・スキャンノードＸ
に関連する非バウンダリ・スキャンノードの対応する組
を指す。Ｎは試験すべきバウンダリ・スキャンノードの
総数に等しい。試験を開始するには、電力を試験すべき
回路に加える。実質的に同時に、クロック56をリセット
し、電力の開始からの時間をカウントし始める。Ｘを０
にセットし、次に１だけ進めそれを１にセットする。次
に、回路を全電力に上げながら、上述したアルゴリズム
および（Ｘ、Ｙ）または先に入力した位置データを使用
して、コントローラ／シーケンサ54の中のプロセッサま
たは遠隔コンピュータ14（図１に示してある）により、
非バウンダリ・スキャンノードの組Ｔ1を計算する。
【００６０】上に示したように、この計算は試験を行な
う前にバウンダリ・スキャンノードの整頓に関連して行
なうこともできる。その場合には、このステップは組Ｔ
から成るノードに関するデータの転送から構成される。
方法１では、独立非バウンダリ・スキャンノードのグル
ープＳを使用しないのでこのデータを転送する必要はな
い。ドライバ37の一つを組Ｔ1の各ノードに割り当て、
リレー34の一つを閉じることによりそのノードに接続す
る。リレー34が動作している間、バウンダリ・スキャン
核をテスター12によりセットアップする。論理０の値は
ＴＴＬ回路のようなほとんどの回路に与える損傷が最も
少ないと思われるので、論理０値を選択する。或る他の
値がより少ない損傷を与えそうであると判定されれば、
その時はその値を選択することになる。
【００６１】どの論理値が選択されても、それは標準の
回路内オーバードライブ技法を使用して適用されるの
で、たとえ204のようなどんな非バウンダリ・スキャン
素子が、228のような取着された非バウンダリ・スキャ
ンノードを処理しようとしているとしても、一つの値を
保証することができる。ついでバウンダリ・スキャン試
験を実行する。好適にはバウンダリ・スキャンＥＸＴＥ
ＳＴ機能が、実行されるバウンダリ・スキャン試験であ
る。バウンダリ・スキャンＥＸＴＥＳＴ機能は、各バウ
ンダリ・スキャンドライバを論理１にし、対応するノー
ド上の対応するバウンダリ・スキャンレシーバの応答を
捕捉し、次に非バウンダリ・スキャンテスタードライバ
を論理「１」に変えている間、バウンダリ・スキャンド
ライバを論理０にし、応答をレシーバで捕捉する。この
試験を、図３を参照してバウンダリ・スキャン核として
上述してある。
【００６２】例えば、図２を参照すると、ノード223に
接続されているバウンダリ・スキャン素子202のピン242
に関するバウンダリ・スキャンドライバは論理１にセッ
トされ、これは素子203のピン243に関するバウンダリ・
スキャンレシーバにより捕らえられなければならない
が、素子ピン231、232、233および234に結合されている
関連非バウンダリ・スキャンノード（すなわち、グルー
プＴ1中の非バウンダリ・スキャンノード）は論理０に
駆動される。素子202のドライバは論理０に設定され、
素子ピン231、232、233、および234に結合されているテ
スタードライバは論理１に駆動され、論理０を素子203
のレシーバピン243により捕捉しなければならない。
【００６３】バウンダリ・スキャン核が実行されてから
直後に、非バウンダリ・スキャンノードに取付けられて
いるリレーが開き始める。リレーが開いている間、試験
結果が分析される。結果はコントローラ／シーケンサ54
内のプロセッサにより、またはコンピュータ14（図１に
示してある）により読み出される。バウンダリ・スキャ
ンノードの状態は、試験に関連するそれらの点でのみ検
査される。すなわち、半径Ｒ以内に非バウンダリ・スキ
ャン素子ピンが存在していなかった素子ピンで、バウン
ダリ・スキャンノード223が他のバウンダリ・スキャン
素子に接続されていたとすれば、その時はこれらの素子
ピンでバウンダリ・スキャンレシーバが捕捉した値は試
験に無関係であり、検査されない。これにより、バウン
ダリ・スキャン素子が多数あれば、試験をかなり短くす
ることができる。
【００６４】組Ｔ1に対するドライバを論理０にセット
した状態で、バウンダリ・スキャン核の期間中、バウン
ダリ・スキャンドライバの論理１が捕捉されなければ、
対応するバウンダリ・スキャンドライバ、またはその関
連相互接続のいずれかに伴う問題が存在する。バウンダ
リ・スキャンドライバの論理１が捕捉されなければ、そ
の時は一つ以上のノードＴ1とバウンダリ・スキャンノ
ードとの間に短絡状態が存在する可能性がある。ノード
が第１のパス中にも故障していた時、バウンダリ・スキ
ャンドライバの論理０が第２のパス中に捕捉されなけれ
ば、その時は一つ以上のノードＴ1とバウンダリ・スキ
ャンノードとの間に短絡状態が存在していることがわか
る。
【００６５】組Ｔ1が合格すれば、クロック56をチェッ
クする。組Ｔ1が合格しなければ、すなわち、バウンダ
リ・スキャン核の期間中に論理１が捕捉されなければ
（非バウンダリ・スキャンドライバは論理０にセットさ
れていると仮定する）、クロック56をチェックする前に
試験されるバウンダリ・スキャンノードおよび組Ｔ1を
識別する故障メッセージが作られる。
【００６６】クロック56のチェックに基づき、損傷の判
断基準が存在すれば、すなわちまだ試験されていないバ
ウンダリ・スキャンノードのいずれかと関連する時間限
界の一つが経過していなければ、または試験されてしま
って且つ試験に不合格であったバウンダリ・スキャンノ
ードのどれか一つと関連する時間限界のどれか一つが経
過してしまっていれば、または全体の回路時間限界が経
過してしまっていれば、電力をオフにする。ループを実
行している間に時間限界が経過しても一般に問題になら
ないことに注目されたい。一般に、時間限界はループを
実行するのにかかる時間と比較して比較的大きく、時間
限界の決定における不確かさ、または緩さは一般にルー
プ実行時間よりはるかに大きい。
【００６７】損傷の判断基準が存在しなければ、Ｘの値
をチェックしてすべてのバウンダリ・スキャンノードが
試験されてしまったか確認し、否であれば、Ｘを１だけ
進めて次のバウンダリ・スキャンノードを試験する。す
べてのバウンダリ・スキャンノードが試験されてしまっ
ていれば、故障メッセージ記録を検査し、故障メッセー
ジが作られていなければ、合格信号を設定して基板が試
験に合格したことを示し、試験を終わる。
【００６８】メインプログラムに故障メッセージが設定
されており、且つ時間限界の経過のため電力がオフにな
ってしまっていれば、第１の実施例ではノード分解サブ
プログラムに入る。ノード分解サブプログラムの一例は
米国特許出願第08/088,279号に詳細に説明されている。
上の試験が終了してから、まさにバウンダリ・スキャン
ノードだけの完全さを確証する標準のバウンダリ・スキ
ャン相互接続試験を実行する。
【００６９】好適実施例では、テスター12はヒューレッ
ト・パッカード社製ＨＰ３０７０テスターであり、コン
ピュータ14はヒューレット・パッカード社製ＨＰ９００
０コンピュータであるが、他の適切なテスターおよびコ
ンピュータを使用することができる。ＨＰ９０００コン
ピュータはキーボード、ディスク、およびテープ駆動装
置およびディスプレーのようなデータ入力16およびデー
タ出力18を備えている。
【００７０】方法２ 図６は欠陥ノードの正確な位置をノード分解サブルーチ
ンを必要とせずに識別する好適な試験方法のフローチャ
ートを示す。ステップ601で、電力を回路基板に加え、
試験サイクルの数をカウントするＺカウンターを０に初
期設定する。各試験サイクルで、一つのグループＳ1−
ＳYの非バウンダリ・スキャンノードのすべてを試験す
る。試験サイクルの数、この場合Ｙを、すべての組Ｓ1
−ＳYが試験されるまで行なう。ステップ603で、Ｚカウ
ンタを１だけ進め、ステップ604でテスタードライバの
リレー34（図１に示してある）を閉じて、電力を非バウ
ンダリ・スキャンノードに加える準備をする。バウンダ
リ・スキャン核（図３に示してある）をステップ606で
実行する。
【００７１】ユーザの必要に応じて試験結果を直ちに分
析することができ、または後の分析のため格納すること
ができる。試験結果は好適実施例ではステップ510で分
析されるが、これはバウンダリ・スキャンチェーンが次
の試験サイクルのためセットアップされるのと同時に行
なわれる。それは図７における時間704である。試験中
に故障が発生すると、ステップ611で欠陥の位置に関す
る位置情報を含む故障メッセージを生成する。
【００７２】各素子ピンおよびノードの座標または位置
データは試験サイクルの始めにステップ401（図４に示
してある）でテスターに与えられたことが思い出されよ
う。本発明の方法は独立非バウンダリ・スキャンノード
の組およびグループを作るので、たとえ非バウンダリ・
スキャンノードを並列に試験しても応答ベクトル内のデ
ータを混同することはない。従って、テスターは故障を
生じたノードまたはピンについての座標位置情報を戻す
故障メッセージを発生することができる。
【００７３】ステップ617の前に、図５を参照して説明
したように、試験クロックを好適にチェックして損傷判
定基準が存在するか確認し、必要なら電力をオフにす
る。これらのステップは本発明の実施では随意選択であ
り、理解を容易にするため、これらのステップは図６に
は示してない。
【００７４】損傷判定基準が何も存在しなければ、プロ
グラムはステップ617に進んでＺカウンターをチェック
し、すべてのグループＳ1−ＳYが試験されてしまったか
確認する。否であれば、Ｚカウンターを進め、ステップ
603−616を繰り返すことにより試験を続ける。すべての
グループが試験されてしまっていると、プログラムはス
テップ618に進み、故障が発生しているか（すなわち、
ステップ611の間に故障メッセージが生成されたか）を
チェックし確認する。故障メッセージが発生していれ
ば、ステップ621でそれをユーザに伝える。故障メッセ
ージが発生していなければ、ステップ619で合格メッセ
ージをユーザに送る。いずれの場合でも、一度ユーザが
回路状態を通知されれば、ステップ614で試験が終わ
る。
【００７５】タイミング 試験時間、すなわち回路基板を試験するのに必要な経過
時間は極めて重要である。同様に、テスターが試験中に
回路基板を損傷しないことが非常に重要であり、したが
って検出されるエラーまたは欠陥を修理することができ
る。本発明は、これらの重要な関心事の両方に対し、本
発明による試験方法に際して、バウンダリ・スキャンお
よび非バウンダリ・スキャンを慎重に調整することによ
り対処している。特に、本発明の方法により非バウンダ
リ・スキャンノードに電圧を加えるテスタードライバが
通常非常に短時間であり、且つ正確なデータを捕らえる
ことを可能にする。
【００７６】図７は、図３を参照して説明した事象の相
対タイミングおよび継続時間を示すタイミング図であ
る。上部の波形は図２のバウンダリ・スキャンドライバ
の出力を示す。破線はバウンダリ・スキャンドライバ21
3が不確定状態にあることを示す。下部の波形はテスタ
ードライバ37（図１に示してある）のバウンダリ・スキ
ャンノードへの出力を示す。点線はテスタードライバが
高インピーダンスまたはトライステートにあることを示
す。
【００７７】セットアップ期間704は、バウンダリ・ス
キャンチェーンが論理「１」に対応する電圧で満たされ
るステップ301の継続時間を表す。時刻705で、更新ステ
ップ302が行なわれ、バウンダリ・スキャンドライバを
期間704の間の高インピーダンス状態から、時刻705での
論理１の電圧まで動かす。時刻706で、テスタードライ
バをオンにし、それらが取り付けられている非バウンダ
リ・スキャンノードを論理「０」に対応する電圧まで動
かす。
【００７８】時刻707で、図３のステップ304に示すよう
に応答ベクトルが捕捉され、時刻708で、図３のステッ
プ306に示すようにテスタードライバをオフにする。好
適には、図７の時刻706と708との間の全経過時間は小さ
く、例えば200ナノ秒未満である。期間709の間、応答ベ
クトルは外に移行し、第２の論理状態（すなわち、図３
および図７の論理「０」）がバウンダリ・スキャンレジ
スタに移行し、図３のステップ308および309に対応す
る。
【００７９】一度、第２の論理状態がバウンダリ・スキ
ャンレジスタにロードされると、プログラムは図３に示
す更新ステップ302に戻り、非バウンダリ・スキャンテ
スタードライバが時刻716でバウンダリ・スキャンノー
ドのものとは反対の論理値（すなわち、図７の論理
「０」）に設定される。テスタードライバがオンである
間、時刻717で捕捉機能が行なわれ、テスタードライバ
は時刻718で直ちにオフになる。今度も、時刻716と718
との間の経過時間は非常に短く、好適には200ナノ秒未
満である。時間719の間レシーバ回路に捕捉された応答
ベクトルが外に移行する。この点で、選択された非バウ
ンダリ・スキャンノードに対する試験が完了し、独立非
バウンダリ・スキャンノードの他のグループが選択さ
れ、試験が続く。
【００８０】３．結論 本発明の一つの特徴は、短絡半径を使用することによ
り、試験しなけりばならないノードの数の大幅な削減が
可能になることである。上述したように、試験すべき典
型的な回路には数百または数千のノードおよび爪が存在
することがある。これらのノードおよび爪の大部分は、
物理的近接に欠けているため所定の目標ノードに短絡す
ることはできない。試験方法と関連して位置データを使
用することにより、実際の発生では非常に起こり難い短
絡が排除される。各目標バウンダリ・スキャンノードに
対して考慮することにより、ソフトウェアが爪の小さな
サブセットを拾うことを可能にする。このサブセットが
小さいことから、利用しなければならず且つ並列に制御
しなければならないディジタル供給源の数、分析し印刷
しなければならない診断情報の量、および決定的試験を
実行するのに必要な時間が大幅に減少する。従って、本
発明は従来技術の試験装置および方法に比較して、回路
を試験するコストを大幅に減少させる。
【００８１】どの非バウンダリ・スキャンノードが独立
であるかを決定し、独立ノードを並列に試験することに
より、試験時間は本発明により更に減少する。これによ
り、通常試験電圧を一度に多数のノードに加えることが
できるテスター設備が効率良く使用される。
【００８２】試験時間を結果的により少なくする本発明
の他の特徴は、各非バウンダリ・スキャンノードが論理
０および論理１で試験されるだけであることである。換
言すれば、各ノードに加えるのに必要な電圧は２つだけ
でよく、しかも短絡回路の正確な位置が決定される。こ
れにより回路基板上どのノードに欠陥があるかを決定す
るために各非バウンダリ・スキャンノードに加える試験
電圧を最大１０種必要とする従来技術の方法よりも、試
験時間が大幅に減少する。
【００８３】本発明の他の特徴は、関連する損傷の危険
を最小限にして可能なかぎり早く短絡が見つけられると
いうことである。これは行なわれる一連の試験、すなわ
ち、電力を加えない短絡、本発明の試験、およびバウン
ダリ・スキャン相互接続試験から、および試験すべきノ
ードを試験内部で整頓することおよび時間限界を使用し
て電力を一時的に遮断することから得られる結果であ
る。
【００８４】本発明の更に他の特徴は、バウンダリ・ス
キャンおよび非バウンダリ・スキャン部品の両方を有す
る回路について、従来技術のバウンダリ・スキャン試験
から生ずる診断の混乱が排除されていることである。従
来技術の試験では、短絡が存在したとするとそれはバウ
ンダリ・スキャン部品と制御されない非バウンダリ・ス
キャン部品との間に相互作用を生じ、この相互作用は予
測することができず、再現できず、または分析すること
ができない。本発明による試験では、このような不確か
さおよび混乱はバウンダリ・スキャンノードを分離し、
非バウンダリ・スキャンノードを互いに短絡しないこと
がわかっている管理可能な数にまで減らし、非バウンダ
リ・スキャンノードを保証された状態にすることにより
排除されている。
【００８５】本発明の更に他の特徴は、試験設備で一般
に利用できるテスターおよびコンピュータを使用して実
施することができるということである。更に、必要な技
法およびプログラミングは試験要員により比較的理解さ
れやすい。複雑な数学は不要である。
【００８６】回路のバウンダリ・スキャン試験のため
の、複雑な回路の正確な、明確な、且つ高速の試験を提
供し、しかも多数の他の利点を有する、斬新な装置およ
び方法を述べてきた。本明細書の中で図面で示し説明し
た特定の実施例は例示の目的であって、特許請求の範囲
に記載する本発明を限定するものと解釈すべきではない
ことを理解すべきである。更に、当業者は今や記述した
特定の実施例の多数の利用および修正を、本発明の概念
から逸脱することなく、行なう事ができることが明らか
である。たとえば、（Ｘ、Ｙ）を使用して回路の試験を
簡単にすることが可能であることがわかるから、（Ｘ、
Ｙ）情報を使用して試験すべきノードの組を減らす他の
手段を考案することができる。または他のテスターおよ
びコンピユータを使用することができ、または他の電気
的部品で代用することができる。他の特徴を追加するこ
とができ、または随意選択の特徴の一つまたは他を削除
することができる。従って、本発明は、説明により提示
されているおよび／または維持されている各々のおよび
すべての斬新な特徴および特徴の斬新な組合せを包含す
ると解釈されるべきである。
【００８７】以下に、本発明の実施態様を列挙する。
【００８８】１．（１）各々が回路基板に電気的に結合
するための多数の素子ピンを備えている複数の非バウン
ダリ・スキャン（ＮＢＳ）素子と、（２）各々が回路基
板に電気的に結合するための多数の素子ピン、素子ピン
の少なくとも幾つかに結合している多数のレシーバ回
路、および素子ピンの少なくとも幾つかに結合している
多数のドライバ回路を備えており、レシーバ回路および
ドライバ回路が複数のバウンダリ・スキャン素子上に設
けられており、レシーバ回路およびドライバ回路の各々
が直列データ流をデータプロセッサに供給するために結
合されている複数のバウンダリ・スキャン（ＢＳ）素子
と、（３）各々がレシーバ回路およびドライバ回路の両
方に結合されている多数のＢＳノードと、および（４）
ＢＳノードではないノードである多数のＮＢＳノードと
を備えている回路基板を試験する方法であって、回路基
板上のＢＳ素子およびＮＢＳ素子の素子ピンの各々に対
する位置データをテスターに供給するステップと、ＮＢ
Ｓノードをノードの組に組み分けし、ノードの各組が、
ＢＳノードの一つから所定距離内にあるすべてのＮＢＳ
ノードから構成されるようにするステップと、ＢＳドラ
イバ回路を使用して回路に第１の電圧を加えるステップ
と、少なくとも一つのＮＢＳノードに第２の電圧を加え
るステップと、レシーバ回路が結合している素子ピンに
かかる電圧をレシーバ回路に捕捉させるステップと、デ
ータプロセッサを使用して捕捉電圧を分析し、欠陥のあ
るピンとノードとを決定するステップと、および分析ス
テップ中に欠陥があると決定された素子ピンおよびノー
ドに対する位置データを戻すことを含むメッセージを発
生するステップとからなる、回路基板の試験方法。
【００８９】２．位置データを供給するステップは、回
路基板上の素子ピンの各々に対する二つのデカルト座標
を供給することから成る前項１記載の試験方法。
【００９０】３．位置データを供給するステップは数値
近接データを供給することから成る前項１記載の試験方
法。 ４．所定の距離は１から５ミリメートルの範囲にある前
項１記載の試験方法。
【００９１】５．複数の非バウンダリ・スキャン素子の
少なくとも幾つかはアナログ入力および出力を有する集
積回路である前項１記載の試験方法。
【００９２】６．複数の非バウンダリ・スキャン素子の
少なくとも幾つかは個別の電子素子である前項１記載の
試験方法。 ７．第２の電圧を少なくとも一つのＮＢＳノードに加え
るステップは200ナノ秒未満で完了する前項１記載の試
験方法。
【００９３】８．第２の電圧を少なくとも一つのＮＢＳ
ノードに加えるステップはインサーキットオーバードラ
イブ法を使用する前項７記載の試験方法。
【００９４】９．（１）各々が回路基板に電気的に結合
するための多数の素子ピンを備えている複数の非バウン
ダリ・スキャン（ＮＢＳ）素子と、（２）各々が回路基
板に電気的に結合するための多数の素子ピン、素子ピン
の少なくとも幾つかに結合している多数のレシーバ回
路、および素子ピンの少なくとも幾つかに結合している
多数のドライバ回路を備えており、レシーバ回路および
ドライバ回路が複数のバウンダリ・スキャン素子上に設
けられており、ドライバ回路の所望状態およびレシーバ
回路の結果状態を表す直列データ流を分析のためデータ
プロセッサに供給する走査経路を形成するように、レシ
ーバ回路およびドライバ回路の各々が直列に結合してい
る複数のバウンダリ・スキャン（ＢＳ）素子と、（３）
各々がレシーバ回路およびドライバ回路の両方に結合さ
れている多数のＢＳノードと、および（４）ＢＳノード
ではないノードである多数のＮＢＳノードとを備えてい
る回路基板を試験する方法であって、回路基板上のＢＳ
素子およびＮＢＳ素子の素子ピンの各々に対する隣接デ
ータをテスターに供給するステップと、隣接データを使
用してＮＢＳノードをノードの組に組み分けし、ノード
の各組がＢＳノードの隣接する一つであるすべてのＮＢ
Ｓノードから成るようにするステップと、独立グループ
の二つのメンバーのいずれも同じバウンダリ・スキャン
ノードに隣接しないようにＮＢＳノードを独立のＮＢＳ
ノードのグループに組み分けするステップと、ＢＳドラ
イバ回路を使用して回路のＢＳノードに第１の電圧を加
えるステップと、独立ＮＢＳノードの一つのグループ内
のすべてのＮＢＳノードに第２の電圧を加えるステップ
と、レシーバ回路が結合している素子ピンにかかる電圧
をレシーバ回路に捕捉させるステップと、第１のデータ
流をデータプロセッサへと走査経路に供給させるステッ
プと、およびデータプロセッサを使用して第１のデータ
流を分析するステップとからなる、回路基板の試験方
法。
【００９５】１０．隣接データを供給するステップは、
回路基板上の素子ピンの各々に対する二つのデカルト座
標を供給することから成る前項９記載の試験方法。
【００９６】１１．隣接データを供給するステップは更
に、回路基板上の欠陥の予想最大サイズに対応する距離
であり且つ１から５ミリメートルの範囲にある半径Ｒを
供給することから成る前項９記載の試験方法。
【００９７】１２．位置データを供給するステップは数
値隣接データを供給することから成る前項９記載の試験
方法。 １３．複数の非バウンダリ・スキャン素子の少なくとも
幾つかはアナログ入力および出力を有する集積回路であ
る前項９記載の試験方法。
【００９８】１４．複数の非バウンダリ・スキャン素子
の少なくとも幾つかは個別の電子素子である前項９記載
の試験方法。
【００９９】１５．第２の電圧を少なくとも一つのＮＢ
Ｓノードに加えるステップは200ナノ秒未満で完了する
前項９記載の試験方法。
【０１００】１６．第２の電圧を少なくとも一つのＮＢ
Ｓノードに加えるステップはインサーキットオーバード
ライブ法を使用する前項１５記載の試験方法。
【０１０１】１７．（１）多数のバウンダリ・スキャン
（ＢＳ）ノード、および（２）ＢＳノードではないノー
ドである多数の非バウンダリ・スキャン（ＮＢＳ）ノー
ドを有する回路基板を試験する方法であって、回路基板
上の多数のＢＳノードおよびＮＢＳノードの各々に対す
る位置データをテスターに供給するステップと、１から
５ミリメートルの範囲にある所定の距離（Ｒ）をテスタ
ーに供給するステップと、回路基板上の各ＢＳノードが
独立グループ内の唯一つのＮＢＳノードの所定距離以内
にあるように独立ＮＢＳノードのグループを決定するス
テップと、第１の論理状態に対応する所定の電圧をＢＳ
ノードに加えるステップと、第２の論理状態に対応する
所定の電圧を独立ＮＢＳノードのグループのすべてのＮ
ＢＳノードに加えるステップと、第２の論理状態に対応
する所定の電圧を加えながら、ＢＳノードにかかる電圧
を捕捉するステップと、および捕捉電圧を分析して独立
グループ内のＮＢＳノードのいずれかと一つのＢＳノー
ドとの間の電気的短絡を検出するステップとからなる、
回路基板の試験方法。
【０１０２】１８．少なくとも一つのバウンダリ・スキ
ャンノードと少なくとも一つの非バウンダリ・スキャン
ノードとを有する回路基板を試験する方法であって、第
１の試験電圧を少なくとも一つのバウンダリ・スキャン
ノードに加えるステップと、第２の試験電圧を少なくと
も一つの非バウンダリ・スキャンノードに加えるステッ
プと、少なくとも一つのバウンダリ・スキャンノードに
かかる第１の結果電圧を格納するステップと、第２の試
験電圧を少なくとも一つのバウンダリ・スキャンノード
に加えるステップと、第１の試験電圧を少なくとも一つ
の非バウンダリ・スキャンノードに加えるステップと、
少なくとも一つのバウンダリ・スキャンノードにかかる
第２の結果電圧を格納するステップと、第１の結果電圧
が第２の試験電圧に対応し、且つ第２の結果電圧が第１
の試験電圧に対応する場合に故障メッセージを発生する
ステップとからなる、回路基板の試験方法。
【０１０３】
【発明の効果】本発明は上述のように構成したので、回
路基板上の各素子の各ピンの隣接データまたは位置デー
タを使用して、バウンダリ・スキャンノードに結合され
ている素子ピンから所定の距離「Ｒ」以内にある非バウ
ンダリ・スキャンノードの組数を決定し、回路基板上の
各バウンダリ・スキャンノードが独立グループ内の唯一
つの非バウンダリ・スキャンノードの所定距離以内にあ
るように各組Ｔの中にあるどれだけの数の非バウンダリ
・スキャンノードが「独立」であるかを決定する。
【０１０４】各試験サイクルは、各独立組中のすべての
非バウンダリ・スキャンノードを選択し、バウンダリ・
スキャン素子内のトライバを第１の電圧に強制的にし、
各非バウンダリ・スキャンノードを短時間他の電圧に強
制的にすることにより、選択した非バウンダリ・スキャ
ンノードを並列に試験することで実行される。バウンダ
リ・スキャン素子のレシーバは応答ベクトルを捕らえ、
これを回路基板から走査して評価する。次にバウンダリ
・スキャンノードを第２の電圧にし、非バウンダリ・ス
キャンノードを第１の電圧にして駆動され、引き続いて
他の応答ベクトルを捕らえる。試験サイクルはすべての
非バウンダリ・スキャンノードが試験されるまで非バウ
ンダリ・スキャンノードの各独立組を選択し、試験する
ことにより終了する。
【０１０５】これにより、独立非バウンダリ・スキャン
ノードは並列に選択され試験されるので、応答ベクトル
はどのノードが故障しているかを反映しており、欠陥ノ
ードの正確な位置を示すことが可能となり、好適にはデ
カルト座標の形での位置データがユーザに戻される。非
バウンダリ・スキャンノードは応答ベクトルが捕らえら
れる直前に短時間だけ駆動されるので、回路損傷の危険
は極小で試験時間が改善されるという効果がある。
【図面の簡単な説明】
【図１】本発明による回路を試験する装置の好適実施例
のブロック図である。
【図２】本発明による試験のため重畳された典型的半径
Ｒを有する回路例の簡略概要図である。
【図３】本発明による試験方法のバウンダリ・スキャン
核のフローチャートである。
【図４】試験前にノードを組み分けするサブルーチンの
フローチャートである。
【図５】図１の装置を用いて回路基板を試験する第１の
実施方法のフローチャートである。
【図６】図１の装置を用いて回路基板を試験する第２の
実施方法のフローチャートである。
【図７】図６に示す試験手順のタイミング図である。
【符号の説明】
12 テスター 14 遠隔コンピュータ 16 データ入力 18 データ出力 20 回路基板 22,24 バウンダリ・スキャン部品 26,28 非バウンダリ・スキャン部品 30Ａ−30Ｉ 信号爪 31Ａ−31Ｄ バウンダリ・スキャンノード 34 リレー 36 入力／出力線路 37 ドライバ 38 レシーバ 40 電源 42 アナログモジュール 54 コントローラ／シーケンサ 56 クロック 200 回路基板 201,202,203 バウンダリ・スキャン素子 204,206,207,208,209,211 非バウンダリ・スキャ
ン素子 212 レシーバセル 214 バウンダリ・スキャンセル 221 バウンダリ・スキャンノード 236,237 素子ピン Ｒ1-Ｒ7 短絡半径

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】（１）各々が回路基板に電気的に結合する
    ための多数の素子ピンを備えている複数の非バウンダリ
    ・スキャン（ＮＢＳ）素子と、 （２）各々が回路基板に電気的に結合するための多数の
    素子ピン、素子ピンの少なくとも幾つかに結合している
    多数のレシーバ回路、および素子ピンの少なくとも幾つ
    かに結合している多数のドライバ回路を備えており、レ
    シーバ回路およびドライバ回路が複数のバウンダリ・ス
    キャン素子上に設けられており、レシーバ回路およびド
    ライバ回路の各々が直列データ流をデータプロセッサに
    供給するために結合されている複数のバウンダリ・スキ
    ャン（ＢＳ）素子と、 （３）各々がレシーバ回路およびドライバ回路の両方に
    結合されている多数のＢＳノードと、および （４）ＢＳノードではないノードである多数のＮＢＳノ
    ードとを備えている回路基板を試験する方法であって、 回路基板上のＢＳ素子およびＮＢＳ素子の素子ピンの各
    々に対する位置データをテスターに供給するステップ
    と、 ＮＢＳノードをノードの組に組み分けし、ノードの各組
    が、ＢＳノードの一つから所定距離内にあるすべてのＮ
    ＢＳノードから構成されるようにするステップと、 ＢＳドライバ回路を使用して回路に第１の電圧を加える
    ステップと、 少なくとも一つのＮＢＳノードに第２の電圧を加えるス
    テップと、 レシーバ回路が結合している素子ピンにかかる電圧をレ
    シーバ回路に捕捉させるステップと、 データプロセッサを使用して捕捉電圧を分析し、欠陥の
    あるピンとノードとを決定するステップと、および分析
    ステップ中に欠陥があると決定された素子ピンおよびノ
    ードに対する位置データを戻すことを含むメッセージを
    発生するステップとからなる、回路基板の試験方法。
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