JP5736674B2

JP5736674B2 - 半導体集積回路

Info

Publication number: JP5736674B2
Application number: JP2010132342A
Authority: JP
Inventors: 祐紀尾形
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2010-06-09
Filing date: 2010-06-09
Publication date: 2015-06-17
Anticipated expiration: 2030-06-09
Also published as: US8539327B2; US20110307753A1; JP2011257278A

Description

本発明は、半導体集積回路に関する。

集積回路の微細化に伴い、回路内で遅延故障（信号の遅延により回路に誤動作が発生すること）を引き起こす抵抗性断線が多発する可能性が高まっている。抵抗性断線は、完全な断線とは異なり、信号の伝達は可能な状態であるため、出荷時には正常に動作しているように見える回路であっても、出荷後の使用によって、回路の動作に対する影響が顕著となる場合がある。したがって、出荷前において十分除去される必要がある。

従来、集積回路に対して現在広く用いられている検査法として、ＡＴＰＧ（automatic test pattern generator）等のテストパターン自動生成ツールを利用した論理値テスト法がある。また、回路の検査に関する技術として、例えば、特許文献１及び２等が開示されている。

特開２００７−１３９６０３号公報特開２００７−２６３７９０号公報

しかしながら、ＡＴＰＧを用いた論理値テスト法は、或る素子の入力又は出力論理値が０又は１の固定状態となってしまう縮退故障に対しては有効であるが、遅延故障の検出には適さない。ＡＴＰＧは、機能レベルの回路情報からテストパターンを生成しており、そもそも遅延故障を想定していないからである。

１つの側面では、本発明は、遅延故障を適切に検出することのできる半導体集積回路の提供を目的とする。

半導体集積回路は、当該半導体集積回路の被検査箇所への入力側の信号と出力側の信号とを入力とする排他論理和回路と、前記排他論理和回路の出力信号とクロック信号とを入力とする第一のマルチプレクサと、前記第一のマルチプレクサの出力信号に同期させて入力信号が示す値を記憶し、記憶している値を出力するフリップフロップとを含む検査用回路を有する。

遅延故障を適切に検出することも可能となる。

本発明の実施の形態における半導体集積回路の概略構成例を示す図である。本発明の実施の形態における検査用回路の構成例を示す図である。初期化手順を説明するための図である。テストパターン入力手順を説明するための図である。検出結果出力手順を説明するための図である。

以下、図面に基づいて本発明の実施の形態を説明する。図１は、本発明の実施の形態における半導体集積回路の概略構成例を示す図である。同図において、半導体集積回路１は、１以上の検査用回路１０を内蔵する（含む）。検査用回路１０は、半導体集積回路１の機能に寄与又は貢献しない冗長回路である。すなわち、検査用回路１０は、半導体集積回路１内において検査用回路１０以外の箇所（被検査箇所）について主として抵抗性断線による遅延故障を検出するための回路である。

図２は、本発明の実施の形態における検査用回路の構成例を示す図である。同図には、検査用回路１０ａ、１０ｂ、・・・１０ｘ等の複数の検査用回路１０が示されている。各検査用回路１０は、それぞれ異なる被検査箇所に対応して設けられている。例えば、検査用回路１０ａは、配線Ｌ１を被検査箇所とする。他の検査用回路１０は、非図示の配線を被検査箇所とする。抵抗性断線が発生する可能性の有る箇所が被検査箇所として選択される。

各検査用回路１０は、排他論理和回路（ＸＯＲ回路）１１、マルチプレクサ（ＭＵＸ）１２、及びフリップフロップ（ＦＦ）１３等を構成要素として含む。各検査用回路１０の構成要素を区別する場合、各構成要素の参照番号には、各検査用回路１０の参照番号の末尾のアルファベット（ａ、ｂ、・・・、ｘ）が付与されて記される。

排他論理和回路１１は、被検査箇所における入力側の信号（入力信号Ｖａ）と出力側との信号（出力信号Ｖｂ）とを入力とし、二つの信号によって示される値の排他論理和を示す信号Ｖｃを出力する。マルチプレクサ１２は、排他論理和回路１１の出力信号Ｖｃとクロック信号ＣＬＫとを入力とし、制御入力ＳＥＬに応じて、入力された信号を選択的に出力する。フリップフロップ１３は、データ入力端子Ｄ、クロック端子Ｃ、及びデータ出力端子Ｑ等を有するＤ型のフリップフロップである。クロック端子Ｃには、マルチプレクサ１２の出力信号が入力される。したがって、フリップフロップ１３は、マルチプレクサ１２の出力信号の立ち上がりに同期させて、データ入力信号Ｉが示す値をデータ入力端子Ｄより取り込んで記憶し、それまで記憶していた値を示す信号をデータ出力端子Ｑより出力する。

同図において、複数の検査用回路１０の複数のフリップフロップ１３は、シフトレジスタを構成している。すなわち、各フリップフロップ１３に記憶されているデータが、シフトしていくようにカスケード接続されている。当該シフトレジスタにおいて、前段（入力側）のフリップフロップ１３のデータ出力端子Ｑと、後段（出力側）のフリップフロップ１３の入力端子Ｄとの間には、マルチプレクサ１４が配置されている。例えば、フリップフロップ１３ａとフリップフロップ１３ｂとの間には、マルチプレクサ１４ｂが配置されている。マルチプレクサ１４は、前段のフリップフロップ１３からの出力信号と、データ入力信号Ｉとを入力とし、制御用入力ＳＥＬに応じて、入力された信号を選択的に出力とする。マルチプレクサ１４より出力された信号は、後段のフリップフロップ１３のデータ入力端子Ｄに入力される。

なお、同図には、複数の検査用回路１０が示されているが、半導体集積回路１の被検査箇所を一つとする場合は、一つの検査用回路１０が半導体集積回路１に含まれていればよい。

以下、検査用回路１０を利用した、半導体集積回路１の抵抗性断線の検出手順について説明する。当該検出手順は、初期化手順、テストパターン入力手順、及び検出結果出力手順を有する。

図３は、初期化手順を説明するための図である。初期化手順において、データ入力信号Ｉの値は、「０」とされる。したがって、０を示すデータ入力信号Ｉが、初段のフリップフロップ１３ａに印加（入力）される。また、各マルチプレクサ１２には、図中右上に示されるようなクロック信号ＣＬＫを出力させるための制御入力ＳＥＬが入力される。更に、各マルチプレクサ１４には、前段のフリップフロップ１３からの出力信号を出力させるための制御入力ＳＥＬが入力される。

その結果、データ入力信号Ｉの値（「０」）が、クロック信号ＣＬＫの立ち上がりに応じて各フリップフロップ１３をシフトしていき、最後（最も後段）のフリップフロップ１３ｘのデータ出力端子Ｑより出力される。したがって、各フリップフロップ１３には「０」が記録された状態となる。また、フリップフロップ１３ｘのデータ出力端子Ｑからの出力信号のパターンを観察することにより、各検査用回路１０に異常が無いことを確認することができる。すなわち、「０」が連続して検出されれば、各検査用回路１０には異常が無いと判断することができる。

なお、初期化手順において、データ入力信号Ｉは、常に「０」又は常に「１」とする。いずれの場合であっても、データ入力信号Ｉの入力パターンと、フリップフロップ１０ｘの出力端子Ｑからの出力パターンとが一致しているか否かによって、検査用回路１０の異常の有無を検出することができるからである。但し、初期化手順の終了時に、全てのフリップフロップ１３には、「０」又は「１」のいずれか一方の共通の値が記録されている状態とする。本実施の形態では、初期化手順の終了時に全てのフリップフロップ１３には「０」が記録される。

続いて、図４は、テストパターン入力手順を説明するための図である。テストパターン入力手順では、半導体集積回路１に対してテストパターンが印加される。テストパターンは、検査用の信号（検査用信号）である。例えば、ＡＴＰＧ（automatic test pattern generator）で生成されたテストパターンが用いられてもよい。但し、信号の値に変化が有るパターンであれば所定のパターンに限定されない。

また、データ入力信号Ｉとして、「１」を示す信号が検査用回路１０に印加される。データ入力信号Ｉの値（「１」）は、テストパターン入力手順において一定とされる。また、各マルチプレクサ１２には、排他論理和回路１１からの出力信号を出力させるための制御入力ＳＥＬが入力される。更に、各マルチプレクサ１４には、データ入力信号Ｉを出力させるための制御入力ＳＥＬが入力される。

仮に、配線Ｌ１において抵抗性断線が発生していた場合、図中右上に示されるように、入力信号Ｖａと出力信号Ｖｂとの間に信号のずれが発生する。排他論理和回路１１ａは、当該ずれの期間において、「１」を示す出力信号Ｖｃ出力する。

その結果、出力信号Ｖｃの立ち上がりに応じて、フリップフロップ１３ａは、データ入力信号Ｉの値である「１」を記憶する。他の被検査箇所において抵抗性断線が発生していた場合、他の検査用回路１０においても、同様の動作が行われる。

テストパターンの印加が終了すると、テストパターン入力手順は終了する。上記より明らかなように、抵抗性断線が検出された被検査箇所に対応する検査用回路１０のフリップフロップ１３は、テストパターン入力手順の終了時において、「１」を記憶した状態となる。

続いて、図５は、検出結果出力手順を説明するための図である。検出結果出力手順において、データ入力信号Ｉの値は、「０」とされる。したがって、０を示すデータ入力信号Ｉが、初段のフリップフロップ１３ａに印加（入力）される。また、各マルチプレクサ１２には、図中右上に示されるようなクロック信号ＣＬＫを出力させるための制御入力ＳＥＬが入力される。更に、各マルチプレクサ１４には、前段のフリップフロップ１３からの出力信号を出力させるための制御入力ＳＥＬが入力される。

その結果、各フリップフロップ１３に記録されていた値が、クロック信号ＣＬＫの立ち上がりに応じて後段のフリップフロップ１３にシフトしていき、最後（最も後段）のフリップフロップ１３ｘのデータ出力端子Ｑより順番に出力される。当該データ出力端子Ｑからの出力信号Ｏを観察することにより、抵抗性断線の有無を検出することができ、当該抵抗性断線の箇所を特定することができる。すなわち、「１」を示す出力信号Ｏが検出された場合、抵抗性断線が発生していることになる。また、「１」が出力されるタイミング（何番目に「１」が出力されたか）によって、抵抗性断線を検出した検査用回路１０を特定することができ、ひいては、被検査箇所を特定することができる。

なお、初期化手順の終了時において、各フリップフロップ１３の値が「１」に初期化される場合は、テストパターン入力手順におけるデータ入力信号Ｉの値を「０」とし、検出結果出力手順におけるデータ入力信号Ｉの値を「１」とすればよい。すなわち、テストパターン入力手順におけるデータ入力信号Ｉの値は、フリップフロップ１３の初期値と異なる値とすればよい。また、検出結果出力手順におけるデータ入力信号Ｉの値は、フリップフロップ１３の初期値と同じ値とすればよい。

上述したように、本実施の形態によれば、半導体集積回路における遅延故障を適切に検出することができる。また、テストパターンは、所定のものに限定されない。したがって、例えば、ＡＴＰＧによって生成されたテストパターンを用いることにより、従来から広く用いられている論理値テスト（主に縮退故障を検出するためのテスト）を実施しながら遅延故障に関する検査を行うことができる。

また、半導体集積回路１０の任意の箇所を被検査箇所とすることができる。

以上、本発明の実施例について詳述したが、本発明は斯かる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１半導体集積回路
１０検査用回路
１１排他論理和回路
１２、１４マルチプレクサ
１３フリップフロップ

Claims

それぞれ異なる被検査箇所に対応する複数の検査用回路を有する半導体集積回路であって、
前記検査用回路は、
被検査箇所への入力側の信号と出力側の信号とを入力とする排他論理和回路と、
前記排他論理和回路の出力信号とクロック信号とを入力とする第一のマルチプレクサと、
前記第一のマルチプレクサの出力信号に同期させて、入力される入力信号が示す値を記憶するとともに、記憶している値を出力するフリップフロップとを有し、
複数の前記検査用回路の前記フリップフロップは、シフトレジスタを構成し、
前記シフトレジスタにおいて前段の前記フリップフロップの出力信号と前記入力信号とを入力する第二のマルチプレクサを有し、
後段の前記フリップフロップは、前記第一のマルチプレクサの出力信号に同期させて前記第二のマルチプレクサの出力信号が示す値を記憶する半導体集積回路。
検査用信号の印加時において、前記フリップフロップが前記検査用信号印加前に記憶する第一の値とは異なる第二の値を示す前記入力信号が前記フリップフロップに入力され、前記第一のマルチプレクサは、前記排他論理和回路の出力信号を出力し、
前記検査用信号の印加終了後において、前記第一のマルチプレクサは、前記クロック信号を出力する請求項１に記載の半導体集積回路。
前記第二のマルチプレクサは、検査用信号の印加時において前記入力信号を出力し、前記検査用信号の印加停止後において前記前段のフリップフロップの出力信号を出力する請求項１又は２記載の半導体集積回路。