JP4335202B2 - 半導体集積回路の検査方法およびデザインルール検証方法 - Google Patents
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Description
(実施の形態1)
本発明の実施の形態1を図1〜図4に基づいて説明する。
(実施の形態2)
本発明の実施の形態2を図5および図6に基づいて説明する。図1と同様の部分には同一符号を付す。
(実施の形態3)
本発明の実施の形態3を図7に基づいて説明する。図1と同様の部分には同一符号を付す。
(実施の形態4)
本発明の実施の形態4を図8に基づいて説明する。
10 組み合わせ回路
12a,12a スキャンイン端子
13a,13b スキャンアウト端子
14a,14b スキャンチェーン
Claims (11)
- 半導体集積回路の縮退故障を検出するために設けられているスキャンパス回路を利用し、前記スキャンパス回路の測定対象となるスキャンチェーン間のAC特性不良を検出する半導体集積回路の検査方法であって、
前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップと、
前記選択したスキャンチェーンに入力する前記AC特性を検査するための信号を生成するステップと、
前記選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップと、
前記シフトレジスタ状態のスキャンチェーンに前記信号を入力して、半導体集積回路の動作結果から前記AC特性不良を判定するステップとを含む半導体集積回路の検査方法。 - 前記スキャンパス回路の測定対象となるスキャンチェーン間のAC特性不良として半導体集積回路のクロストークの検査を行う半導体集積回路の検査方法であって、
前記選択したスキャンチェーンに入力する前記AC特性を検査するための信号を生成するステップが、前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップであり、
前記シフトレジスタ状態のスキャンチェーンに前記信号を入力して、半導体集積回路の動作結果から前記AC特性不良を判定するステップが、前記シフトレジスタ状態のスキャンチェーンに前記信号を入力し、前記スキャンチェーンのシフトレジスタを経由してスキャンアウト端子から出力される信号と期待値とを比較することでクロストークが発生しているか否かを判定するステップである請求項1記載の半導体集積回路の検査方法。 - 前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、レイアウト情報から近接するスキャンパス回路を選択し、半導体集積回路のデザインルールで規定される最小配線間距離に最も近い配線間距離を有する前記スキャンパス回路のスキャンチェーンを選択する請求項2記載の半導体集積回路の検査方法。
- 前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、測定対象となったスキャンチェーンのうち1チェーンのみ論理回路が0と認識する値から論理回路が1と認識する値に変化させ、一定時間経過した後に論理回路が1と認識する値から論理回路が0と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が0を認識する値を入力する信号を生成する請求項3記載の半導体集積回路の検査方法。
- 前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、測定対象となったスキャンチェーンのうち1チェーンのみ論理回路が1と認識する値から論理回路が0と認識する値に変化させ、一定時間経過した後に論理回路が0と認識する値から論理回路が1と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が1を認識する値を入力する信号を生成する請求項3記載の半導体集積回路の検査方法。
- 前記スキャンパス回路の測定対象となるスキャンチェーン間のAC特性不良として半導体集積回路に供給されている電源電圧IRドロップの検査を行う半導体集積回路の検査方法であって、
前記選択したスキャンチェーンに入力する前記AC特性を検査するための信号を生成するステップが、前記選択したスキャンチェーンに入力するIRドロップの影響を調べるための信号を生成するステップであり、
前記シフトレジスタ状態のスキャンチェーンに前記信号を入力して、半導体集積回路の動作結果から前記AC特性不良を判定するステップが、前記シフトレジスタ状態のスキャンチェーンに前記信号を入力して、半導体集積回路に供給されている電源電圧を測定し電圧が変動するか否かを判定するステップである請求項1記載の半導体集積回路の検査方法。 - 前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、シフトレジスタのスキャンチェーン全てを選択し、
前記スキャンチェーン全てのスキャンイン端子に、前記スキャンチェーンのトランジスタが変化する信号を与える請求項6記載の半導体集積回路の検査方法。 - 前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップは、半導体集積回路内のある特定の電源から供給されているスキャンパス回路のスキャンチェーンを選択し、
前記スキャンチェーンのスキャンイン端子に、前記スキャンチェーンのトランジスタが変化する信号を与える請求項6記載の半導体集積回路の検査方法。 - スキャンパス回路を備えた半導体集積回路のレイアウトを実行する際に適用されるデザインルールを、請求項1記載の半導体集積回路の検査方法を用いて検証するデザインルール検証方法であって、
前記スキャンパス回路から測定対象となるスキャンチェーンを選択するステップとして、前記スキャンパス回路を備えた半導体集積回路のレイアウト情報から前記半導体集積回路のデザインルールに最も近いスキャンチェーンを選択するステップを実行し、
前記選択したスキャンチェーン内のフリップフロップ間の配線を任意の方向にデザインルールの最小値で接近するようにレイアウトするステップを実行し、
前記選択したスキャンチェーンに入力する前記AC特性を検査するための信号を生成するステップとして、前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップを実行し、
前記選択したスキャンチェーンをシフトレジスタ動作が可能なシフトレジスタ状態にするステップを実行し、
前記シフトレジスタ状態のスキャンチェーンに前記信号を入力して、半導体集積回路の動作結果から前記AC特性不良を判定するステップとして、前記シフトレジスタ状態のスキャンチェーンに前記信号を入力し、前記スキャンチェーンのシフトレジスタを経由してスキャンアウト端子から出力される信号と期待値とを比較することでクロストークが発生しているか否かを判定するステップを実行するデザインルール検証方法。 - 前記選択したスキャンチェーンに入力するクロストークの影響を調べるための信号を生成するステップは、測定対象となったスキャンチェーンのうち1チェーンのみ論理回路が0と認識する値から論理回路が1と認識する値に変化させ、一定時間経過した後に論理回路が1と認識する値から論理回路が0と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が0を認識する値を入力する信号を生成するか、または測定対象となったスキャンチェーンのうち1チェーンのみ論理回路が1と認識する値から論理回路が0と認識する値に変化させ、一定時間経過した後に論理回路が0と認識する値から論理回路が1と認識する値に変化する信号をスキャンチェーンのスキャンイン端子へ入力し、その間他のスキャンチェーンのスキャンイン端子には論理回路が1を認識する値を入力する信号を生成する請求項9記載のデザインルール検証方法。
- 前記スキャンパス回路の測定対象となるスキャンチェーン間のAC特性不良として半導体集積回路の遅延時間ばらつきを測定する半導体集積回路の検査方法であって、
前記選択したスキャンチェーンに入力する前記AC特性を検査するための信号を生成するステップが、前記スキャンチェーンのスキャンイン端子からスキャンチェーン内の全てのフリップフロップを経由してスキャンアウト端子に出力される第1のパスを選択するステップと、前記第1のパスと同一のスキャンイン端子からスキャンチェーン内の任意のフリップフロップのみ経由して前記第1のパスと同じスキャンアウト端子に出力される第2のパスを作成するステップとからなり、
前記シフトレジスタ状態のスキャンチェーンに前記信号を入力して、半導体集積回路の動作結果から前記AC特性不良を判定するステップが、シフトレジスタ状態において前記第1および第2のパスからスキャンアウト端子に出力される信号の遷移時間を測定し各パスの遅延値を相対的に測定するステップである請求項1記載の半導体集積回路の検査方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005334437A JP4335202B2 (ja) | 2005-11-18 | 2005-11-18 | 半導体集積回路の検査方法およびデザインルール検証方法 |
US11/445,195 US7543206B2 (en) | 2005-11-18 | 2006-06-02 | Method for testing semiconductor integrated circuit and method for verifying design rules |
US12/430,584 US7765446B2 (en) | 2005-11-18 | 2009-04-27 | Method for testing semiconductor integrated circuit and method for verifying design rules |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005334437A JP4335202B2 (ja) | 2005-11-18 | 2005-11-18 | 半導体集積回路の検査方法およびデザインルール検証方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007139603A JP2007139603A (ja) | 2007-06-07 |
JP4335202B2 true JP4335202B2 (ja) | 2009-09-30 |
Family
ID=38140902
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005334437A Expired - Fee Related JP4335202B2 (ja) | 2005-11-18 | 2005-11-18 | 半導体集積回路の検査方法およびデザインルール検証方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7543206B2 (ja) |
JP (1) | JP4335202B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7512925B2 (en) * | 2006-07-14 | 2009-03-31 | International Business Machines Corporation | System and method for reducing test time for loading and executing an architecture verification program for a SoC |
US8051347B2 (en) * | 2009-07-16 | 2011-11-01 | Texas Instruments Incorporated | Scan-enabled method and system for testing a system-on-chip |
JP5736674B2 (ja) | 2010-06-09 | 2015-06-17 | 富士通株式会社 | 半導体集積回路 |
US8225252B2 (en) * | 2010-06-25 | 2012-07-17 | Intel Corporation | Systems, methods, apparatus and computer readable mediums for use in association with systems having interference |
CN102346787B (zh) * | 2010-07-29 | 2015-04-08 | 中山市云创知识产权服务有限公司 | 信号线串扰信息检查系统及方法 |
US9081063B2 (en) | 2010-11-22 | 2015-07-14 | Texas Instruments Incorporated | On-chip IR drop detectors for functional and test mode scenarios, circuits, processes and systems |
CN110619858B (zh) * | 2019-10-29 | 2021-08-13 | 上海中航光电子有限公司 | 移位寄存器、栅极驱动电路和显示面板 |
CN116540059B (zh) * | 2023-07-07 | 2023-11-14 | 长鑫存储技术有限公司 | 半导体芯片测试方法、装置、设备及存储介质 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002257903A (ja) | 2001-03-01 | 2002-09-11 | Nec Corp | 半導体集積回路の試験方法と試験パタン生成方法及び装置並びにプログラム |
JP2005032102A (ja) * | 2003-07-09 | 2005-02-03 | Matsushita Electric Ind Co Ltd | スキャンテスト設計方法、スキャンテスト回路、スキャンフリップフロップ回路、スキャンテスト回路挿入用cadプログラム、大規模集積回路及び携帯デジタル機器 |
JP4130417B2 (ja) * | 2004-02-27 | 2008-08-06 | 株式会社東芝 | 半導体集積回路及びその試験方法 |
US7181664B2 (en) * | 2004-04-19 | 2007-02-20 | Chang Gung University | Method on scan chain reordering for lowering VLSI power consumption |
-
2005
- 2005-11-18 JP JP2005334437A patent/JP4335202B2/ja not_active Expired - Fee Related
-
2006
- 2006-06-02 US US11/445,195 patent/US7543206B2/en not_active Expired - Fee Related
-
2009
- 2009-04-27 US US12/430,584 patent/US7765446B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20090265593A1 (en) | 2009-10-22 |
US20070136629A1 (en) | 2007-06-14 |
US7765446B2 (en) | 2010-07-27 |
US7543206B2 (en) | 2009-06-02 |
JP2007139603A (ja) | 2007-06-07 |
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