JP4966563B2 - 半導体集積回路 - Google Patents

Description

本発明は半導体集積回路に関し、特に半導体集積回路（ＬＳＩ（Large Scale Integration））選別テストにおいて、ＬＳＩ本体の製造検査時並びにＬＳＩが搭載された装置の製造検査時等におけるクロストークノイズ、スイッチングノイズ等に弱い論理動作タイミングの確認及びＬＳＩ製造不良等による動作マージン不足等の確認ができる半導体集積回路に関する。

近時の半導体素子の微細化に伴い、半導体集積回路（ＬＳＩ）が大規模化し、複雑な機能及び高速動作が求められている。ＬＳＩが大規模になると内部配線長が増大し、また、ＬＳＩ自体は小型化及び微細化しているため、ＬＳＩ自体の電磁耐性は低下している。ＬＳＩは、装置に搭載されたときに、周辺に搭載された他の回路等からの放射電磁波等の影響で、機能低下、誤作動、停止及び記録の消失等の影響を受けることがある。

そこで、ＬＳＩ本体の製造検査時、ＬＳＩが搭載された装置の製造検査時及び保守診断時には、ＬＳＩの動作クロック周波数を上げたり電源電圧を下げたりすること等によって動作マージンを減少させ、誤作動等を起こすＬＳＩを、ノイズ耐性の弱い不良品として検出するＬＳＩ選別テストを行っている。

図６に示すように、従来のセルベースＬＳＩ設計においては、ＬＳＩ１３内部の通常論理回路（スタンダードセル）１６がない空きエリアにバイパスコンデンサ及びデカップリングコンデンサを内蔵したフィラーセル１７並びにダミー配線（図示せず）が敷き詰められている。このＬＳＩ１３に対し、ＬＳＩ１３の動作クロック周波数を上げたり電源電圧を下げたりすること等によって電源幹線１４とグランド幹線１５との間に配置されている通常論理回路１６にノイズを発生させ、ノイズ耐性があるか否かを検査し、ＬＳＩを選別していた。

しかしながら、ＣＭＯＳＬＳＩ（Complementary Metal Oxide Semiconductor Large Scale Integration）は広範囲の電源電圧において動作することが可能であるため、十分なマージン試験ができないという問題点がある。

また、ＬＳＩ本体の製造検査は、単純な動作確認のみによって選別テストを行っているため、ＬＳＩ本体の製造不良による動作マージン不足のＬＳＩの検出が不十分であり、クロストークノイズ及びスイッチングノイズに弱い論理動作タイミングを検出することができず、ＬＳＩが搭載された装置の製造検査時においても、クロストークノイズ及びスイッチングノイズに弱い論理動作タイミング並びにＬＳＩ本体の製造不良による動作マージン不足による問題等を確認することが難しいという問題点もある。

ノイズ発生回路を設けて任意のノイズを発生させることにより、半導体集積回路のノイズ耐性を検査する技術として、例えば、特許文献１及び２に開示されたものがある。特許文献１に開示された技術は、ＬＳＩ内部にリングオシレータを構成し、このリングオシレータの発振停止状態においてＬＳＩの一般的な所定の電気的特性をテストし、次にリングオシレータの発振状態においてＬＳＩの外周部に設けられた入出力パッドから出力されるリングオシレータの発信周波数をＬＳＩテスタによって測定することでＬＳＩの内部領域に配置された内部回路の信号伝播遅延時間を測定するというものである。

図７に特許文献１に開示されているテスト回路の平面図を示す。このテスト回路においては、ＬＳＩ１８の外周部に入出力パッド１９が複数個配置され、これらの入出力パッド１９に接した内側に、複数の入出力バッファ２０が配置された外部領域２１が設けられ、この外部領域２１に囲まれる内部領域２３に内部回路２２が配置されている。入出力バッファ２０の内部にはインバータ２４が内蔵され、少なくとも１個はＮＡＮＤ回路２５であり、その入力端の一方は入出力パッド２６に接続され、１個の出力端は入出力パッド２７にも接続されている。

これらの入出力バッファ２０が外部領域２１に互に隣接して配置され、インバータ２４の出力端と隣接する入出力バッファ２０に内蔵されたインバータ２４の入力端とがそれぞれ接続され全体としてリング状に多段接続されてリングオシレータ２８が構成されている。

このテスト回路において入出力パッド２６はリングオシレータ２８の発振制御端子として機能する。これにより、リングオシレータ２８を発振停止状態にしてＬＳＩ１８の一般的な所定の電気的特性をテストし、次にリングオシレータ２８を発振状態にし、入出力パッド２７から出力されるリングオシレータ２８の発信周波数をＬＳＩテスタによって測定することで、内部回路２２の信号伝播遅延時間を測定するというものである。

また、特許文献２に開示された半導体装置は、半導体装置の内部で入力信号にグリッチノイズを発生させてノイズ試験を行うことができるものである。図８に特許文献２に開示されている半導体装置の動作原理図を示す。この半導体装置は、外部から供給される信号を入力する入力回路２９と、入力回路２９が入力した信号に基づいて動作する内部回路３０と、ノイズ試験時において入力回路２９から内部回路３０へ入力信号を供給するための信号線にグリッチノイズを発生させるノイズ発生回路３１と、半導体テスタからの制御信号に基づいてノイズ発生回路３１を動作させるためのエントリー信号を出力するテストモードエントリー回路３２とを備えている。

ノイズ試験時において、半導体テスタからグリッチノイズを含まない信号を供給すれば、ノイズ発生回路３１によって入力信号にグリッチノイズが発生する。その信号に基づいて内部回路３０が動作し、ノイズ試験が行われる。このとき半導体テスタによる書き込みデータと読み出しデータとを比較することにより、半導体装置のノイズ試験の結果を容易に得ることができるというものである。

しかしながら、特許文献１に開示された技術はリングオシレータ２８を発振させることによって内部回路２２のノイズ試験を行うもの、特許文献２に開示された技術は半導体装置のグリッチノイズに対するノイズ試験を行うものであり、ＬＳＩのクロストークノイズ及びスイッチングノイズに弱い論理動作タイミングを検出することができない。

この問題点を解決すべく、特許文献３に開示されている半導体装置３３は、図９にその原理説明図を示すように、耐ノイズ性を評価する対象である評価対象回路３４と、評価対象回路３４に対しノイズを発生するノイズ発生回路３５とを備えている。

評価対象回路３４は、半導体装置３３の外部から評価対象回路３４へ信号を入力するための入力端子３６と、評価対象回路３４の出力信号を半導体装置３３の外部へ出力するための出力端子３７とを備えている。

ノイズ発生回路３５は、半導体装置３３の外部から単発ノイズ継続時間であるノイズ幅を設定するノイズ幅設定信号を入力するためのノイズ幅設定信号入力端子３８と、半導体装置３３の外部からノイズ発生頻度であるノイズ量を設定するノイズ頻度設定信号を入力するためのノイズ頻度設定信号入力端子３９と、半導体装置３３の外部からクロック信号を入力するためのクロック信号入力端子４０とを備えている。

ノイズ幅設定信号入力端子３８からノイズ幅設定信号を、ノイズ頻度設定信号入力端子３９からノイズ頻度設定信号を、クロック信号入力端子４０からクロック信号を夫々入力することにより、ノイズ発生回路３５から所望のノイズを発生させる。

次に、入力端子３６から評価対象回路３４をテストするためのテスト信号を入力し、このテスト信号に対して評価対象回路３４から出力されることが期待される期待値信号と出力端子３７から実際に出力される出力信号とを比較して、期待値信号と出力信号とが一致していれば評価対象回路３４はノイズ発生回路３５によって発生されるノイズに対する耐性があると判断され、期待値信号と出力信号とが一致していなければ評価対象回路３４はノイズ発生回路３５によって発生されるノイズに対する耐性がないと判断されるというものである。

しかしながら、特許文献３に開示された技術はノイズ発生回路３５によって発生されるノイズに対する評価対象回路３４の耐性を試験するものであり、例えばセルベースＬＳＩにおいて、意図したセルのみのノイズ耐性を試験することができないという問題点がある。

また、特許文献４は、アナログセルの周辺ロジックからのノイズ影響をＬＳＩレイアウト上で予め回避するための手段の有効性を判断できるアナログセルの評価方法が開示されている。この評価方法は、アナログセル開発段階においてアナログセル評価用のテストＬＳＩに評価するべきアナログセルと発生ノイズ量を定量的にコントロールできるディジタルノイズ発生回路とを搭載し、外部からディジタルノイズ発生回路をコントロールして仮想ノイズを発生させ、アナログセルの周辺ロジックからのノイズ耐性を判断し、アナログセルの動作及び特性不良原因を定量的に評価するというものである。

この技術におけるディジタルノイズ発生回路は、初期値が設定可能なＮビットカウンタと複数のリングオシレータ発振器とを有し、複数のリングオシレータ発振器のうちのＮビットカウンタ出力に応じた台数のリングオシレータ発振器を動作させて発生ノイズを定量的にコントロールできるように構成されている。

更に、評価するアナログセルと発生ノイズ量を定量的にコントロールできるディジタルノイズ発生回路とを搭載して各種ノイズ影響回避対策別にＬＳＩ化し、各テストＬＳＩに、定量的に発生ノイズ量をコントロールしてアナログセルの動作及び特性を定量的に評価してノイズ影響を回避できる最適な対策を判断するというものである。

しかしながら、この従来技術は、アナログセル開発段階においてアナログセルの周辺ロジックからのノイズ耐性を判断する技術であり、ＬＳＩ本体の製造検査、ＬＳＩが搭載された装置の製造検査及び保守診断には適用することができないという問題点がある。

このため、ＬＳＩ本体の製造検査時、ＬＳＩが搭載された装置の製造検査時及び保守診断時は、例えば図６に示す従来技術によって行っていた。即ち、従来のセルベースＬＳＩ設計においては、ＬＳＩ１３内部の通常論理回路（スタンダードセル）１６がない空きエリアにバイパスコンデンサ及びデカップリングコンデンサを内蔵したフィラーセル１７並びにダミー配線（図示せず）が敷き詰められたＬＳＩ１３に対して、ＬＳＩ１３の動作クロック周波数を上げたり電源電圧を下げたりすること等によって電源幹線１４とグランド幹線１５との間に配置されている通常論理回路１６にノイズを発生させ、ノイズ耐性があるか否かを検査し、ＬＳＩを選別していた。

特開平９−５４１４１号公報 特許第３４０６６９８号公報 特開２００２−２１４３００号公報 特開２００１−２６４３９４号公報

しかしながら、上述の図６に示す従来技術のように、ＬＳＩ１３に対して、ＬＳＩ１３の動作クロック周波数を上げたり電源電圧を下げたりすること等によって電源幹線１４とグランド幹線１５との間に配置されている通常論理回路１６にノイズを発生させる方法では、ノイズ耐性の弱いＬＳＩを検出することはできるが、ノイズ耐性の弱いセル及びノイズ耐性が弱くなるノイズ発生のタイミングの限定、ノイズ耐性の定量的な判断等ができないという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、意図したセルの周りだけに意図したタイミングで意図した量の電源ノイズを発生させることができ、ＬＳＩ本体の製造検査時だけでなくＬＳＩが搭載された装置の製造検査時にも動作可能であり、また、このとき電源ノイズだけでなく、クロストークノイズ及びスイッチングノイズの耐性も高精度に確認することができる半導体集積回路を提供することを目的とする。

本発明に係る半導体集積回路は、通常論理回路を有するセルベースの半導体集積回路において、前記通常論理回路にノイズを与える電源ノイズ発生回路と、前記電源ノイズ発生回路を制御する制御回路と、を有し、前記電源ノイズ発生回路は、前記セルの前記通常論理回路がない空きエリアに点在しており、前記制御回路によって前記ノイズの発生エリアが制御されることを特徴とする。

本発明に係る半導体集積回路は、外部から前記制御回路に制御信号を供給することによって前記電源ノイズ発生回路を制御することが好ましい。これにより、ＬＳＩ（半導体集積回路）本体の製造検査時だけでなくＬＳＩ（半導体集積回路）搭載装置の製造検査時にも前記電源ノイズ発生回路を制御することが可能になる。

前記電源ノイズ発生回路は、フリップフロップと、インバータと、複数個の負荷ゲートと、を有し、前記複数個の負荷ゲートから前記フリップフロップを介してグラウンドに流れ込む電流によって前記ノイズが発生することが好ましい。

また、前記複数個の負荷ゲートは、それぞれ前記フリップフロップに接続しており、前記フリップフロップと前記複数個の負荷ゲートを接続する配線からクロストークノイズが発生するように配線されることもできる。これにより、ＬＳＩ選別テスト時においてＬＳＩ製造不良によるＬＳＩ内部のクロストークノイズのノイズ耐性を確認することが可能になる。また、ＬＳＩを搭載した装置の通常動作のテスト時においてもＬＳＩ内部のクロストークノイズのノイズ耐性を確認することが可能になる。

また、前記制御回路によって電源ノイズ発生の開始及び停止、電源ノイズ発生のタイミングの制御を行い、前記通常論理回路にクロストークノイズ及びスイッチングノイズを与えることが好ましい。これにより、ＬＳＩ本体の製造検査及びＬＳＩ搭載装置の製造検査の精度を高めることができる。

前記電源ノイズ発生回路に備えられた前記負荷ゲートを改造用のダミーゲートとして使用することもできる。

本発明によれば、セルベースＬＳＩ内部の通常論理回路がない空きエリアに、従来技術において配置されていたフィラーセルの替わりに電源ノイズ発生回路を配置し、この電源ノイズ発生回路にＬＳＩ外部から制御信号を供給することにより、ＬＳＩ本体の製造検査時だけでなくＬＳＩ搭載装置の製造検査時においても、容易に意図したエリアだけに意図したタイミングで意図した量の電源ノイズを発生させ、通常論理回路のクロストークノイズ及びスイッチングノイズの耐性を容易に且つ高精度に確認することができる。

以下、本発明の実施形態に係る半導体集積回路について、添付の図面を参照して具体的に説明する。例として、半導体集積回路がＣＭＯＳ（Complementary Metal Oxide Semiconductor）のセルベースＩＣ（Integrated Circuit）である場合について説明する。図１は本発明に係る半導体集積回路の原理説明図である。セルベースの半導体集積回路（ＬＳＩ）１の通常論理回路がない空きエリアの任意の位置にｎ個の電源ノイズ発生回路２が配置されている。また、このｎ個の電源ノイズ発生回路２は制御回路３とｎ：１接続されており、制御回路３から任意の電源ノイズ発生回路２に対し、制御信号が供給される。なお、図１においては、半導体集積回路（ＬＳＩ）１内部の構成としてｎ個の電源ノイズ発生回路２及び制御回路３のみが図示され、通常論理回路等の記載は省略されている。

図２（ａ）及び（ｂ）は電源ノイズ発生回路２の原理説明図である。電源ノイズ発生回路２はフリップフロップ（ＦＦ）５とインバータ６と回路規則の制限を大幅に超えたｍ個の負荷ゲート７とから構成される。

通常、クロストークノイズの発生を抑えるため、並行して走る信号線の配線長はできるだけ短くするように設計されるが、電源ノイズ発生回路２内のＦＦ５の配線及びこれに接続される負荷ゲート７の配線は、このクロストークノイズの設計基準を満たす最大限の配線長を有するように配線されている。このため、電源ノイズ発生回路２を動作させて通常論理回路（図示せず）にノイズを与えたとき、通常論理回路の誤動作の有無を確認することによって、通常論理回路のクロストークノイズの耐性を確認することができる。

制御回路３にはＬＳＩ１の外部からＬＳＩ外部ピン４が接続され、ＬＳＩ外部ピン４から制御回路３に対し、制御信号が供給される。この制御信号はクロック信号であり、制御回路３はこのクロック信号の振幅を任意の振幅に変化させるリングオシュレータ回路（図示せず）等を有している。制御回路３と電源ノイズ発生回路２のＦＦ５とはクロック信号で接続され、クロック信号はｎ個の電源ノイズ発生回路２のＦＦ５に対して分配される。制御回路３は任意の電源ノイズ発生回路２内のＦＦ５に対して分配されたクロック信号だけを選択して動作させることができる。

電源ノイズ発生回路２内のＦＦ５の出力Ｑと負荷ゲート７とは１：ｍ接続されている。インバータ６の出力がＦＦ５の入力Ｄに接続されているため、制御回路３から分配されるクロック信号が動作すると常にＦＦ５の値が変化する。即ち、ＣＭＯＳである負荷ゲート７は寄生容量を有し、ＦＦ５の入力Ｄにはインバータ６の出力が接続されているため、制御回路３から分配されるクロック信号が動作するとＦＦ５に接続されている負荷ゲート７からＦＦ５を介してグランドに電流が流れ込んだり、電源からＦＦ５に接続されている負荷ゲート７にＦＦ５を介して電流が流れ込み、負荷ゲート７がこの電流を蓄えたりする。これにより電源電圧が不安定になり、電源ノイズが発生する。

ＣＭＯＳＬＳＩの場合はこの流れ込む電流が小さいため、ＦＦ５に接続されている負荷ゲート７からＦＦ５を介してグランドに流れ込む電流がＬＳＩ１の動作に影響を及ぼす位の電源ノイズ量となるよう、回路規則の制限を大幅に超えるｍ個の負荷ゲート７がＦＦ５の出力Ｑと接続される。これによって電源ノイズ発生回路２の周囲に配置されている通常論理回路の信号に対し、スパイクノイズとして影響を与える。

また、このｍ個の負荷ゲート７としては、ＬＳＩ１全体の配置配線後に軽微な論理変更を行うためにＬＳＩ１の随所に実装されるさまざまな論理機能を有する改造ゲートを任意の数だけ接続し、これらを負荷ゲート７として適用することもできる。また、逆に、電源ノイズ発生回路２の負荷ゲート７を改造用のダミーゲートとして使用することも可能である。

なお、制御回路３から分配されるクロック信号が動作しなければＦＦ５に接続されている負荷ゲート７からグランドに電流が流れ込んだり、電源からＦＦ５に接続している負荷ゲート７にＦＦ５を介して電流が流れ込み、負荷ゲート７がこの電流を蓄えたりしないため、電源ノイズ発生回路２内のＦＦ５の値は変化しない。即ち電源ノイズ発生回路２は、制御回路３から分配されるクロック信号が動作することによって電源ノイズを発生し、クロック信号が停止すると電源ノイズの発生が停止する。制御回路３から分配されるクロック信号の発生及び停止を制御することにより電源ノイズの発生及び停止が制御され、これによって通常論理回路のスイッチングノイズの耐性を確認することができる。

また、電源ノイズ発生回路２内のＦＦ５の配線及びこれに接続される負荷ゲート７の配線はクロストークノイズの設計基準を満たす最大限の配線長を有するように配線されているため、制御回路３から分配されるクロック信号の発生及び停止を制御することによりクロストークノイズの発生及び停止が制御される。

ノイズ検査時以外は電源ノイズを発生させる必要がないため、制御回路３から分配されるクロック信号の動作を停止する。これにより、電源ノイズ発生回路２内の負荷ゲート７からＦＦ５を介してグランドに流れ込む電流及びＦＦ５を介して電源から負荷ゲートに流れ込む電流が無くなり、電源ノイズ発生回路２による消費電力を無くすことができる。

電源ノイズ発生回路２から発生される電源ノイズのタイミングは、制御回路３から電源ノイズ発生回路２内のＦＦ５に対して分配されるクロック信号のタイミングを制御することによって制御される。

ＬＳＩ外部ピン４から制御回路３に制御信号を供給することによって制御回路３内のリングオシュレータ回路（図示せず）等を制御し、制御回路３からＦＦ５に分配されるクロック信号の振幅を任意に変化させることができる。これによって、任意のタイミングで電源ノイズ発生回路２から発生する電源ノイズを制御することができる。

電源ノイズ発生回路２から発生される電源ノイズの発生エリアの制御は、ＬＳＩ１の外部からＬＳＩ外部ピン４を介して制御回路３に制御信号を供給し、電源ノイズを発生させたいエリアに配置された電源ノイズ発生回路２内のＦＦ５に分配されるクロック信号のみを選択して動作させることによって行われる。これにより、電源ノイズを発生させたいエリアに配置された電源ノイズ発生回路２のみを選択して動作させ、意図したエリア、例えば高速伝送路のＩＯセル周り又はメモリブロック周り等だけに電源ノイズを発生させることができる。

即ち、電源ノイズの発生制御はＬＳＩ１外部からＬＳＩ外部ピン４を介して制御回路３に供給される制御信号により制御され、制御回路３から電源ノイズ発生回路２内のＦＦ５に分配されるクロック信号を制御することによって電源ノイズ発生と停止、ノイズタイミング及び発生エリアを制御することが可能である。また、電源ノイズ発生回路２内のＦＦ５及び負荷ゲート７の配線がクロストークノイズの設計基準を満たしていることから、電源ノイズと同時にクロストークノイズに対しても同様の制御を行うことができる。

また、制御回路３にＬＳＩ１の外部からＬＳＩ外部ピン４が接続されていることにより、ＬＳＩ１本体の製造検査時だけでなく、ＬＳＩ搭載装置の製造検査時においても同様に、ＬＳＩ外部ピン４から制御回路３に制御信号を供給し、制御回路３から電源ノイズ発生回路２に対し制御信号を分配することによって、電源ノイズ発生回路２を制御することが可能である。これにより、従来ＬＳＩ搭載装置の製造検査時に行っていたＬＳＩの動作クロック周波数を上げたり電源電圧を下げたりすること等によって動作マージンを減少させるノイズ耐性確認に加え、スイッチングノイズ及びクロストークノイズの耐性を高精度に確認することができる。

本発明に係る半導体集積回路は、図３に示すように、ＬＳＩ１内部の通常論理回路（スタンダードセル）１０がない空きエリアにＦＦ及びＦＦと接続する回路（電源ノイズ発生回路２）が敷き詰められている。電源ノイズ発生回路２は、図６に示す従来技術のセルベースＬＳＩ設計において、ＬＳＩ１３内部の通常論理回路１６がない空きエリアに敷き詰められていたバイパスコンデンサ及びデカップリングコンデンサを内蔵したフィラーセル１７並びにダミー配線（図示せず）に替わるものである。このＬＳＩ１内部において、電源ノイズ発生回路２を制御する制御回路３にＬＳＩ外部ピン４から制御信号を供給することによって電源幹線８とグランド幹線９との間に配置されている通常論理回路１０にノイズを発生させる。

電源ノイズ発生回路２は、上述のように図２（ａ）及び（ｂ）に示すようにＦＦ５とインバータ６と回路規則の制限を大幅に超えたｍ個の負荷ゲート７とから構成され、制御回路３から分配されるクロック信号が動作するときに電源ノイズを発生するものである。よって、電源ノイズ発生回路２をＬＳＩ１内の電源ノイズを発生させたいエリアに配置することにより意図したエリアに電源ノイズを発生させることができる。

次に、上述の如く構成された本実施形態に係る半導体集積回路の動作について説明する。図４（ａ）及び（ｂ）は電源ノイズ発生回路２から発生した電源ノイズにより電源ノイズ発生回路２の周囲にある通常論理回路１０の出力波形に電源ノイズが乗った状態を示したタイムチャート波形の例である。

ＬＳＩ外部ピン４から制御回路３に対し、制御信号であるクロック信号を供給する。制御回路３によって、このクロック信号の振幅を任意に変化させ、クロック信号のタイミングを制御し、ｎ個の電源ノイズ発生回路２のＦＦ５に対して分配する。そして、制御回路３によって、電源ノイズを発生させたい任意のエリアの電源ノイズ発生回路２内のＦＦ５に対して分配されたクロック信号だけを選択して動作させる。

ＦＦ５は、クロック信号の立ち上がりエッジにおける入力Ｄの入力状態を出力Ｑから出力するものである。ＦＦ５の入力Ｄにはインバータ６の出力が接続されているため、クロック信号が動作すると常にＦＦ５の値が変化する。ＣＭＯＳである負荷ゲート７は寄生容量を有し、ＦＦ５の入力Ｄにはインバータ６の出力が接続されているため、制御回路３から分配されるクロック信号が動作するとＦＦ５に接続されている負荷ゲート７からＦＦ５を介してグランドに電流が流れ込んだり、電源からＦＦ５に接続されている負荷ゲート７にＦＦ５を介して電流が流れ込み、負荷ゲート７がこの電流を蓄えたりする。これにより電源電圧が不安定になり、電源ノイズが発生する。

図４（ａ）においては、クロック信号の立ち上がりと同期して電源ノイズ発生回路２の出力波形も立ち上がり、ある一定期間ハイレベルを保持した後、クロック信号の立ち下がりよりも前にロウレベルになっている。このとき、電源ノイズ発生回路２付近の電圧波形は、電源ノイズ発生回路２がロウレベルになったときと同期してノイズが発生する。この電源ノイズ発生回路２付近の電圧波形のノイズがピークに達したとき、電源ノイズ発生回路２付近の通常論理回路１０の出力波形にスパイクノイズが発生する。

図４（ｂ）においては、クロック信号の立ち上がりから一定の時間遅延して電源ノイズ発生回路２の出力波形が立ち上がり、ある一定期間ハイレベルを保持した後、クロック信号の立ち下がりよりも前にロウレベルになっている。このとき、電源ノイズ発生回路２付近の電圧波形は、電源ノイズ発生回路２がロウレベルになったときと同期してノイズが発生する。この電源ノイズ発生回路２付近の電圧波形のノイズがピークに達したとき、電源ノイズ発生回路２付近の通常論理回路１０の出力波形にスパイクノイズが発生する。

また、図５は電源ノイズ発生回路２内のＦＦ５の配線１１及びこれに接続される負荷ゲート７の配線１２ａ乃至ｆを示す原理説明図である。電源ノイズ発生回路２内のＦＦ５の配線１１及びこれに接続される負荷ゲート７の配線１２ａ乃至ｆはクロストークノイズの設計基準を満たす最大限の配線長を有するように配線されている。

ＦＦ５の配線１１及び負荷ゲート７の配線１２ａ乃至ｆがクロストークノイズの設計基準を満たしていることから、電源ノイズ発生回路２を動作させ、電源ノイズを発生させたとき、通常論理回路１０に誤動作が生じた場合、通常論理回路１０がクロストークノイズの耐性が弱いことを検出できる。

このように、制御回路３によって、クロック信号の振幅を任意に変化させ、クロック信号のタイミングを制御し、電源ノイズを発生させたい任意のエリアの電源ノイズ発生回路２内のＦＦ５に対して分配されたクロック信号だけを選択して動作させることによって、意図したエリアだけに意図したタイミングで意図した量の電源ノイズを発生させることができ、またこのとき電源ノイズ発生回路２内のＦＦ５の配線１１及びこれに接続される負荷ゲート７の配線１２ａ乃至ｆがクロストークノイズの設計基準を満たしているため、通常論理回路１０のスイッチングノイズ及びクロストークノイズの耐性を容易に且つ高精度に確認することができる。

本発明に係る半導体集積回路の原理説明図である。 （ａ）及び（ｂ）は電源ノイズ発生回路２の原理説明図である。 本発明に係る半導体集積回路の原理説明図である。 （ａ）及び（ｂ）は電源ノイズ発生回路２から発生した電源ノイズにより電源ノイズ発生回路２の周囲にある通常論理回路１０の出力波形に電源ノイズが乗った状態を示したタイムチャート波形の例である。 電源ノイズ発生回路２内のＦＦ５とこれに接続される負荷ゲート７の配線を示す原理説明図である。 従来のセルベースＬＳＩ設計における半導体集積回路の原理説明図である。 従来技術のテスト回路の平面図である。 従来技術の半導体装置の動作原理図である。 従来技術の半導体装置の原理説明図である。

符号の説明

１； 半導体集積回路（ＬＳＩ）
２； 電源ノイズ発生回路
３； 制御回路
４； ＬＳＩ外部ピン
５； フリップフロップ（ＦＦ）
６； インバータ
７； 負荷ゲート
８； 電源幹線
９； グランド幹線
１０； 通常論理回路（スタンダードセル）
１１； 配線
１２ａ乃至ｆ； 配線
１３； ＬＳＩ
１４； 電源幹線
１５； グランド幹線
１６； 通常論理回路（スタンダードセル）
１７； フィラーセル
１８； ＬＳＩ
１９； 入出力パッド
２０； 入出力バッファ
２１； 外部領域
２２； 内部回路
２３； 内部領域
２４； インバータ
２５； ＮＡＮＤ回路
２６； 入出力パッド
２７； 入出力パッド
２８； リングオシレータ
２９； 入力回路
３０； 内部回路
３１； ノイズ発生回路
３２； テストモードエントリー回路
３３； 半導体装置
３４； 評価対象回路
３５； ノイズ発生回路
３６； 入力端子
３７； 出力端子
３８； ノイズ幅設定信号入力端子
３９； ノイズ頻度設定信号入力端子
４０； クロック信号入力端子

Claims (7)

1. 通常論理回路を有するセルベースの半導体集積回路において、前記通常論理回路にノイズを与える電源ノイズ発生回路と、前記電源ノイズ発生回路を制御する制御回路と、を有し、前記電源ノイズ発生回路は、前記セルの前記通常論理回路がない空きエリアに点在しており、前記制御回路によって前記ノイズの発生エリアが制御されることを特徴とする半導体集積回路。
2. 外部から前記制御回路に制御信号を供給することによって前記電源ノイズ発生回路を制御することを特徴とする請求項１に記載の半導体集積回路。
3. 前記電源ノイズ発生回路は、フリップフロップと、インバータと、複数個の負荷ゲートと、を有し、前記複数個の負荷ゲートから前記フリップフロップを介してグラウンドに流れ込む電流によって前記ノイズが発生することを特徴とする請求項１又は２に記載の半導体集積回路。
4. 前記複数個の負荷ゲートは、それぞれ前記フリップフロップに接続しており、前記フリップフロップと前記複数個の負荷ゲートを接続する配線からクロストークノイズが発生することを特徴とする請求項３に記載の半導体集積回路。
5. 前記制御回路によって電源ノイズ発生の開始及び停止の制御を行い、前記通常論理回路にクロストークノイズ及びスイッチングノイズを与えることを特徴とする請求項３に記載の半導体集積回路。
6. 前記制御回路によって電源ノイズ発生のタイミングの制御を行い、前記通常論理回路にクロストークノイズ及びスイッチングノイズを与えることを特徴とする請求項４又は５に記載の半導体集積回路。
7. 前記電源ノイズ発生回路に備えられた前記負荷ゲートを改造用のダミーゲートとして使用することを特徴とする請求項３乃至６のいずれか１項に記載の半導体集積回路。

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