JP2002214300A - 半導体装置 - Google Patents
半導体装置Info
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- JP2002214300A JP2002214300A JP2001013112A JP2001013112A JP2002214300A JP 2002214300 A JP2002214300 A JP 2002214300A JP 2001013112 A JP2001013112 A JP 2001013112A JP 2001013112 A JP2001013112 A JP 2001013112A JP 2002214300 A JP2002214300 A JP 2002214300A
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- signal input
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Abstract
(57)【要約】
【課題】 所望のノイズを発生する回路を備えることに
より、耐ノイズ性を容易に評価することができる半導体
装置を提供する。 【解決手段】 本発明の半導体装置１００は、耐ノイズ
性を評価する対象である評価対象回路２００と、評価対
象回路２００に対しノイズを発生するノイズ発生回路３
００と、を備えている。ノイズ幅設定信号、ノイズ頻度
設定信号、クロック信号をノイズ発生回路３００に入力
し、所望のノイズをノイズ発生回路３００から発生させ
ることにより、評価対象回路２００の耐ノイズ性を容易
に評価することができる。
より、耐ノイズ性を容易に評価することができる半導体
装置を提供する。 【解決手段】 本発明の半導体装置１００は、耐ノイズ
性を評価する対象である評価対象回路２００と、評価対
象回路２００に対しノイズを発生するノイズ発生回路３
００と、を備えている。ノイズ幅設定信号、ノイズ頻度
設定信号、クロック信号をノイズ発生回路３００に入力
し、所望のノイズをノイズ発生回路３００から発生させ
ることにより、評価対象回路２００の耐ノイズ性を容易
に評価することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、評価対象である回
路の耐ノイズ性を容易に評価することができる半導体装
置に関する。特には、所望のノイズを発生する回路を備
えることにより耐ノイズ性を容易に評価することができ
る半導体装置に関する。
路の耐ノイズ性を容易に評価することができる半導体装
置に関する。特には、所望のノイズを発生する回路を備
えることにより耐ノイズ性を容易に評価することができ
る半導体装置に関する。
【０００２】
【従来の技術】従来、半導体装置内の評価対象である回
路の耐ノイズ性を評価するために、ＴＥＧ（Test Eleme
nt Group）等を半導体装置毎に試作して、そのＴＥＧ等
を用いることにより、半導体装置全体の耐ノイズ性の評
価を行っていた。
路の耐ノイズ性を評価するために、ＴＥＧ（Test Eleme
nt Group）等を半導体装置毎に試作して、そのＴＥＧ等
を用いることにより、半導体装置全体の耐ノイズ性の評
価を行っていた。
【０００３】図５は、従来の半導体装置を示す図であ
る。図５において、従来の半導体装置４００は、耐ノイ
ズ性を評価する対象である評価対象回路４１０と、アプ
リケーションに応じた回路４２０と、を備えている。
る。図５において、従来の半導体装置４００は、耐ノイ
ズ性を評価する対象である評価対象回路４１０と、アプ
リケーションに応じた回路４２０と、を備えている。
【０００４】半導体装置４００内の評価対象回路４１０
の耐ノイズ性は、入力端子４０１〜４０２からテスト信
号を入力し、テスト信号に対して評価対象回路４１０及
び回路４２０から出力されることが期待される期待値信
号と出力端子４０３〜４０４から実際に出力される出力
信号とを比較することにより、評価していた。
の耐ノイズ性は、入力端子４０１〜４０２からテスト信
号を入力し、テスト信号に対して評価対象回路４１０及
び回路４２０から出力されることが期待される期待値信
号と出力端子４０３〜４０４から実際に出力される出力
信号とを比較することにより、評価していた。
【０００５】
【発明が解決しようとする課題】しかし、従来の半導体
装置４００内の評価対象回路４１０の耐ノイズ性の評価
においては、半導体装置４００全体の耐ノイズ性を評価
しなければならないため、半導体装置毎にＴＥＧ等の試
作及び評価が必要となっていた。
装置４００内の評価対象回路４１０の耐ノイズ性の評価
においては、半導体装置４００全体の耐ノイズ性を評価
しなければならないため、半導体装置毎にＴＥＧ等の試
作及び評価が必要となっていた。
【０００６】本発明は、上記のような問題点に鑑み、所
望のノイズを発生する回路を備えることにより、ＴＥＧ
の試作などを行うことなく、耐ノイズ性を容易に評価す
ることができる半導体装置を提供することを目的とす
る。
望のノイズを発生する回路を備えることにより、ＴＥＧ
の試作などを行うことなく、耐ノイズ性を容易に評価す
ることができる半導体装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る半導体装置は、 ノイズの幅を設定す
るためのノイズ幅設定信号を入力するためのノイズ幅設
定信号入力端子と、 ノイズの量を設定するためのノイ
ズ頻度設定信号を入力するためのノイズ頻度設定信号入
力端子と、 クロック信号を入力するためのクロック信
号入力端子と、クロック信号入力端子から入力されるク
ロック信号を分周することにより、ノイズ幅設定信号入
力端子から入力されるノイズ幅設定信号及びノイズ頻度
設定信号入力端子から入力されるノイズ頻度設定信号に
応じた幅及び量のパルス信号を発生するパルス信号発生
手段と、 パルス信号発生手段によって発生されたパル
ス信号に応じて、電源電位と接地電位とを接続する接続
手段と、を備えたことを特徴とする。
め、本発明に係る半導体装置は、 ノイズの幅を設定す
るためのノイズ幅設定信号を入力するためのノイズ幅設
定信号入力端子と、 ノイズの量を設定するためのノイ
ズ頻度設定信号を入力するためのノイズ頻度設定信号入
力端子と、 クロック信号を入力するためのクロック信
号入力端子と、クロック信号入力端子から入力されるク
ロック信号を分周することにより、ノイズ幅設定信号入
力端子から入力されるノイズ幅設定信号及びノイズ頻度
設定信号入力端子から入力されるノイズ頻度設定信号に
応じた幅及び量のパルス信号を発生するパルス信号発生
手段と、 パルス信号発生手段によって発生されたパル
ス信号に応じて、電源電位と接地電位とを接続する接続
手段と、を備えたことを特徴とする。
【０００８】ここで、パルス信号発生手段は、クロック
信号入力端子から入力されるクロック信号をノイズ頻度
設定信号入力端子から入力されるノイズ頻度設定信号に
応じて計数するカウンタと、カウンタの出力信号をノイ
ズ幅設定信号に応じて遅延させる遅延回路と、遅延回路
の出力信号の論理を反転させる反転回路と、反転回路の
出力信号とカウンタの出力信号との論理積を出力する論
理積回路とを備えたこととすることができる。また、接
続手段は、ソース〜ドレイン経路が電源電位と接地電位
に接続され、ゲートがパルス発生手段に接続された一以
上のトランジスタであることとすることができる。
信号入力端子から入力されるクロック信号をノイズ頻度
設定信号入力端子から入力されるノイズ頻度設定信号に
応じて計数するカウンタと、カウンタの出力信号をノイ
ズ幅設定信号に応じて遅延させる遅延回路と、遅延回路
の出力信号の論理を反転させる反転回路と、反転回路の
出力信号とカウンタの出力信号との論理積を出力する論
理積回路とを備えたこととすることができる。また、接
続手段は、ソース〜ドレイン経路が電源電位と接地電位
に接続され、ゲートがパルス発生手段に接続された一以
上のトランジスタであることとすることができる。
【０００９】所望のノイズを発生する回路を備えること
により、耐ノイズ性を容易に評価することができる。
により、耐ノイズ性を容易に評価することができる。
【００１０】
【発明の実施の形態】以下、本発明の半導体装置につい
て、図面を参照しつつ詳細に説明する。
て、図面を参照しつつ詳細に説明する。
【００１１】図１は、本発明に係る半導体装置を示す図
である。図１において、本発明の半導体装置１００は、
耐ノイズ性を評価する対象である評価対象回路２００
と、評価対象回路２００に対しノイズを発生するノイズ
発生回路３００と、を備えている。尚、図１において
は、評価対象回路２００以外のアプリケーションに応じ
た回路などの記載を省略している。
である。図１において、本発明の半導体装置１００は、
耐ノイズ性を評価する対象である評価対象回路２００
と、評価対象回路２００に対しノイズを発生するノイズ
発生回路３００と、を備えている。尚、図１において
は、評価対象回路２００以外のアプリケーションに応じ
た回路などの記載を省略している。
【００１２】評価対象回路２００は、入力端子２０１
と、出力端子２０２と、を備えている。
と、出力端子２０２と、を備えている。
【００１３】入力端子２０１は、半導体装置１００の外
部から評価対象回路２００へ信号を入力するための入力
端子である。
部から評価対象回路２００へ信号を入力するための入力
端子である。
【００１４】出力端子２０２は、評価対象回路２０２の
出力信号を半導体装置１００の外部へ出力するための出
力端子である。
出力信号を半導体装置１００の外部へ出力するための出
力端子である。
【００１５】ノイズ発生回路３００は、ノイズ幅設定信
号入力端子３０１と、ノイズ頻度設定信号入力端子３０
２と、クロック信号入力端子３０３と、を備えている。
号入力端子３０１と、ノイズ頻度設定信号入力端子３０
２と、クロック信号入力端子３０３と、を備えている。
【００１６】ノイズ幅設定信号入力端子３０１は、半導
体装置１００の外部から単発ノイズ継続時間であるノイ
ズ幅を設定するノイズ幅設定信号を入力するため入力端
子である。
体装置１００の外部から単発ノイズ継続時間であるノイ
ズ幅を設定するノイズ幅設定信号を入力するため入力端
子である。
【００１７】ノイズ頻度設定信号入力端子３０２は、半
導体装置１００の外部からノイズ発生頻度であるノイズ
量を設定するノイズ頻度設定信号を入力するための入力
端子である。
導体装置１００の外部からノイズ発生頻度であるノイズ
量を設定するノイズ頻度設定信号を入力するための入力
端子である。
【００１８】クロック信号入力端子３０３は、半導体装
置１００の外部からクロック信号を入力するための入力
端子である。
置１００の外部からクロック信号を入力するための入力
端子である。
【００１９】次に、ノイズ発生回路３００の構成につい
て説明する。図２は、ノイズ発生回路３００を示す図で
ある。図２において、ノイズ発生回路３００は、パルス
信号を発生するパルス発生回路３１０と、トランジスタ
Ｑ３０１と、を備えている。
て説明する。図２は、ノイズ発生回路３００を示す図で
ある。図２において、ノイズ発生回路３００は、パルス
信号を発生するパルス発生回路３１０と、トランジスタ
Ｑ３０１と、を備えている。
【００２０】パルス発生回路３１０は、ノイズ幅設定信
号によって指定される幅のパルス信号を、ノイズ頻度設
定信号によって指定される量だけ発生するための回路で
ある。
号によって指定される幅のパルス信号を、ノイズ頻度設
定信号によって指定される量だけ発生するための回路で
ある。
【００２１】トランジスタＱ３０１のゲートは、パルス
発生回路３１０に接続されている。また、トランジスタ
Ｑ３０１のソース〜ドレイン経路は、電源電位ＶDDと接
地電位ＶSSに接続されている。
発生回路３１０に接続されている。また、トランジスタ
Ｑ３０１のソース〜ドレイン経路は、電源電位ＶDDと接
地電位ＶSSに接続されている。
【００２２】次に、パルス発生回路３１０の構成につい
て説明する。図３は、パルス発生回路３１０を示す図で
ある。図３において、パルス発生回路３１０は、カウン
タ３１１と、遅延回路３１２と、ＮＯＴゲート回路３１
３と、ＡＮＤゲート回路３１４と、を備えている。
て説明する。図３は、パルス発生回路３１０を示す図で
ある。図３において、パルス発生回路３１０は、カウン
タ３１１と、遅延回路３１２と、ＮＯＴゲート回路３１
３と、ＡＮＤゲート回路３１４と、を備えている。
【００２３】カウンタ３１１は、クロック信号をノイズ
頻度設定信号に応じて計数することにより、クロック信
号を分周する回路である。
頻度設定信号に応じて計数することにより、クロック信
号を分周する回路である。
【００２４】遅延回路３１２は、カウンタ３１１の出力
信号をノイズ幅設定信号に応じて遅延させる回路であ
る。
信号をノイズ幅設定信号に応じて遅延させる回路であ
る。
【００２５】ＮＯＴゲート回路３１３は、遅延回路３１
２の出力信号を反転する回路である。
２の出力信号を反転する回路である。
【００２６】ＡＮＤゲート回路３１４は、ＮＯＴゲート
回路３１３の出力信号とカウンタ３１１の出力信号との
論理積を出力する回路である。
回路３１３の出力信号とカウンタ３１１の出力信号との
論理積を出力する回路である。
【００２７】以上説明したパルス発生回路３１０におい
ては、例えば、図４に示すようなタイミングに従って、
パルス信号を出力する。
ては、例えば、図４に示すようなタイミングに従って、
パルス信号を出力する。
【００２８】まず、カウンタ３１１は、ノイズ頻度設定
信号に応じてクロック信号を分周して信号ＣＮＴを出力
する。
信号に応じてクロック信号を分周して信号ＣＮＴを出力
する。
【００２９】遅延回路３１２は、ノイズ幅設定信号に応
じてカウンタ３１１の出力信号ＣＮＴを遅延させる。更
に、ＮＯＴゲート回路３１３は、遅延回路３１２の出力
信号を反転させた信号ＤＬを出力する。
じてカウンタ３１１の出力信号ＣＮＴを遅延させる。更
に、ＮＯＴゲート回路３１３は、遅延回路３１２の出力
信号を反転させた信号ＤＬを出力する。
【００３０】ＡＮＤゲート回路３１４は、カウンタ３１
１の出力信号ＣＮＴとＮＯＴゲート回路３１３の出力信
号ＤＬとの論理積である信号ＯＵＴを出力する。
１の出力信号ＣＮＴとＮＯＴゲート回路３１３の出力信
号ＤＬとの論理積である信号ＯＵＴを出力する。
【００３１】以上のようにして、パルス発生回路３１０
により、パルス信号が発生される。
により、パルス信号が発生される。
【００３２】次に、ノイズ発生回路３００の動作につい
て説明する。
て説明する。
【００３３】ノイズ発生回路３００のパルス発生回路３
１０は、ノイズ幅設定信号及びノイズ頻度設定信号によ
って指定されるパルス信号を発生する。
１０は、ノイズ幅設定信号及びノイズ頻度設定信号によ
って指定されるパルス信号を発生する。
【００３４】ノイズ発生回路３００のトランジスタＱ３
０１は、パルス発生回路３１０によって発生されたパル
ス信号がゲートに入力されると、電源電位ＶDDと接地電
位Ｖ SSとの間を接続することにより、所望のノイズを発
生する。
０１は、パルス発生回路３１０によって発生されたパル
ス信号がゲートに入力されると、電源電位ＶDDと接地電
位Ｖ SSとの間を接続することにより、所望のノイズを発
生する。
【００３５】次に、半導体装置１００内の評価対象回路
２００の耐ノイズ性の評価について説明する。
２００の耐ノイズ性の評価について説明する。
【００３６】まず、ノイズ幅設定信号入力端子３０１か
らノイズ幅設定信号を、ノイズ頻度設定信号入力端子３
０２からノイズ頻度設定信号を、クロック信号入力端子
３０３からクロック信号を、夫々入力する。これらの信
号を入力することにより、ノイズ発生回路３００から所
望のノイズが発生される。
らノイズ幅設定信号を、ノイズ頻度設定信号入力端子３
０２からノイズ頻度設定信号を、クロック信号入力端子
３０３からクロック信号を、夫々入力する。これらの信
号を入力することにより、ノイズ発生回路３００から所
望のノイズが発生される。
【００３７】次に、入力端子２０１から評価対象回路２
００をテストするためのテスト信号を入力する。
００をテストするためのテスト信号を入力する。
【００３８】次に、テスト信号に対して評価対象回路２
００から出力されることが期待される期待値信号と出力
端子２０２から実際に出力される出力信号とを、比較す
る。そして、もし期待値信号と出力信号とが一致してい
れば、評価対象回路２００はノイズ発生回路３００によ
って発生されるノイズに対する耐性があると判断され
る。また、もし期待値信号と出力信号とが一致していな
ければ、評価対象回路２００はノイズ発生回路３００に
よって発生されるノイズに対する耐性がないと判断され
る。
００から出力されることが期待される期待値信号と出力
端子２０２から実際に出力される出力信号とを、比較す
る。そして、もし期待値信号と出力信号とが一致してい
れば、評価対象回路２００はノイズ発生回路３００によ
って発生されるノイズに対する耐性があると判断され
る。また、もし期待値信号と出力信号とが一致していな
ければ、評価対象回路２００はノイズ発生回路３００に
よって発生されるノイズに対する耐性がないと判断され
る。
【００３９】以上のように、半導体装置１００内の評価
対象回路２００の耐ノイズ性を評価することができる。
対象回路２００の耐ノイズ性を評価することができる。
【００４０】尚、ノイズ幅設定信号入力端子３０１から
入力されるノイズ幅設定信号を変えることにより、ノイ
ズ発生回路３００によって発生されるノイズの幅を変え
ることができる。また、ノイズ頻度設定信号入力端子３
０２から入力されるノイズ頻度設定信号を変えることに
より、ノイズ発生回路３００によって発生されるノイズ
の量を変えることができる。更に、ノイズ頻度設定信号
入力端子３０２から入力されるノイズ頻度設定信号を変
えずに、クロック信号入力端子３０３から入力されるク
ロック信号の周波数を変えることにより、ノイズ発生回
路３００によって発生されるノイズの量を変えることが
できる。このように、ノイズ幅設定信号、ノイズ頻度設
定信号、クロック信号を変えることにより、ノイズ発生
回路３００によって発生されるノイズの幅や量を変える
ことができるため、評価対象回路２００の耐ノイズ性の
定量的評価を行うことができる。
入力されるノイズ幅設定信号を変えることにより、ノイ
ズ発生回路３００によって発生されるノイズの幅を変え
ることができる。また、ノイズ頻度設定信号入力端子３
０２から入力されるノイズ頻度設定信号を変えることに
より、ノイズ発生回路３００によって発生されるノイズ
の量を変えることができる。更に、ノイズ頻度設定信号
入力端子３０２から入力されるノイズ頻度設定信号を変
えずに、クロック信号入力端子３０３から入力されるク
ロック信号の周波数を変えることにより、ノイズ発生回
路３００によって発生されるノイズの量を変えることが
できる。このように、ノイズ幅設定信号、ノイズ頻度設
定信号、クロック信号を変えることにより、ノイズ発生
回路３００によって発生されるノイズの幅や量を変える
ことができるため、評価対象回路２００の耐ノイズ性の
定量的評価を行うことができる。
【００４１】以上、本発明の半導体装置の形態例を示し
たが、ノイズ発生回路３００内のトランジスタＱ３０１
を、複数のトランジスタを多段接続したものに置き換え
てもよい。ノイズ発生回路３００によって発生されるノ
イズ成分周波数であるノイズの傾きは、ノイズ発生回路
３００内のトランジスタを流れる電流ｉの時間微分ｄｉ
／ｄｔに等しい。従って、ノイズ発生回路３００内のト
ランジスタＱ３０１を複数のトランジスタを多段接続し
たものに置き換えることにより、トランジスタを流れる
電流が多くなるため、ノイズ発生回路３００によって発
生されるノイズの傾きが急峻となる。また、クロック信
号をクロック信号入力端子３０３から入力するのではな
く、半導体装置１００にクロックジェネレータを内蔵す
ることとしてもよい。なお、単発ノイズ継続時間である
ノイズ幅とノイズ成分周波数であるノイズの傾きとを合
わせたものがノイズ強度となる。
たが、ノイズ発生回路３００内のトランジスタＱ３０１
を、複数のトランジスタを多段接続したものに置き換え
てもよい。ノイズ発生回路３００によって発生されるノ
イズ成分周波数であるノイズの傾きは、ノイズ発生回路
３００内のトランジスタを流れる電流ｉの時間微分ｄｉ
／ｄｔに等しい。従って、ノイズ発生回路３００内のト
ランジスタＱ３０１を複数のトランジスタを多段接続し
たものに置き換えることにより、トランジスタを流れる
電流が多くなるため、ノイズ発生回路３００によって発
生されるノイズの傾きが急峻となる。また、クロック信
号をクロック信号入力端子３０３から入力するのではな
く、半導体装置１００にクロックジェネレータを内蔵す
ることとしてもよい。なお、単発ノイズ継続時間である
ノイズ幅とノイズ成分周波数であるノイズの傾きとを合
わせたものがノイズ強度となる。
【００４２】
【発明の効果】以上述べた様に、本発明によれば、所望
のノイズを発生させることができ、評価対象である回路
の耐ノイズ性を容易に評価することができる。
のノイズを発生させることができ、評価対象である回路
の耐ノイズ性を容易に評価することができる。
【図１】本発明による半導体装置の実施の一形態を示す
図である。
図である。
【図２】図１のノイズ発生回路の構成を示す図である。
【図３】図２のパルス発生回路の構成を示す図である。
【図４】図３のパルス発生回路のタイミングチャートで
ある。
ある。
【図５】従来の半導体装置を示す図である。
１００ 半導体装置 ２００ 評価対象回路 ３００ ノイズ発生回路 ３１０ パルス発生回路 Ｑ３０１ トランジスタ ３１１ カウンタ ３１２ 遅延回路 ３１３ ＮＯＴゲート回路 ３１４ ＡＮＤゲート回路
Claims (3)
- 【請求項１】 ノイズの幅を設定するためのノイズ幅設
定信号を入力するためのノイズ幅設定信号入力端子と、 ノイズの量を設定するためのノイズ頻度設定信号を入力
するためのノイズ頻度設定信号入力端子と、 クロック信号を入力するためのクロック信号入力端子
と、 前記クロック信号入力端子から入力されるクロック信号
を分周することにより、前記ノイズ幅設定信号入力端子
から入力されるノイズ幅設定信号及び前記ノイズ頻度設
定信号入力端子から入力されるノイズ頻度設定信号に応
じた幅及び量のパルス信号を発生するパルス信号発生手
段と、 前記パルス信号発生手段によって発生されたパルス信号
に応じて、電源電位と接地電位とを接続する接続手段
と、 を備えたことを特徴とする半導体装置。 - 【請求項２】 前記パルス信号発生手段は、前記クロッ
ク信号入力端子から入力されるクロック信号を前記ノイ
ズ頻度設定信号入力端子から入力されるノイズ頻度設定
信号に応じて計数するカウンタと、前記カウンタの出力
信号を前記ノイズ幅設定信号に応じて遅延させる遅延回
路と、前記遅延回路の出力信号の論理を反転させる反転
回路と、前記反転回路の出力信号と前記カウンタの出力
信号との論理積を出力する論理積回路と、を備えたこと
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記接続手段は、ソース〜ドレイン経路
が電源電位と接地電位に接続され、ゲートが前記パルス
発生手段に接続された一以上のトランジスタであること
を特徴とする請求項１又は２いずれか記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001013112A JP2002214300A (ja) | 2001-01-22 | 2001-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001013112A JP2002214300A (ja) | 2001-01-22 | 2001-01-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002214300A true JP2002214300A (ja) | 2002-07-31 |
Family
ID=18880022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001013112A Withdrawn JP2002214300A (ja) | 2001-01-22 | 2001-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002214300A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007155670A (ja) * | 2005-12-08 | 2007-06-21 | Nec Corp | 電源ノイズ耐性検査回路及び電源ノイズ耐性検査方法 |
| JP2007232622A (ja) * | 2006-03-02 | 2007-09-13 | Nec Computertechno Ltd | 半導体集積回路 |
| WO2009066764A1 (ja) * | 2007-11-21 | 2009-05-28 | Nec Corporation | 半導体集積回路装置及びそのテスト方法 |
| US8476907B2 (en) | 2009-05-15 | 2013-07-02 | Samsung Electronics Co., Ltd. | Electronic device with power tester |
-
2001
- 2001-01-22 JP JP2001013112A patent/JP2002214300A/ja not_active Withdrawn
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| Publication number | Priority date | Publication date | Assignee | Title |
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