JP3180108B2 - Ｉｃ評価装置 - Google Patents
Ｉｃ評価装置Info
- Publication number
- JP3180108B2 JP3180108B2 JP25036792A JP25036792A JP3180108B2 JP 3180108 B2 JP3180108 B2 JP 3180108B2 JP 25036792 A JP25036792 A JP 25036792A JP 25036792 A JP25036792 A JP 25036792A JP 3180108 B2 JP3180108 B2 JP 3180108B2
- Authority
- JP
- Japan
- Prior art keywords
- test boards
- evaluation
- vme
- test
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、パターンジェネレータ
を用いてＩＣ（半導体集積回路）のバーンインを行うた
めのＩＣ評価装置に関するものである。
を用いてＩＣ（半導体集積回路）のバーンインを行うた
めのＩＣ評価装置に関するものである。
【０００２】
【従来の技術】ＩＣの評価方法の１つにバーンインがあ
り、パッケージ化されたＩＣ（特に、メモリ、ロジック
ＩＣ）を高温及び低温（冷凍器及びヒータを用いて実
現）の環境下に置いて信号、電源電圧を印加し、初期不
良を加速させることを目的としている。この作業は、Ｉ
Ｃ，ＬＳＩテスタの前の工程において行われる。このバ
ーンインのための装置は、バーンイン装置と呼ばれ、さ
らにモニタ機能を備えた装置をモニタバーンイン装置と
呼んでいる。
り、パッケージ化されたＩＣ（特に、メモリ、ロジック
ＩＣ）を高温及び低温（冷凍器及びヒータを用いて実
現）の環境下に置いて信号、電源電圧を印加し、初期不
良を加速させることを目的としている。この作業は、Ｉ
Ｃ，ＬＳＩテスタの前の工程において行われる。このバ
ーンインのための装置は、バーンイン装置と呼ばれ、さ
らにモニタ機能を備えた装置をモニタバーンイン装置と
呼んでいる。
【０００３】モニタバーンイン装置は、電源電圧印加の
みのスタティックな状態での評価機能、実際の信号を印
加するダイナミックな状態での評価機能のほか、入出力
波形をモニタする機能を有しており、その構成は、評価
対象のＩＣを搭載するテストボード（ＤＵＴ）、この基
板を収納するチャンバー、冷凍器、ヒータ、コンピュー
タを主体とする制御部（チャンバ内の温度制御、ＩＣへ
の信号印加制御等を含む）、送風器、電源部などから成
る。
みのスタティックな状態での評価機能、実際の信号を印
加するダイナミックな状態での評価機能のほか、入出力
波形をモニタする機能を有しており、その構成は、評価
対象のＩＣを搭載するテストボード（ＤＵＴ）、この基
板を収納するチャンバー、冷凍器、ヒータ、コンピュー
タを主体とする制御部（チャンバ内の温度制御、ＩＣへ
の信号印加制御等を含む）、送風器、電源部などから成
る。
【０００４】上記した機能を達成するため、その制御部
は条件などを入力するためのキーボード、記憶装置（磁
気ディスク装置など）、プリンタ、表示装置（ＣＲＴデ
ィスプレイなど）、パターンジェネレータ（ＰＧ）、イ
ンターフェース回路、ドライバ、電源などから成る。ま
た、制御部はインターフェースを通してワークステーシ
ョンなどに接続されている。
は条件などを入力するためのキーボード、記憶装置（磁
気ディスク装置など）、プリンタ、表示装置（ＣＲＴデ
ィスプレイなど）、パターンジェネレータ（ＰＧ）、イ
ンターフェース回路、ドライバ、電源などから成る。ま
た、制御部はインターフェースを通してワークステーシ
ョンなどに接続されている。
【０００５】図２は従来のＩＣ評価装置の信号入力系の
構成を示す構成図である。
構成を示す構成図である。
【０００６】チャンバー１には同時に複数枚（ここでは
８枚の例を示す）のテストボード２−１〜２−８（図示
を省略しているが、評価対象のＩＣが実装されている）
がセットでき、テストボード２−１〜２−８の各々には
接続端子３−１〜３−８を介してテストボード２−１〜
２−８を駆動するためのドライバ４−１〜４−８が接続
され、このドライバ４−１〜４−８にはパターン信号を
出力する１台のパターンジェネレータ５が共通接続され
ている。８枚からなるテストボード２−１〜２−８の１
群を１ゾーンと呼び、同一のパターン信号がパターンジ
ェネレータ５から印加される。ここでは１ゾーンのみを
示しているが、実際には複数のゾーン（例えば４ゾー
ン）がある。すなわち、図２に示す構成がゾーン数だけ
存在することになる。
８枚の例を示す）のテストボード２−１〜２−８（図示
を省略しているが、評価対象のＩＣが実装されている）
がセットでき、テストボード２−１〜２−８の各々には
接続端子３−１〜３−８を介してテストボード２−１〜
２−８を駆動するためのドライバ４−１〜４−８が接続
され、このドライバ４−１〜４−８にはパターン信号を
出力する１台のパターンジェネレータ５が共通接続され
ている。８枚からなるテストボード２−１〜２−８の１
群を１ゾーンと呼び、同一のパターン信号がパターンジ
ェネレータ５から印加される。ここでは１ゾーンのみを
示しているが、実際には複数のゾーン（例えば４ゾー
ン）がある。すなわち、図２に示す構成がゾーン数だけ
存在することになる。
【０００７】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、ハードエラー（物理的な破壊によるエ
ラー）、ソフトエラー（放射線の照射などによって生じ
るエラー）、ノイズ（外部から侵入した異常電圧によっ
て生じる誤動作）などが評価中に或るテストボードにお
いて生じた場合、テストパターンを走らせる必要があ
る。例えば、ソフトエラーが発見された場合、パターン
ジェネレータからテストパターンを全テストボードに提
供し、全テストボードが同一動作を示すか否かをもって
ソフトエラーか否かを判定している。
技術にあっては、ハードエラー（物理的な破壊によるエ
ラー）、ソフトエラー（放射線の照射などによって生じ
るエラー）、ノイズ（外部から侵入した異常電圧によっ
て生じる誤動作）などが評価中に或るテストボードにお
いて生じた場合、テストパターンを走らせる必要があ
る。例えば、ソフトエラーが発見された場合、パターン
ジェネレータからテストパターンを全テストボードに提
供し、全テストボードが同一動作を示すか否かをもって
ソフトエラーか否かを判定している。
【０００８】ところで、このような判定においては、テ
ストボードに対するリード（Read）／ライト（Write）
時に各々が独立に動作し、かつ同期を取れることが条件
になるが、従来構成では１つのパターンジェネレータで
ゾーン内の全てのテストボードを担当しているために同
期がとれず、エラーを発見し難いという問題がある。ま
た、従来、ＲＳ−２３２ＣやＧＰ−ＩＢ（General Purp
ose Interface Bus）のインターフェースを用いて、例
えば、２ゾーン単位でボード間のタイミングを取ってい
たが、同期がとれ難いという問題がある。
ストボードに対するリード（Read）／ライト（Write）
時に各々が独立に動作し、かつ同期を取れることが条件
になるが、従来構成では１つのパターンジェネレータで
ゾーン内の全てのテストボードを担当しているために同
期がとれず、エラーを発見し難いという問題がある。ま
た、従来、ＲＳ−２３２ＣやＧＰ−ＩＢ（General Purp
ose Interface Bus）のインターフェースを用いて、例
えば、２ゾーン単位でボード間のタイミングを取ってい
たが、同期がとれ難いという問題がある。
【０００９】本発明の目的は、一群の全テストボードの
同期が取れ、エラー発見を確実に行えるようにするＩＣ
評価装置を提供することにある。
同期が取れ、エラー発見を確実に行えるようにするＩＣ
評価装置を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、チャンバー内に評価用のＩＣを実装
した複数のテストボードを設置し、前記チャンバー内を
高温又は低温雰囲気にして前記ＩＣの評価を行うＩＣ評
価装置において、ＶＭＥと、複数のパターンジェネレー
タと、前記複数のテストボードとを備え、前記複数のテ
ストボードへ出力信号を供与するために各テストボード
に各々１つのパターンジェネレータを接続し、さらに、
これら各パターンジェネレータを共通のＶＭＥに接続す
るようにしている。
めに、この発明は、チャンバー内に評価用のＩＣを実装
した複数のテストボードを設置し、前記チャンバー内を
高温又は低温雰囲気にして前記ＩＣの評価を行うＩＣ評
価装置において、ＶＭＥと、複数のパターンジェネレー
タと、前記複数のテストボードとを備え、前記複数のテ
ストボードへ出力信号を供与するために各テストボード
に各々１つのパターンジェネレータを接続し、さらに、
これら各パターンジェネレータを共通のＶＭＥに接続す
るようにしている。
【００１１】
【作用】上記した手段によれば、複数のテストボード間
の同期を高速にとることができ、エラーの発見を確実に
行うことができるようになる。しかも、ＶＭＥはＰＧ自
体が一種のＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃ
ｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）マシンの構成に
なっており、そこへの指令及びバッファリングされたエ
ラーデータの吸上げを行うだけであり、ＰＧ自体の能力
の向上をはかることが可能な構成である。
の同期を高速にとることができ、エラーの発見を確実に
行うことができるようになる。しかも、ＶＭＥはＰＧ自
体が一種のＲＩＳＣ（Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕｃ
ｔｉｏｎ Ｓｅｔ Ｃｏｍｐｕｔｅｒ）マシンの構成に
なっており、そこへの指令及びバッファリングされたエ
ラーデータの吸上げを行うだけであり、ＰＧ自体の能力
の向上をはかることが可能な構成である。
【００１２】
【実施例】図１は本発明によるＩＣ評価装置の一実施例
を示す構成図である。なお、この実施例においては、図
２に示したと同一であるもの（又は同一の機能を有する
もの）においては同一引用符を用いたので、ここでは重
複する説明を省略する。
を示す構成図である。なお、この実施例においては、図
２に示したと同一であるもの（又は同一の機能を有する
もの）においては同一引用符を用いたので、ここでは重
複する説明を省略する。
【００１３】この実施例は、図１に示すように、接続端
子３−１〜３−８にドライバ４−１〜４−８を接続し、
さらにドライバ４−１〜４−８の各々、すなわち複数の
テストボード２−１〜２−８の各々にパターンジェネレ
ータ５−１〜５−８の各々を接続し、その各端子にＶＭ
Ｅ（Ｖｅｒｓａ Ｍｏｄｕｌｅ Ｅｕｒｏｐｅ ｂｕ
ｓ：３２ビットのシステムである）６を設けたところに
特徴がある。ＶＭＥ６は、ＶＭＥバスにインターフェ
ースする他のデバイスの内部動作を妨げることなくＶＭ
Ｅバス上のデバイス間での通信を可能にする、ＶＭＥ
バスにインターフェースする他のデバイスとのコミニュ
ケーションを確実にかつ明確に行えるようにデバイスの
設計に必要な電気的及び機械的システム特性を指定でき
る、ＶＭＥバスとこれに接続するデバイス間の通信を
正確に定義するプロトコルを指定できる、性能がシス
テム・インターフェースに制約されることなく主にデバ
イスによって定まるようなシステムを提供できる、など
の特徴を有している。
子３−１〜３−８にドライバ４−１〜４−８を接続し、
さらにドライバ４−１〜４−８の各々、すなわち複数の
テストボード２−１〜２−８の各々にパターンジェネレ
ータ５−１〜５−８の各々を接続し、その各端子にＶＭ
Ｅ（Ｖｅｒｓａ Ｍｏｄｕｌｅ Ｅｕｒｏｐｅ ｂｕ
ｓ：３２ビットのシステムである）６を設けたところに
特徴がある。ＶＭＥ６は、ＶＭＥバスにインターフェ
ースする他のデバイスの内部動作を妨げることなくＶＭ
Ｅバス上のデバイス間での通信を可能にする、ＶＭＥ
バスにインターフェースする他のデバイスとのコミニュ
ケーションを確実にかつ明確に行えるようにデバイスの
設計に必要な電気的及び機械的システム特性を指定でき
る、ＶＭＥバスとこれに接続するデバイス間の通信を
正確に定義するプロトコルを指定できる、性能がシス
テム・インターフェースに制約されることなく主にデバ
イスによって定まるようなシステムを提供できる、など
の特徴を有している。
【００１４】このような性能を有するＶＭＥ６を設けた
ことで、複数のテストボード２−１〜２−８の各々に対
応してパターンジェネレータ５−１〜５−８を設けたこ
とと相まって、各パターンジェネレータのタイミングの
やり取り（同期）、及びデータのやり取りを円滑に行う
ことができる。この結果、エラーの発見（判定）が確実
に行えるようになる。また、ＶＭＥ用のＣＰＵの接続
が可能（ＶＭＥの機械的構造の特徴であるバックプレー
ンに設ける）になる、ＥＷＳ（エンジニアリング・ワ
ークステーション）とのリンクが可能になる、ＲＳ−
２３２ＣやＧＰ−ＩＢに比べて高速化が図れる、などの
利点も生じる。
ことで、複数のテストボード２−１〜２−８の各々に対
応してパターンジェネレータ５−１〜５−８を設けたこ
とと相まって、各パターンジェネレータのタイミングの
やり取り（同期）、及びデータのやり取りを円滑に行う
ことができる。この結果、エラーの発見（判定）が確実
に行えるようになる。また、ＶＭＥ用のＣＰＵの接続
が可能（ＶＭＥの機械的構造の特徴であるバックプレー
ンに設ける）になる、ＥＷＳ（エンジニアリング・ワ
ークステーション）とのリンクが可能になる、ＲＳ−
２３２ＣやＧＰ−ＩＢに比べて高速化が図れる、などの
利点も生じる。
【００１５】
【発明の効果】以上説明した通り、この発明は、チャン
バー内に評価用のＩＣを実装した複数のテストボードを
設置し、前記チャンバー内を高温又は低温雰囲気にして
前記ＩＣの評価を行うＩＣ評価装置において、ＶＭＥ
と、複数のパターンジェネレータと、前記複数のテスト
ボードとを備え、前記複数のテストボードへ出力信号を
供与するために各テストボードに各々１つのパターンジ
ェネレータを接続し、さらに、これら各パターンジェネ
レータを共通のＶＭＥに接続するようにしたので、各テ
ストボード間の同期を高速にとることができ、エラーの
発見を確実に行うことができるようになる。
バー内に評価用のＩＣを実装した複数のテストボードを
設置し、前記チャンバー内を高温又は低温雰囲気にして
前記ＩＣの評価を行うＩＣ評価装置において、ＶＭＥ
と、複数のパターンジェネレータと、前記複数のテスト
ボードとを備え、前記複数のテストボードへ出力信号を
供与するために各テストボードに各々１つのパターンジ
ェネレータを接続し、さらに、これら各パターンジェネ
レータを共通のＶＭＥに接続するようにしたので、各テ
ストボード間の同期を高速にとることができ、エラーの
発見を確実に行うことができるようになる。
【図１】本発明によるＩＣ評価装置の一実施例を示す構
成図である。
成図である。
【図２】従来のＩＣ評価装置の信号入力系の構成を示す
構成図である。
構成図である。
１ チャンバー ２−１〜２−８ 複数のテストボード ３−１〜３−８ 複数の接続端子 ４−１〜４−８ 複数のドライバ ５−１〜５−８ 複数のパターンジェネレータ ６ ＶＭＥ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江口 和輝 宮城県仙台市若林区清水小路６−１ 株 式会社電子技研内 (72)発明者 大石 達夫 宮城県仙台市若林区清水小路６−１ 株 式会社電子技研内 (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/26 H01L 21/66
Claims (1)
- 【請求項１】 チャンバー内に評価用のＩＣを実装した
複数のテストボードを設置し、前記チャンバー内を高温
又は低温雰囲気にして前記ＩＣの評価を行うＩＣ評価装
置において、ＶＭＥ（Ｖｅｒｓａ Ｍｏｄｕｌｅ Ｅｕ
ｒｏｐｅ ｂｕｓ ３２ビットのシステム：モトローラ
・インコーポレーテッド登録商標）と、複数のパターン
ジェネレータと、前記複数のテストボードとを備え、前
記複数のテストボードへ出力信号を供与するために各テ
ストボードに各々１つのパターンジェネレータを接続
し、さらに、これら各パターンジェネレータを共通のＶ
ＭＥに接続したことを特徴とするＩＣ評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25036792A JP3180108B2 (ja) | 1992-08-27 | 1992-08-27 | Ｉｃ評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25036792A JP3180108B2 (ja) | 1992-08-27 | 1992-08-27 | Ｉｃ評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677236A JPH0677236A (ja) | 1994-03-18 |
| JP3180108B2 true JP3180108B2 (ja) | 2001-06-25 |
Family
ID=17206873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25036792A Expired - Fee Related JP3180108B2 (ja) | 1992-08-27 | 1992-08-27 | Ｉｃ評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180108B2 (ja) |
-
1992
- 1992-08-27 JP JP25036792A patent/JP3180108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0677236A (ja) | 1994-03-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5442642A (en) | Test signal generator on substrate to test | |
| US6801869B2 (en) | Method and system for wafer and device-level testing of an integrated circuit | |
| US6651204B1 (en) | Modular architecture for memory testing on event based test system | |
| US4074851A (en) | Method of level sensitive testing a functional logic system with embedded array | |
| US6122762A (en) | Memory interface device and method for supporting debugging | |
| US6055653A (en) | Method and apparatus for testing gang memory modules | |
| US20030076125A1 (en) | Method and system for wafer and device level testing of an integrated circuit | |
| JP3804733B2 (ja) | ストレス用電圧を用いてメモリをテストする機能を有する集積回路 | |
| JP2004233355A (ja) | テスト信号ファンアウト装置および少なくとも一つのデバイスにテストデータブロックを同時に供給する方法 | |
| US6057698A (en) | Test system for variable selection of IC devices for testing | |
| JPH06249919A (ja) | 半導体集積回路装置の端子間接続試験方法 | |
| JP3180108B2 (ja) | Ｉｃ評価装置 | |
| JPH1019974A (ja) | 半導体試験装置およびこの試験装置を用いた試験方法 | |
| US20170192056A1 (en) | Multi-chassis test device and test signal transmission apparatus of the same | |
| JP2897660B2 (ja) | 半導体集積回路検査装置のテストパターンメモリの制御方式 | |
| JP2001330645A (ja) | バーンインテストシステム | |
| JPS5883282A (ja) | 電子的アセンブリのテスト方法および装置 | |
| JPH11211793A (ja) | Ｉｃ試験装置 | |
| KR100190921B1 (ko) | 다이내믹 번인 장비의 엠비티(monitoring burn-in tester) | |
| US5805606A (en) | Cache module fault isolation techniques | |
| JP2837703B2 (ja) | 故障診断装置 | |
| KR100293631B1 (ko) | 웨이퍼레벨의번인테스트시스템 | |
| WO2001035110A1 (en) | Method and system for wafer and device-level testing of an integrated circuit | |
| JP2002139551A (ja) | 半導体試験装置 | |
| JP4817646B2 (ja) | カスタムｉｃ検証装置および検証方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |