JPH0677236A - Ｉｃ評価装置 - Google Patents
Ｉｃ評価装置Info
- Publication number
- JPH0677236A JPH0677236A JP4250367A JP25036792A JPH0677236A JP H0677236 A JPH0677236 A JP H0677236A JP 4250367 A JP4250367 A JP 4250367A JP 25036792 A JP25036792 A JP 25036792A JP H0677236 A JPH0677236 A JP H0677236A
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- JP
- Japan
- Prior art keywords
- test boards
- vme
- evaluation
- chamber
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 テストボードの同期が確実に取れるように
し、エラー発見ミスが無くせるようにする。 【構成】 チャンバー１内に評価用のＩＣを実装したテ
ストボード２−１〜２−８を設置し、チャンバー１内を
高温又は低温雰囲気にして前記ＩＣの評価を行うＩＣ評
価装置であって、テストボード２−１〜２−８の各々に
接続されるＶＭＥ６を設けると共に、このＶＭＥ６にテ
ストボード２−１〜２−８の各々に対応して接続されて
いるドライバ４−１〜４−８の各々にパターンジェネレ
ータ５−１〜５−８の各々を接続し、テストボード間の
同期が高速に行えるようにする。
し、エラー発見ミスが無くせるようにする。 【構成】 チャンバー１内に評価用のＩＣを実装したテ
ストボード２−１〜２−８を設置し、チャンバー１内を
高温又は低温雰囲気にして前記ＩＣの評価を行うＩＣ評
価装置であって、テストボード２−１〜２−８の各々に
接続されるＶＭＥ６を設けると共に、このＶＭＥ６にテ
ストボード２−１〜２−８の各々に対応して接続されて
いるドライバ４−１〜４−８の各々にパターンジェネレ
ータ５−１〜５−８の各々を接続し、テストボード間の
同期が高速に行えるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、パターンジェネレータ
を用いてＩＣ（半導体集積回路）のバーンインを行うた
めのＩＣ評価装置に関するものである。
を用いてＩＣ（半導体集積回路）のバーンインを行うた
めのＩＣ評価装置に関するものである。
【０００２】
【従来の技術】ＩＣの評価方法の１つにバーンインがあ
り、パッケージ化されたＩＣ（特に、メモリ、ロジック
ＩＣ）を高温及び低温（冷凍器及びヒータを用いて実
現）の環境下に置いて信号、電源電圧を印加し、初期不
良を加速させることを目的としている。この作業は、Ｉ
Ｃ，ＬＳＩテスタの前の工程において行われる。このバ
ーンインのための装置は、バーンイン装置と呼ばれ、さ
らにモニタ機能を備えた装置をモニタバーンイン装置と
呼んでいる。
り、パッケージ化されたＩＣ（特に、メモリ、ロジック
ＩＣ）を高温及び低温（冷凍器及びヒータを用いて実
現）の環境下に置いて信号、電源電圧を印加し、初期不
良を加速させることを目的としている。この作業は、Ｉ
Ｃ，ＬＳＩテスタの前の工程において行われる。このバ
ーンインのための装置は、バーンイン装置と呼ばれ、さ
らにモニタ機能を備えた装置をモニタバーンイン装置と
呼んでいる。
【０００３】モニタバーンイン装置は、電源電圧印加の
みのスタティックな状態での評価機能、実際の信号を印
加するダイナミックな状態での評価機能のほか、入出力
波形をモニタする機能を有しており、その構成は、評価
対象のＩＣを搭載するテストボード（ＤＵＴ）、この基
板を収納するチャンバー、冷凍器、ヒータ、コンピュー
タを主体とする制御部（チャンバ内の温度制御、ＩＣへ
の信号印加制御等を含む）、送風器、電源部などから成
る。
みのスタティックな状態での評価機能、実際の信号を印
加するダイナミックな状態での評価機能のほか、入出力
波形をモニタする機能を有しており、その構成は、評価
対象のＩＣを搭載するテストボード（ＤＵＴ）、この基
板を収納するチャンバー、冷凍器、ヒータ、コンピュー
タを主体とする制御部（チャンバ内の温度制御、ＩＣへ
の信号印加制御等を含む）、送風器、電源部などから成
る。
【０００４】上記した機能を達成するため、その制御部
は条件などを入力するためのキーボード、記憶装置（磁
気ディスク装置など）、プリンタ、表示装置（ＣＲＴデ
ィスプレイなど）、パターンジェネレータ（ＰＧ）、イ
ンターフェース回路、ドライバ、電源などから成る。ま
た、制御部はインターフェースを通してワークステーシ
ョンなどに接続されている。
は条件などを入力するためのキーボード、記憶装置（磁
気ディスク装置など）、プリンタ、表示装置（ＣＲＴデ
ィスプレイなど）、パターンジェネレータ（ＰＧ）、イ
ンターフェース回路、ドライバ、電源などから成る。ま
た、制御部はインターフェースを通してワークステーシ
ョンなどに接続されている。
【０００５】図２は従来のＩＣ評価装置の信号入力系の
構成を示す構成図である。
構成を示す構成図である。
【０００６】チャンバー１には同時に複数枚（ここでは
８枚の例を示す）のテストボード２−１〜２−８（図示
を省略しているが、評価対象のＩＣが実装されている）
がセットでき、テストボード２−１〜２−８の各々には
接続端子３−１〜３−８を介してテストボード２−１〜
２−８を駆動するためのドライバ４−１〜４−８が接続
され、このドライバ４−１〜４−８にはパターン信号を
出力する１台のパターンジェネレータ５が共通接続され
ている。８枚からなるテストボード２−１〜２−８の１
群を１ゾーンと呼び、同一のパターン信号がパターンジ
ェネレータ５から印加される。ここでは１ゾーンのみを
示しているが、実際には複数のゾーン（例えば４ゾー
ン）がある。すなわち、図２に示す構成がゾーン数だけ
存在することになる。
８枚の例を示す）のテストボード２−１〜２−８（図示
を省略しているが、評価対象のＩＣが実装されている）
がセットでき、テストボード２−１〜２−８の各々には
接続端子３−１〜３−８を介してテストボード２−１〜
２−８を駆動するためのドライバ４−１〜４−８が接続
され、このドライバ４−１〜４−８にはパターン信号を
出力する１台のパターンジェネレータ５が共通接続され
ている。８枚からなるテストボード２−１〜２−８の１
群を１ゾーンと呼び、同一のパターン信号がパターンジ
ェネレータ５から印加される。ここでは１ゾーンのみを
示しているが、実際には複数のゾーン（例えば４ゾー
ン）がある。すなわち、図２に示す構成がゾーン数だけ
存在することになる。
【０００７】
【発明が解決しようとする課題】しかし、上記した従来
技術にあっては、ハードエラー（物理的な破壊によるエ
ラー）、ソフトエラー（放射線の照射などによって生じ
るエラー）、ノイズ（外部から侵入した異常電圧によっ
て生じる誤動作）などが評価中に或るテストボードにお
いて生じた場合、テストパターンを走らせる必要があ
る。例えば、ソフトエラーが発見された場合、パターン
ジェネレータからテストパターンを全テストボードに提
供し、全テストボードが同一動作を示すか否かをもって
ソフトエラーか否かを判定している。
技術にあっては、ハードエラー（物理的な破壊によるエ
ラー）、ソフトエラー（放射線の照射などによって生じ
るエラー）、ノイズ（外部から侵入した異常電圧によっ
て生じる誤動作）などが評価中に或るテストボードにお
いて生じた場合、テストパターンを走らせる必要があ
る。例えば、ソフトエラーが発見された場合、パターン
ジェネレータからテストパターンを全テストボードに提
供し、全テストボードが同一動作を示すか否かをもって
ソフトエラーか否かを判定している。
【０００８】ところで、このような判定においては、テ
ストボードに対するリード（Read）／ライト（Write）
時に各々が独立に動作し、かつ同期を取れることが条件
になるが、従来構成では１つのパターンジェネレータで
ゾーン内の全てのテストボードを担当しているために同
期がとれず、エラーを発見し難いという問題がある。ま
た、従来、ＲＳ−２３２ＣやＧＰ−ＩＢ（General Purp
ose Interface Bus）のインターフェースを用いて、例
えば、２ゾーン単位でボード間のタイミングを取ってい
たが、同期がとれ難いという問題がある。
ストボードに対するリード（Read）／ライト（Write）
時に各々が独立に動作し、かつ同期を取れることが条件
になるが、従来構成では１つのパターンジェネレータで
ゾーン内の全てのテストボードを担当しているために同
期がとれず、エラーを発見し難いという問題がある。ま
た、従来、ＲＳ−２３２ＣやＧＰ−ＩＢ（General Purp
ose Interface Bus）のインターフェースを用いて、例
えば、２ゾーン単位でボード間のタイミングを取ってい
たが、同期がとれ難いという問題がある。
【０００９】本発明の目的は、一群の全テストボードの
同期が取れ、エラー発見を確実に行えるようにするＩＣ
評価装置を提供することにある。
同期が取れ、エラー発見を確実に行えるようにするＩＣ
評価装置を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明は、チャンバー内に評価用のＩＣを実装
した複数のテストボードを設置し、前記チャンバー内を
高温又は低温雰囲気にして前記ＩＣの評価を行うＩＣ評
価装置において、ＶＭＥと、前記テストボードへ出力信
号を供与する複数のパターンジェネレータとを設け、こ
のパターンジェネレータを介して前記ＶＭＥを接続する
ようにしている。
めに、この発明は、チャンバー内に評価用のＩＣを実装
した複数のテストボードを設置し、前記チャンバー内を
高温又は低温雰囲気にして前記ＩＣの評価を行うＩＣ評
価装置において、ＶＭＥと、前記テストボードへ出力信
号を供与する複数のパターンジェネレータとを設け、こ
のパターンジェネレータを介して前記ＶＭＥを接続する
ようにしている。
【００１１】
【作用】上記した手段によれば、各テストボード間の同
期を高速にとることができ、エラーの発見を確実に行う
ことができるようになる。しかも、ＶＭＥはＰＧ自体が
一種のＲＩＳＣ（Reduced Instruction Set Computer）
マシンの構成になっており、そこへの指令及びバッファ
リングされたエラーデータの吸上げを行うだけであり、
ＰＧ自体の能力の向上をはかることが可能な構成であ
る。
期を高速にとることができ、エラーの発見を確実に行う
ことができるようになる。しかも、ＶＭＥはＰＧ自体が
一種のＲＩＳＣ（Reduced Instruction Set Computer）
マシンの構成になっており、そこへの指令及びバッファ
リングされたエラーデータの吸上げを行うだけであり、
ＰＧ自体の能力の向上をはかることが可能な構成であ
る。
【００１２】
【実施例】図１は本発明によるＩＣ評価装置の一実施例
を示す構成図である。なお、この実施例においては、図
２に示したと同一であるもの（又は同一の機能を有する
もの）においては同一引用符を用いたので、ここでは重
複する説明を省略する。
を示す構成図である。なお、この実施例においては、図
２に示したと同一であるもの（又は同一の機能を有する
もの）においては同一引用符を用いたので、ここでは重
複する説明を省略する。
【００１３】この実施例は、図１に示すように、接続端
子３−１〜３−８にドライバ４−１〜４−８を接続し、
さらにドライバ４−１〜４−８の各々、すなわちテスト
ボード２−１〜２−８の各々にパターンジェネレータ５
−１〜５−８の各々を接続し、その各端子にＶＭＥ（Ve
rsa Module Europe bus：３２ビットのシステムであ
る）６を設けたところに特徴がある。ＶＭＥ６は、Ｖ
ＭＥバスにインターフェースする他のデバイスの内部動
作を妨げることなくＶＭＥバス上のデバイス間での通信
を可能にする、ＶＭＥバスにインターフェースする他
のデバイスとのコミニュケーションを確実にかつ明確に
行えるようにデバイスの設計に必要な電気的及び機械的
システム特性を指定できる、ＶＭＥバスとこれに接続
するデバイス間の通信を正確に定義するプロトコルを指
定できる、性能がシステム・インターフェースに制約
されることなく主にデバイスによって定まるようなシス
テムを提供できる、などの特徴を有している。
子３−１〜３−８にドライバ４−１〜４−８を接続し、
さらにドライバ４−１〜４−８の各々、すなわちテスト
ボード２−１〜２−８の各々にパターンジェネレータ５
−１〜５−８の各々を接続し、その各端子にＶＭＥ（Ve
rsa Module Europe bus：３２ビットのシステムであ
る）６を設けたところに特徴がある。ＶＭＥ６は、Ｖ
ＭＥバスにインターフェースする他のデバイスの内部動
作を妨げることなくＶＭＥバス上のデバイス間での通信
を可能にする、ＶＭＥバスにインターフェースする他
のデバイスとのコミニュケーションを確実にかつ明確に
行えるようにデバイスの設計に必要な電気的及び機械的
システム特性を指定できる、ＶＭＥバスとこれに接続
するデバイス間の通信を正確に定義するプロトコルを指
定できる、性能がシステム・インターフェースに制約
されることなく主にデバイスによって定まるようなシス
テムを提供できる、などの特徴を有している。
【００１４】このような性能を有するＶＭＥ６を設けた
ことで、テストボード２−１〜２−８の各々に対応して
パターンジェネレータ５−１〜５−８を設けたことと相
まって、各パターンジェネレータのタイミングのやり取
り（同期）、及びデータのやり取りを円滑に行うことが
できる。この結果、エラーの発見（判定）が確実に行え
るようになる。また、ＶＭＥ用のＣＰＵの接続が可能
（ＶＭＥの機械的構造の特徴であるバックプレーンに設
ける）になる、ＥＷＳ（エンジニアリング・ワークス
テーション）とのリンクが可能になる、ＲＳ−２３２
ＣやＧＰ−ＩＢに比べて高速化が図れる、などの利点も
生じる。
ことで、テストボード２−１〜２−８の各々に対応して
パターンジェネレータ５−１〜５−８を設けたことと相
まって、各パターンジェネレータのタイミングのやり取
り（同期）、及びデータのやり取りを円滑に行うことが
できる。この結果、エラーの発見（判定）が確実に行え
るようになる。また、ＶＭＥ用のＣＰＵの接続が可能
（ＶＭＥの機械的構造の特徴であるバックプレーンに設
ける）になる、ＥＷＳ（エンジニアリング・ワークス
テーション）とのリンクが可能になる、ＲＳ−２３２
ＣやＧＰ−ＩＢに比べて高速化が図れる、などの利点も
生じる。
【００１５】
【発明の効果】以上説明した通り、この発明は、チャン
バー内に評価用のＩＣを実装した複数のテストボードを
設置し、前記チャンバー内を高温又は低温雰囲気にして
前記ＩＣの評価を行うＩＣ評価装置において、ＶＭＥ
と、前記テストボードへ出力信号を供与する複数のパタ
ーンジェネレータとを設け、このパターンジェネレータ
を介して前記ＶＭＥを接続するようにしたので、各テス
トボード間の同期を高速にとることができ、エラーの発
見を確実に行うことができるようになる。
バー内に評価用のＩＣを実装した複数のテストボードを
設置し、前記チャンバー内を高温又は低温雰囲気にして
前記ＩＣの評価を行うＩＣ評価装置において、ＶＭＥ
と、前記テストボードへ出力信号を供与する複数のパタ
ーンジェネレータとを設け、このパターンジェネレータ
を介して前記ＶＭＥを接続するようにしたので、各テス
トボード間の同期を高速にとることができ、エラーの発
見を確実に行うことができるようになる。
【図１】本発明によるＩＣ評価装置の一実施例を示す構
成図である。
成図である。
【図２】従来のＩＣ評価装置の信号入力系の構成を示す
構成図である。
構成図である。
１ チャンバー ２−１〜２−８ テストボード ３−１〜３−８ 接続端子 ４−１〜４−８ ドライバ ５−１〜５−８ パターンジェネレータ ６ ＶＭＥ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 江口 和輝 宮城県仙台市若林区清水小路６−１ 株式 会社電子技研内 (72)発明者 大石 達夫 宮城県仙台市若林区清水小路６−１ 株式 会社電子技研内
Claims (1)
- 【請求項１】 チャンバー内に評価用のＩＣを実装した
複数のテストボードを設置し、前記チャンバー内を高温
又は低温雰囲気にして前記ＩＣの評価を行うＩＣ評価装
置において、ＶＭＥと、前記テストボードへ出力信号を
供与する複数のパターンジェネレータとを設け、このパ
ターンジェネレータを介して前記ＶＭＥを接続すること
を特徴とするＩＣ評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25036792A JP3180108B2 (ja) | 1992-08-27 | 1992-08-27 | Ｉｃ評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25036792A JP3180108B2 (ja) | 1992-08-27 | 1992-08-27 | Ｉｃ評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677236A true JPH0677236A (ja) | 1994-03-18 |
| JP3180108B2 JP3180108B2 (ja) | 2001-06-25 |
Family
ID=17206873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25036792A Expired - Fee Related JP3180108B2 (ja) | 1992-08-27 | 1992-08-27 | Ｉｃ評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3180108B2 (ja) |
-
1992
- 1992-08-27 JP JP25036792A patent/JP3180108B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3180108B2 (ja) | 2001-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |