JPH0575427A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPH0575427A JPH0575427A JP3234249A JP23424991A JPH0575427A JP H0575427 A JPH0575427 A JP H0575427A JP 3234249 A JP3234249 A JP 3234249A JP 23424991 A JP23424991 A JP 23424991A JP H0575427 A JPH0575427 A JP H0575427A
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- Japan
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- output buffer
- circuit
- semiconductor integrated
- integrated circuit
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- Pending
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Abstract
(57)【要約】
【目的】電源配線や接地配線の浮遊容量を充放電する電
流を小さくし、過渡電流による雑音を減らして論理回路
を安定に動作させることのできる半導体集積回路装置を
得る。 【構成】駆動能力の小さい出力バッファ回路４，１４お
よび２４と並列に、駆動能力の大きいトライステート出
力バッファ回路５，１５および２５を設ける。論理回路
６の出力の同時変化が大きい時、または、浮遊容量の大
きい時に、制御端子１を“Ｈ”レベルにし、出力制御信
号を“Ｈ”レベルにする。トライステート出力バッファ
回路５，１５および２５が非導通状態となり、浮遊容量
を充放電する電流が小さく抑えられるので、電源配線お
よび接地配線に発生する雑音が小さくなり、この電源配
線および接地配線に接続された論理回路や入力回路が誤
動作をおこすことが少くなって安定に動作する。
流を小さくし、過渡電流による雑音を減らして論理回路
を安定に動作させることのできる半導体集積回路装置を
得る。 【構成】駆動能力の小さい出力バッファ回路４，１４お
よび２４と並列に、駆動能力の大きいトライステート出
力バッファ回路５，１５および２５を設ける。論理回路
６の出力の同時変化が大きい時、または、浮遊容量の大
きい時に、制御端子１を“Ｈ”レベルにし、出力制御信
号を“Ｈ”レベルにする。トライステート出力バッファ
回路５，１５および２５が非導通状態となり、浮遊容量
を充放電する電流が小さく抑えられるので、電源配線お
よび接地配線に発生する雑音が小さくなり、この電源配
線および接地配線に接続された論理回路や入力回路が誤
動作をおこすことが少くなって安定に動作する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に論理回路の出力を出力バッファ回路を介して出
力する型の半導体集積回路装置に関する。
し、特に論理回路の出力を出力バッファ回路を介して出
力する型の半導体集積回路装置に関する。
【０００２】
【従来の技術】近年、半導体集積回路装置は高密度化お
よび大規模化してきており、特に論理回路においては、
入力信号および出力信号の数が増大する傾向にある。こ
のような半導体集積回路装置の高密度化に伴う出力端子
の増加に伴い、同時に変化する出力信号の数が増大する
ので、電源配線および接地配線には、浮遊容量に対する
充放電電流として大きな過渡電流が流れ、大きな雑音が
発生する。
よび大規模化してきており、特に論理回路においては、
入力信号および出力信号の数が増大する傾向にある。こ
のような半導体集積回路装置の高密度化に伴う出力端子
の増加に伴い、同時に変化する出力信号の数が増大する
ので、電源配線および接地配線には、浮遊容量に対する
充放電電流として大きな過渡電流が流れ、大きな雑音が
発生する。
【０００３】
【発明が解決しようとする課題】上述のように、近年の
高密度化された大規模半導体集積回路装置においては、
電源配線や接地配線に、出力信号のスイッチングに伴な
う過渡電流による大きな雑音が発生しやすくなってい
る。
高密度化された大規模半導体集積回路装置においては、
電源配線や接地配線に、出力信号のスイッチングに伴な
う過渡電流による大きな雑音が発生しやすくなってい
る。
【０００４】この過渡電流による雑音は、電源配線およ
び接地配線をとおして内部論理回路および入力回路に伝
達され、これ等の回路を誤動作させるなどの悪影響を及
ぼすことがある。このような雑音の悪影響は、半導体集
積回路装置を試験する場合は、更に大きなものになる。
び接地配線をとおして内部論理回路および入力回路に伝
達され、これ等の回路を誤動作させるなどの悪影響を及
ぼすことがある。このような雑音の悪影響は、半導体集
積回路装置を試験する場合は、更に大きなものになる。
【０００５】すなわち、半導体集積回路装置を試験する
場合には、半導体集積回路装置を、ＩＣソケットや測定
用治具を介してＬＳＩテスターに接続するため、電源配
線や接地配線に付くインダクタンスが、半導体集積回路
装置の実装状態における値より大きな値となる。また、
出力端子に付く浮遊容量も大きな値となる。このため試
験時には、過渡電流が実装状態の場合よりも大きくな
り、電源配線又は接地配線により大きな雑音が発生する
のである。
場合には、半導体集積回路装置を、ＩＣソケットや測定
用治具を介してＬＳＩテスターに接続するため、電源配
線や接地配線に付くインダクタンスが、半導体集積回路
装置の実装状態における値より大きな値となる。また、
出力端子に付く浮遊容量も大きな値となる。このため試
験時には、過渡電流が実装状態の場合よりも大きくな
り、電源配線又は接地配線により大きな雑音が発生する
のである。
【０００６】本発明は、上述のような従来の半導体集積
回路装置の欠点に鑑みてなされたものであって、試験時
においても、電源配線または接地配線の雑音による内部
論理回路や入力回路の誤動作を避けることのできる半導
体集積回路装置を提供することを目的とする。
回路装置の欠点に鑑みてなされたものであって、試験時
においても、電源配線または接地配線の雑音による内部
論理回路や入力回路の誤動作を避けることのできる半導
体集積回路装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、論理回路の出力を出力バッファ回路を介
して出力端子に取り出す型の半導体集積回路装置におい
て、少なくとも一つ以上の出力バッファ回路は、そのお
のおのの出力バッファ回路に並列に接続されたトライス
テート出力バッファ回路を有し前記トライステート出力
バッファ回路は、出力動作が外部からの制御信号によ
り、直接制御されることを特徴としている。
積回路装置は、論理回路の出力を出力バッファ回路を介
して出力端子に取り出す型の半導体集積回路装置におい
て、少なくとも一つ以上の出力バッファ回路は、そのお
のおのの出力バッファ回路に並列に接続されたトライス
テート出力バッファ回路を有し前記トライステート出力
バッファ回路は、出力動作が外部からの制御信号によ
り、直接制御されることを特徴としている。
【０００８】また、請求項２記載の半導体集積回路装置
は、前記外部からの制御信号を入力とし、前記トライス
テート出力バッファ回路の出力動作を制御する信号を発
生する制御信号発生回路を備えたことを特徴としてい
る。
は、前記外部からの制御信号を入力とし、前記トライス
テート出力バッファ回路の出力動作を制御する信号を発
生する制御信号発生回路を備えたことを特徴としてい
る。
【０００９】
【実施例】次に本発明の最適な実施例について図面を参
照して説明する。図１は、本発明の第１の実施例の半導
体集積回路装置の構成を示すブロック図である。図１を
参照すると、本実施例では、入力端子２，１２および２
２をもつ論理回路６の出力は、駆動能力の小さい出力バ
ッファ回路４，１４および２４と、駆動能力の大きいト
ライステート出力バッファ回路５，１５および２５を介
して出力端子３，１３および２３へ接続される。トライ
ステート出力バッファ回路５，１５および２５の出力制
御信号ＥN は、制御端子１から入力バッファ回路７を介
して供給されている。
照して説明する。図１は、本発明の第１の実施例の半導
体集積回路装置の構成を示すブロック図である。図１を
参照すると、本実施例では、入力端子２，１２および２
２をもつ論理回路６の出力は、駆動能力の小さい出力バ
ッファ回路４，１４および２４と、駆動能力の大きいト
ライステート出力バッファ回路５，１５および２５を介
して出力端子３，１３および２３へ接続される。トライ
ステート出力バッファ回路５，１５および２５の出力制
御信号ＥN は、制御端子１から入力バッファ回路７を介
して供給されている。
【００１０】今、半導体集積回路装置の試験を行う時は
制御端子１を低レベルとし、トライステート出力バッフ
ァ回路５，１５および２５を非導通状態（ハイインピー
ダンス状態）としておく。このようにすると、試験時に
付いた大きな浮遊容量は、駆動能力の小さい出力バッフ
ァ回路４，１４および２４のみで駆動されるので、過渡
電流が小さく抑えられる。従って、電源配線および接地
配線に発生する雑音は小さくなり、論理回路や入力回路
などが誤動作することが少くなる。一方、半導体集積回
路装置を実装した状態で実際に動作させる時は、制御端
子１を高レベルとし、トライステート出力バッファ回路
５，１５および２５を導通状態として、駆動能力の小さ
い出力バッファ回路４，１４および２４と併せ、駆動能
力を大きくして使用する。
制御端子１を低レベルとし、トライステート出力バッフ
ァ回路５，１５および２５を非導通状態（ハイインピー
ダンス状態）としておく。このようにすると、試験時に
付いた大きな浮遊容量は、駆動能力の小さい出力バッフ
ァ回路４，１４および２４のみで駆動されるので、過渡
電流が小さく抑えられる。従って、電源配線および接地
配線に発生する雑音は小さくなり、論理回路や入力回路
などが誤動作することが少くなる。一方、半導体集積回
路装置を実装した状態で実際に動作させる時は、制御端
子１を高レベルとし、トライステート出力バッファ回路
５，１５および２５を導通状態として、駆動能力の小さ
い出力バッファ回路４，１４および２４と併せ、駆動能
力を大きくして使用する。
【００１１】次に第２の実施例について説明する。図２
は、本発明の第２の実施例の半導体集積回路装置の厚生
を示すブロック図である。
は、本発明の第２の実施例の半導体集積回路装置の厚生
を示すブロック図である。
【００１２】図２を参照すると、本実施例は、第１の実
施例のトライステート出力バッファ回路５，１５および
２５の出力制御信号ＥN を、論理回路６の信号から制御
信号発生回路３０で発生する構成としたものである。
施例のトライステート出力バッファ回路５，１５および
２５の出力制御信号ＥN を、論理回路６の信号から制御
信号発生回路３０で発生する構成としたものである。
【００１３】今、論理回路６の出力が同時変化する条件
として、一つ前の時刻において全て“０”レベルまたは
全て“１”レベルとすると、同時変化検出回路３１およ
び３２を介してフリップフロップ３３および３４に、ク
ロックＣＫ２にて“１”レベルを保持しておく。ここ
で、論理回路６の出力が変化するタイミングをクロック
ＣＫ１とすると、出力制御信号ＥN は、クロックＣＫ１
のタイミングにてクロックＣＫ１の時間だけ“０”レベ
ルとなり、トライステート出力バッファ５，１５および
２５は非導通状態となる。従って、論理回路６の出力で
同時変化が発生する時は、駆動能力の小さい出力バッフ
ァ回路４，１４および２４のみで浮遊容量を駆動するた
め、過渡電流が小さくなる。ひいては電源配線および接
地配線に発生する雑音が少くなり、論理回路や入力回路
が誤動作を起すことが少くなる。
として、一つ前の時刻において全て“０”レベルまたは
全て“１”レベルとすると、同時変化検出回路３１およ
び３２を介してフリップフロップ３３および３４に、ク
ロックＣＫ２にて“１”レベルを保持しておく。ここ
で、論理回路６の出力が変化するタイミングをクロック
ＣＫ１とすると、出力制御信号ＥN は、クロックＣＫ１
のタイミングにてクロックＣＫ１の時間だけ“０”レベ
ルとなり、トライステート出力バッファ５，１５および
２５は非導通状態となる。従って、論理回路６の出力で
同時変化が発生する時は、駆動能力の小さい出力バッフ
ァ回路４，１４および２４のみで浮遊容量を駆動するた
め、過渡電流が小さくなる。ひいては電源配線および接
地配線に発生する雑音が少くなり、論理回路や入力回路
が誤動作を起すことが少くなる。
【００１４】以上のように、本実施例では、クロックＣ
Ｋ１の期間、いいかえると、出力変化の短かい期間でか
つ論理回路６の出力が“１”レベルの時は、同時変化検
出回路３１および３２に無関係に、クロックＣＫ１の期
間のみ出力制御信号ＥN が発生する構成となっている。
Ｋ１の期間、いいかえると、出力変化の短かい期間でか
つ論理回路６の出力が“１”レベルの時は、同時変化検
出回路３１および３２に無関係に、クロックＣＫ１の期
間のみ出力制御信号ＥN が発生する構成となっている。
【００１５】尚、以上の第１の実施例および第２の実施
例においては、全ての出力バッファ回路に並列にトライ
ステート出力バッファを設けたが、トライステート出力
バッファ回路を特定の出力バッファ回路のみに設けた構
成であっても、本発明の効果が損われるものではないこ
とは明らかである。
例においては、全ての出力バッファ回路に並列にトライ
ステート出力バッファを設けたが、トライステート出力
バッファ回路を特定の出力バッファ回路のみに設けた構
成であっても、本発明の効果が損われるものではないこ
とは明らかである。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
出力バッファ回路が発生する過渡電流を小さくすること
ができるので、半導体集積回路装置を安定に試験するこ
とが出来る。また、実装状態においても、論理回路の出
力の同時動作が問題となる条件では、過渡電流を小さく
抑えることが出来るので、半導体集積回路装置の安定な
動作を保証することができる。
出力バッファ回路が発生する過渡電流を小さくすること
ができるので、半導体集積回路装置を安定に試験するこ
とが出来る。また、実装状態においても、論理回路の出
力の同時動作が問題となる条件では、過渡電流を小さく
抑えることが出来るので、半導体集積回路装置の安定な
動作を保証することができる。
【図１】本発明の第１の実施例の半導体集積回路装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】本発明の第２の実施例の半導体集積回路装置の
構成を示すブロック図である。
構成を示すブロック図である。
１ 制御端子 ２，１２，２２ 入力端子 ３，１３，２３ 出力端子 ４，１４，２４ 出力バッファ回路 ５，１５，２５ トライステート出力バッファ回路 ６ 論理回路 ７ 入力バッファ回路 ３０ 制御信号発生回路 ３１，３２ 同時変化検出回路 ３３，３４ フリップフロップ
Claims (2)
- 【請求項１】 論理回路の出力を出力バッファ回路を介
して出力端子に取り出す型の半導体集積回路装置におい
て、 少なくとも一つ以上の出力バッファ回路は、そのおのお
のの出力バッファ回路に並列に接続されたトライステー
ト出力バッファ回路を有し前記トライステート出力バッ
ファ回路は、出力動作が外部からの制御信号により制御
されることを特徴とする半導体集積回路装置。 - 【請求項２】 前記外部からの制御信号を入力とし、前
記トライステート出力バッファ回路の出力動作を制御す
る信号を発生する制御信号発生回路を備えたことを特徴
とする請求項１記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234249A JPH0575427A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3234249A JPH0575427A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575427A true JPH0575427A (ja) | 1993-03-26 |
Family
ID=16968012
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3234249A Pending JPH0575427A (ja) | 1991-09-13 | 1991-09-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575427A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736849A (en) * | 1994-08-25 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and test method for connection between semiconductor devices |
| EP0933874A1 (de) * | 1998-01-30 | 1999-08-04 | Siemens Aktiengesellschaft | Bustreiber |
| US6340648B1 (en) * | 1999-04-13 | 2002-01-22 | Toshiba Ceramics Co., Ltd. | Calcium phosphate porous sintered body and production thereof |
| US6713420B2 (en) | 2000-10-13 | 2004-03-30 | Toshiba Ceramics Co., Ltd. | Porous ceramics body for in vivo or in vitro use |
| US6724237B2 (en) | 2001-09-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor integrated circuit for multi-chip package with means to optimize internal drive capacity |
-
1991
- 1991-09-13 JP JP3234249A patent/JPH0575427A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5736849A (en) * | 1994-08-25 | 1998-04-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and test method for connection between semiconductor devices |
| EP0933874A1 (de) * | 1998-01-30 | 1999-08-04 | Siemens Aktiengesellschaft | Bustreiber |
| US6340648B1 (en) * | 1999-04-13 | 2002-01-22 | Toshiba Ceramics Co., Ltd. | Calcium phosphate porous sintered body and production thereof |
| US6713420B2 (en) | 2000-10-13 | 2004-03-30 | Toshiba Ceramics Co., Ltd. | Porous ceramics body for in vivo or in vitro use |
| US6724237B2 (en) | 2001-09-26 | 2004-04-20 | Renesas Technology Corp. | Semiconductor integrated circuit for multi-chip package with means to optimize internal drive capacity |
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