JPH0722509A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0722509A JPH0722509A JP15232793A JP15232793A JPH0722509A JP H0722509 A JPH0722509 A JP H0722509A JP 15232793 A JP15232793 A JP 15232793A JP 15232793 A JP15232793 A JP 15232793A JP H0722509 A JPH0722509 A JP H0722509A
- Authority
- JP
- Japan
- Prior art keywords
- input
- shift register
- node
- output buffer
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、入出力バッファ領域の有効利用が
図られた半導体集積回路に関し、従来未使用とされてい
た入出力バッファ領域をテスト用に有効利用する。 【構成】複数の入出力バッファのうちの一部の複数の入
出力バッファが互いに接続され二相クロックで動作する
とともに論理回路内部の所定のノードが接続されたシフ
トレジスタを備えた。
図られた半導体集積回路に関し、従来未使用とされてい
た入出力バッファ領域をテスト用に有効利用する。 【構成】複数の入出力バッファのうちの一部の複数の入
出力バッファが互いに接続され二相クロックで動作する
とともに論理回路内部の所定のノードが接続されたシフ
トレジスタを備えた。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、詳細には、入出力バッファ領域の有効利用が図られ
た半導体集積回路に関する。
し、詳細には、入出力バッファ領域の有効利用が図られ
た半導体集積回路に関する。
【０００２】
【従来の技術】従来よりゲートアレイ方式の半導体集積
回路が多用されている。ゲートアレイ方式とは、所定の
構造の基本セルをあらかじめＬＳＩウェハ上に多数形成
しておき、基本セル内および基本セル間の配線を追加す
ることにより所望の動作を行う集積回路を完成させる方
式という。このゲートアレイ方式では配線に関するマス
クパターンを作成するだけで種々の集積回路を完成させ
ることができ、少量多品種生産に向いている。またこの
ようなゲートアレイ方式ではなくても、客先仕様の定ま
らないうちにもしくは客先仕様のいかんにかかわらずＬ
ＳＩウェハ上に多数の素子を作り込むセミカスタム方式
についても同様である。
回路が多用されている。ゲートアレイ方式とは、所定の
構造の基本セルをあらかじめＬＳＩウェハ上に多数形成
しておき、基本セル内および基本セル間の配線を追加す
ることにより所望の動作を行う集積回路を完成させる方
式という。このゲートアレイ方式では配線に関するマス
クパターンを作成するだけで種々の集積回路を完成させ
ることができ、少量多品種生産に向いている。またこの
ようなゲートアレイ方式ではなくても、客先仕様の定ま
らないうちにもしくは客先仕様のいかんにかかわらずＬ
ＳＩウェハ上に多数の素子を作り込むセミカスタム方式
についても同様である。
【０００３】一方、近年の半導体集積回路の高集積化に
伴い、生産された半導体集積回路の良否を効率よくテス
トする技術が増々重要となってきており、半導体集積回
路中に占めるテスト回路の比率が増々大きくなってきて
いる。
伴い、生産された半導体集積回路の良否を効率よくテス
トする技術が増々重要となってきており、半導体集積回
路中に占めるテスト回路の比率が増々大きくなってきて
いる。
【０００４】
【発明が解決しようとする課題】ところで、上述したゲ
ートアレイ方式やセミカスタム方式では、基本セル等を
あらかじめＬＳＩウェハに作り込んでおくために、所定
の仕様に合わせて配線する際に入出力バッファ領域が未
使用として残り、無駄となってしまうという問題があ
る。
ートアレイ方式やセミカスタム方式では、基本セル等を
あらかじめＬＳＩウェハに作り込んでおくために、所定
の仕様に合わせて配線する際に入出力バッファ領域が未
使用として残り、無駄となってしまうという問題があ
る。
【０００５】一方では、上述したように、生産された半
導体集積回路の良否を効率よくテストする必要があり、
半導体集積回路に占めるテスト用回路の規模がますます
大きくなってきている。ＬＳＩの回路試験時に、故障検
出が困難なノードの、チップ外部からの観測・制御性を
向上させるために、従来、様々なテスト手法が考えられ
ているが、どの方法も追加される回路規模が非常に大き
くなることが問題になっている。
導体集積回路の良否を効率よくテストする必要があり、
半導体集積回路に占めるテスト用回路の規模がますます
大きくなってきている。ＬＳＩの回路試験時に、故障検
出が困難なノードの、チップ外部からの観測・制御性を
向上させるために、従来、様々なテスト手法が考えられ
ているが、どの方法も追加される回路規模が非常に大き
くなることが問題になっている。
【０００６】本発明は、上記事情に鑑み、従来未使用と
されていた入出力バッファ領域がテスト用に有効利用さ
れた半導体集積回路を提供することを目的とする。
されていた入出力バッファ領域がテスト用に有効利用さ
れた半導体集積回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成する本発
明の半導体集積回路は、半導体チップの周辺部に複数の
入出力バッファを備えるとともに該周辺部に取り囲まれ
た中央部に所定の論理回路を備えてなる半導体集積回路
において、上記複数の入出力バッファのうちの一部の複
数の入出力バッファが互いに接続され二相クロックで動
作するとともに、上記論理回路内部の所定のノードが接
続されたシフトレジスタを構成してなることを特徴とす
るものである。
明の半導体集積回路は、半導体チップの周辺部に複数の
入出力バッファを備えるとともに該周辺部に取り囲まれ
た中央部に所定の論理回路を備えてなる半導体集積回路
において、上記複数の入出力バッファのうちの一部の複
数の入出力バッファが互いに接続され二相クロックで動
作するとともに、上記論理回路内部の所定のノードが接
続されたシフトレジスタを構成してなることを特徴とす
るものである。
【０００８】
【作用】本発明の半導体集積回路は、入出力バッファ領
域に上記シフトレジスタを備えたものであるため、例え
ばその半導体集積回路内部の、従来のテスト回路ではテ
ストが不可能であったノードをそのシフトレジスタに接
続することにより、テスト回路のための実質的な面積を
増加させることなく有効なテストを行うことができる。
域に上記シフトレジスタを備えたものであるため、例え
ばその半導体集積回路内部の、従来のテスト回路ではテ
ストが不可能であったノードをそのシフトレジスタに接
続することにより、テスト回路のための実質的な面積を
増加させることなく有効なテストを行うことができる。
【０００９】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の実施例の半導体集積回路の、１つの入出
力バッファを示した図である。この入出力バッファ１０
では入力バッファ１１の入力側と出力バッファ１２の出
力側が共通のパッド１３に接続されている。出力バッフ
ァ１２には、クロック信号ＣＬＫが‘Ｌ’の状態の時バ
ッファとして作用し、クロック信号ＣＬＫが‘Ｈ’のと
きはその立ち上がりの時点の入力を保持するラッチとし
て作用する。
１は、本発明の実施例の半導体集積回路の、１つの入出
力バッファを示した図である。この入出力バッファ１０
では入力バッファ１１の入力側と出力バッファ１２の出
力側が共通のパッド１３に接続されている。出力バッフ
ァ１２には、クロック信号ＣＬＫが‘Ｌ’の状態の時バ
ッファとして作用し、クロック信号ＣＬＫが‘Ｈ’のと
きはその立ち上がりの時点の入力を保持するラッチとし
て作用する。
【００１０】図２は、図１に示す入出力バッファを複数
（この例では４個）シリーズに接続して形成したシフト
レジスタの回路図、図３はそのタイミングチャートであ
る。このシフトレジスタ２０を構成する入出力バッファ
１０ａ，１０ｂ，１０ｃ，１０ｄは、交互に、二相クロ
ックのうちの第１のクロックＣＬＫ１もしくは第２のク
ロックＣＬＫ２で動作するように接続されている。この
二相クロックＣＬＫ１，ＣＬＫ２は、図３に示すように
‘Ｌ’の領域が互いに重ならないように調整されてい
る。
（この例では４個）シリーズに接続して形成したシフト
レジスタの回路図、図３はそのタイミングチャートであ
る。このシフトレジスタ２０を構成する入出力バッファ
１０ａ，１０ｂ，１０ｃ，１０ｄは、交互に、二相クロ
ックのうちの第１のクロックＣＬＫ１もしくは第２のク
ロックＣＬＫ２で動作するように接続されている。この
二相クロックＣＬＫ１，ＣＬＫ２は、図３に示すように
‘Ｌ’の領域が互いに重ならないように調整されてい
る。
【００１１】図２に示すシフトレジスタのノードａから
図３に示すような信号が入力されると、例えばクロック
ＣＬＫ１の立ち上がり１＿１の直前のタイミングでは、
ノードａからは信号Ｂが入力されており、その信号Ｂは
出力バッファ１２ａ，入力バッファ１１ａを経由してノ
ードｂにまで伝達されている。このとき出力バッファ１
２ｂには既に信号Ａがラッチされており、その信号Ａ
は、入力バッファ１１ｂを経由してノードＣまで伝達さ
れている。このような信号状態においてクロックＣＬＫ
１の立ち上がり１＿１のタイミングで信号Ｂが出力バッ
ファ１２ａにラッチされる。またこれと同時に出力バッ
ファ１２ｃには信号Ａがラッチされる。
図３に示すような信号が入力されると、例えばクロック
ＣＬＫ１の立ち上がり１＿１の直前のタイミングでは、
ノードａからは信号Ｂが入力されており、その信号Ｂは
出力バッファ１２ａ，入力バッファ１１ａを経由してノ
ードｂにまで伝達されている。このとき出力バッファ１
２ｂには既に信号Ａがラッチされており、その信号Ａ
は、入力バッファ１１ｂを経由してノードＣまで伝達さ
れている。このような信号状態においてクロックＣＬＫ
１の立ち上がり１＿１のタイミングで信号Ｂが出力バッ
ファ１２ａにラッチされる。またこれと同時に出力バッ
ファ１２ｃには信号Ａがラッチされる。
【００１２】その後クロックＣＬＫ２が立ち下がるとノ
ードｂにまで伝達されていた信号Ｂが出力バッファ１２
ｂを経由し、さらに入力バッファ１１ｂを経由してノー
ドｃにまで伝達される。また出力バッファ１２ｃにラッ
チされノードｄにまで伝達されていた信号Ａは出力バッ
ファ１２ｄを経由し、入力バッファ１１ｄを経由してノ
ードｅにあらわれる。
ードｂにまで伝達されていた信号Ｂが出力バッファ１２
ｂを経由し、さらに入力バッファ１１ｂを経由してノー
ドｃにまで伝達される。また出力バッファ１２ｃにラッ
チされノードｄにまで伝達されていた信号Ａは出力バッ
ファ１２ｄを経由し、入力バッファ１１ｄを経由してノ
ードｅにあらわれる。
【００１３】さらにその後クロックＣＬＫ２の立ち上が
り２＿２のタイミングで、出力バッファ１２ｂに信号Ｂ
がラッチされ、出力バッファ１２ｄに信号Ａがラッチさ
れ、これにより信号が前進したことになる。以上の動作
を繰り返すことによりシフトレジスタ２０内を信号が順
次シフトされる。
り２＿２のタイミングで、出力バッファ１２ｂに信号Ｂ
がラッチされ、出力バッファ１２ｄに信号Ａがラッチさ
れ、これにより信号が前進したことになる。以上の動作
を繰り返すことによりシフトレジスタ２０内を信号が順
次シフトされる。
【００１４】図４は、図２に示すシフトレジスタ２０に
論理回路（図示せず）の内部のノードを接続した回路を
表わした回路図である。各ノードａ，ｂ，ｃ，ｄが、論
理回路内部の、それまで信号状態の観察が不能もしくは
困難であった各ノードに接続されている。この各ノード
の信号は、ノードａについては直接出力バッファ１２ａ
に入力され、ノードｂ，ｃ，ｄについてはそれぞれイク
スクルーシブノアゲート１４ａ，１４ｂ，１４ｃを経由
して各出力バッファ１２ｂ，１２ｃ，１２ｄに入力され
る。
論理回路（図示せず）の内部のノードを接続した回路を
表わした回路図である。各ノードａ，ｂ，ｃ，ｄが、論
理回路内部の、それまで信号状態の観察が不能もしくは
困難であった各ノードに接続されている。この各ノード
の信号は、ノードａについては直接出力バッファ１２ａ
に入力され、ノードｂ，ｃ，ｄについてはそれぞれイク
スクルーシブノアゲート１４ａ，１４ｂ，１４ｃを経由
して各出力バッファ１２ｂ，１２ｃ，１２ｄに入力され
る。
【００１５】このような接続を行い、テスト時にこのシ
フトレジスタ２０を二相クロックＣＬＫ１，ＣＬＫ２で
駆動し、ノードｅの信号、即ちパッド１３ｄの信号を確
認することによりノードａ，ｂ，ｃ，ｄの信号をモニタ
することができ、これによりテスト時の可観測性が向上
する。またこのシフトレジスタ２０は入出力バッファの
空領域に形成されているため、テスト用の回路規模を実
質的に増加させることもない。
フトレジスタ２０を二相クロックＣＬＫ１，ＣＬＫ２で
駆動し、ノードｅの信号、即ちパッド１３ｄの信号を確
認することによりノードａ，ｂ，ｃ，ｄの信号をモニタ
することができ、これによりテスト時の可観測性が向上
する。またこのシフトレジスタ２０は入出力バッファの
空領域に形成されているため、テスト用の回路規模を実
質的に増加させることもない。
【００１６】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、複数の入出力バッファのうちの一部の複数の
入出力バッファが互いに接続され二相クロックで動作す
るとともに論理回路内部の所定のノードが接続されたシ
フトレジスタが形成されているものであり、これによ
り、回路規模の増加を抑えた上で、しかもテスト時の可
観測性の向上が図られる。
積回路は、複数の入出力バッファのうちの一部の複数の
入出力バッファが互いに接続され二相クロックで動作す
るとともに論理回路内部の所定のノードが接続されたシ
フトレジスタが形成されているものであり、これによ
り、回路規模の増加を抑えた上で、しかもテスト時の可
観測性の向上が図られる。
【図１】本発明の実施例の半導体集積回路の、１つの入
出力バッファを示した図である。
出力バッファを示した図である。
【図２】図１に示す入出力バッファを複数（この例では
４個）シリーズに接続して構成したシフトレジスタの回
路図である。
４個）シリーズに接続して構成したシフトレジスタの回
路図である。
【図３】図２に示すシフトレジスタのタイミングチャー
トである。
トである。
【図４】図２に示すシフトレジスタに論理回路（図示せ
ず）の内部のノードを接続した回路を表わした回路図で
ある。
ず）の内部のノードを接続した回路を表わした回路図で
ある。
１０，１０ａ，１０ｂ，１０ｃ，１０ｄ 入出力バッ
ファ １１，１１ａ，１１ｂ，１１ｃ，１１ｄ 入力バッフ
ァ １２，１２ａ，１２ｂ，１２ｃ，１２ｄ 出力バッフ
ァ １３，１３ｄ パッド １４ａ，１４ｂ，１４ｃ イクスクルーシブノアゲー
ト
ファ １１，１１ａ，１１ｂ，１１ｃ，１１ｄ 入力バッフ
ァ １２，１２ａ，１２ｂ，１２ｃ，１２ｄ 出力バッフ
ァ １３，１３ｄ パッド １４ａ，１４ｂ，１４ｃ イクスクルーシブノアゲー
ト
Claims (1)
- 【請求項１】 半導体チップの周辺部に複数の入出力バ
ッファを備えるとともに該周辺部に取り囲まれた中央部
に所定の論理回路を備えてなる半導体集積回路におい
て、 前記複数の入出力バッファのうちの一部の複数の入出力
バッファが互いに接続され二相クロックで動作するとと
もに、前記論理回路内部の所定のノードが接続されたシ
フトレジスタを構成してなることを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15232793A JPH0722509A (ja) | 1993-06-23 | 1993-06-23 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15232793A JPH0722509A (ja) | 1993-06-23 | 1993-06-23 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722509A true JPH0722509A (ja) | 1995-01-24 |
Family
ID=15538110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15232793A Withdrawn JPH0722509A (ja) | 1993-06-23 | 1993-06-23 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722509A (ja) |
-
1993
- 1993-06-23 JP JP15232793A patent/JPH0722509A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000905 |