JPH04357477A - バイパススキャンパスおよびそれを用いた集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バイパススキャンパ
スに関し、より特定的には、集積回路装置内に種々のデ
ータ（たとえばテストデータ）をシリアルに伝搬させる
ためのバイパススキャンパスに関する。

【０００２】

【従来の技術】集積回路装置、特にその内部に複雑な機
能論理を有するものにおいては、内部のテストを行なう
場合、１次入出力端子のみを用いて内部の状態を調べる
ことは極めて困難である。かかる困難さは、「可観測性
」、「可制御性」の２語により表わされる。

【０００３】可制御性は、回路の内部の信号の制御をす
る際の難易度を示す。可観測性は、回路の内部の状態を
観測する際の難易度を示す。

【０００４】たとえば、回路内部のある箇所に故障があ
るかどうかを知るためには、そこに加えられる入力信号
を自由に制御できなければならない。また、所定の入力
の結果得られる出力を正確に観測できなければならない
。したがって、可観測性、可制御性の一方が欠ければ、
回路に故障があるかどうかを判定することは不可能であ
る。

【０００５】しかしながら、複雑な機能論理を有する集
積回路装置においては、テスト箇所と１次入出力端子と
の間に、多数のゲートが介在している。そのため、良好
な可観測性および可制御性を得ることが極めて難しい。 しかも、半導体技術の進展にともなって、集積回路装置
はますます大規模化，複雑化し、回路内部をテストする
ことは極めて困難な状況となっている。

【０００６】そのため、いわゆるテスト容易化設計が重
要な意味を持ってきた。テストの実施は、テストデータ
の作成段階、テストデータによるテスト対象回路の動作
の実行、テスト結果の出力、その確認という複数の段階
を含む。回路の大規模化により、テストにかかる時間も
増大し、いかに短時間でテストを完了するかが重要な問
題となっている。

【０００７】そこで、テストを容易化するために、以下
のようなスキャン設計と呼ばれる手法が用いられること
が多い。スキャン設計においては、まず集積回路の内部
の観測点（出力が観測されるべき場所）および制御点（
入力が設定されるべき場所）にシフトレジスタラッチ（
以下、ＳＲＬと称す）が設けられる。複数のＳＲＬをシ
リアルに接続し、データがそこを伝搬され得るスキャン
パスを形成する。

【０００８】テストデータを外部からスキャンパスに与
え、スキャンパス内をシリアルに伝搬させることによっ
て、所望のテストデータが制御点のＳＲＬに設定される
。各ＳＲＬの格納データはテストの対象となるテスト回
路に与えられる。テストの対象となる回路の出力（テス
ト結果データ）は各観測点のＳＲＬに出力され、そこに
格納される。ＳＲＬに格納されたテスト結果データは再
びスキャンパス上をシリアルに伝搬され、出力端子から
外部にシリアルな信号として出力される。このようなス
キャンパスを設けることにより、集積回路装置の奥深い
部分における可観測性，可制御性が得られる。

【０００９】しかしながら、このスキャン設計はデータ
を時系列的に扱う。そのため、集積回路装置の大規模化
により、スキャンパスのビット長が増大すると、それに
伴ってデータの伝搬時間が長くなり、テスト時間も増大
する。集積回路のテストにおいては、テスト時間の短縮
とテストピン数の減少は大きな課題である。

【００１０】そこで、従来では、１本のスキャンパスを
複数の部分に分け、各部分においてスキャンパスの入力
と出力とをバイパスするバイパス経路を設け、入力され
るデータをＳＲＬとバイパス経路とのいずれかに選択的
に伝搬させるようにしていた。これによって、スキャン
パスにおける必要な部分のみがデータのシフト動作を行
なうので、データの伝搬時間が短くなり、テスト時間の
短縮化を図ることができる。

【００１１】図１２は、スキャン設計された従来の集積
回路装置の一例を示すブロック図である。図において、
集積回路装置１には、たとえば３つの機能モジュール１
１〜１３が搭載されている。各機能モジュール１１〜１
３は、複数の論理ゲートによって構成され、それぞれ所
定の機能単位を形成する。集積回路装置１のテストは、
各機能モジュールごとに実行される。

【００１２】各機能モジュール１１〜１３は、通常動作
時において、システムデータ入力端子２０ａ〜２０ｋか
ら入力されるシステムデータを受ける。各機能モジュー
ル１１〜１３で処理されたシステムデータは、システム
データ出力端子２１ａ〜２１ｊから外部へ出力される。

【００１３】各機能モジュール１１〜１３のテストを行
なうために、ＳＩ端子（シフトイン端子）３１とＳＯ端
子（シフトアウト端子）３２との間には、１本のスキャ
ンパス４が設けられる。このスキャンパス４は、複数の
バイパススキャンパス４ａ〜４ｄを含んでいる。各バイ
パススキャンパス４ａ〜４ｄは、１つまたはシリアルに
接続された複数のＳＲＬを含み、各ＳＲＬは対応する機
能モジュールの制御点および／または観測点に接続され
ている。また、各バイパススキャンパス４ａ〜４ｄは、
バイパス経路を有している。１本のスキャンパスがいく
つのバイパススキャンパスに分割されるか（厳密には１
本のスキャンパスが１つのバイパススキャンパスのみを
含む場合もあり得る）、および各バイパススキャンパス
のビット長（そのバイパススキャンパスが含むＳＲＬの
数によって決まる）を何ビットに選ぶかは、集積回路装
置１の内部の構成に応じて、任意に設計され得る。

【００１４】なお、各バイパススキャンパス４ａ〜４ｄ
は、制御信号入力端子３３から入力される種々の制御信
号が与えられ、その動作が制御される。

【００１５】スキャンパス４は、ＳＩ端子３１からシリ
アルに入力されるテストデータを順次シフトして所定の
ＳＲＬに保持する。ＳＲＬに保持されたテストデータは
、テスト対象として選択された機能モジュールの制御点
に与えられる。また、スキャンパス４は、機能モジュー
ルから出力されるテスト結果データを取込んで所定のＳ
ＲＬに保持する。ＳＲＬに保持されたテスト結果データ
は、順次シフトされ、ＳＯ端子３２から外部へ出力され
る。したがって、ＳＯ端子３２から出力されるテスト結
果データを外部で検証することにより、機能モジュール
が正常に動作しているか否かを判定することができる。

【００１６】図１３は、図１２に示す集積回路装置から
スキャンパス４のみを抜出して示したブロック図である
。このようなスキャンパスは、たとえばＩＥＥＥ　Ｄｅ
ｓｉｇｎ　＆　ＴｅｓｔＦｅｂ．　１９９０　ｐｐ．　
９−１９　“ＤＥＳＩＧＮＩＮＧ　ＡＮＤ　ＩＭＰＬＥ
ＭＥＮＴＩＮＧ　ＡＮ　ＡＲＣＨＩＴＥＣＴＵＲＥ　Ｗ
ＩＴＨ　ＢＯＵＮＤＡＲＹ　ＳＣＡＮ　”に示されてい
る。図において、各バイパススキャンパス４ａ〜４ｄは
、それぞれ、スキャンレジスタ４１と、バイパス線４２
と、マルチプレクサ（以下、ＭＵＸと称す）４３と、選
択データ保持レジスタ（ＰＳレジスタ）４４と、モード
データ保持レジスタ（ＭＳレジスタ）４５とを含む。

【００１７】図１４は、図１３に示すバイパススキャン
パスのさらに詳細な構成を示すブロック図である。図に
おいて、スキャンレジスタ４１は複数のＳＲＬをシリア
ルに接続して構成されている。ＳＩ端子４０１からシリ
アルに入力されるデータ（選択データ，モードデータま
たはテストデータ）は、ＡＮＤゲート４０２の一方入力
端に与えられるとともに、バイパス線４２を介してＭＵ
Ｘ４３の一方入力端に与えられる。ＡＮＤゲート４０２
の他方入力端には、選択データ伝搬保持レジスタ４４か
ら出力される選択信号ＳＬが与えられる。ＡＮＤゲート
４０２の出力は、スキャンレジスタ４１における初段の
ＳＲＬに与えられる。スキャンレジスタ４１における最
終段のＳＲＬの出力は、ＭＵＸ４３の他方入力端に与え
られる。ＭＵＸ４３は、選択データ伝搬保持レジスタ４
４から選択信号ＳＬを受け、この選択信号ＳＬに応答し
て、データの伝搬経路を、レジスタパス（スキャンレジ
スタ４１を通るパス）とバイパスパス（バイパス線４２
を通るパス）とのいずれかに選択的に切換える。ＭＵＸ
４３の出力は、選択データ伝搬保持レジスタ４４，モー
ドデータ伝搬保持レジスタ４５を介してＳＯ端子４０３
に与えられる。ＳＯ端子４０３は、次段のバイパススキ
ャンパス４ｂのＳＩ端子４０１またはＳＯ端子３２に接
続されている。

【００１８】選択データ伝搬保持レジスタ４４とモード
データ伝搬保持レジスタ４５とには、入力端子４０４か
ら入力される種々の制御信号が与えられる。この制御信
号には、リセット信号ＲＳＴと、モードラッチ信号ＭＬ
と、シフトクロック信号ＳＣ１，ＳＣ２とが含まれてい
る。スキャンレジスタ４１における各ＳＲＬには、入力
端子４０５から入力される種々の制御信号が与えられる
。この制御信号には、ストローブ信号ＳＴＢと、タイミ
ング信号ＴＧと、シフトクロック信号ＳＣ１，ＳＣ２と
が含まれている。入力端子４０４，４０５は、図１２に
おける制御信号入力端子３３に接続されている。また、
各ＳＲＬには、モードデータ伝搬保持レジスタ４５から
出力されるテストモード信号ＴＭが与えられる。

【００１９】入力端子４１１〜４１５は、それぞれスキ
ャンレジスタ４１における対応するＳＲＬのＤＩ端子（
データ入力端子）に接続されている。出力端子４２１〜
４２５は、それぞれスキャンレジスタ４１における対応
するＳＲＬのＤＯ端子（データ出力端子）に接続されて
いる。入力端子４１１〜４１５は、対応する機能モジュ
ールの観測点かまたは集積回路装置のシステムデータ入
力端子に接続されている。また、出力端子４２１〜４２
５は、対応する機能モジュールの制御点かまたは集積回
路装置のシステムデータ出力端子に接続されている。 たとえば、バイパススキャンパス４ａが図１２に示すよ
うに配置されている場合、入力端子４１１〜４１５は、
集積回路装置１のシステムデータ入力端子２０ａ〜２０
ｆに接続され、出力端子４２１〜４２５は、対応する機
能モジュール１１の制御点に接続されている。テスト動
作時において、スキャンレジスタ４１における各ＳＲＬ
は、ＳＩ端子４０１から入力されたテストデータを保持
し、その保持したテストデータを出力端子４２１〜４２
５へ出力する。また、各ＳＲＬは、入力端子４１１〜４
１５から入力されるテスト結果データを保持する。一方
、通常動作時において、各ＳＲＬは、入力端子４１１〜
４１５から入力されたシステムデータを出力端子４２１
〜４２５に伝搬する。

【００２０】図１５は、図１４における選択データ伝搬
保持レジスタ４４のより詳細な構成を示すブロック図で
ある。図において、選択データ伝搬保持レジスタ４４は
、ラッチ回路４４１，４４２と、リセット入力付ラッチ
回路４４３とを備えている。各ラッチ回路４４１〜４４
３は、トリガ端子Ｔに入力されるトリガ信号がＨレベル
のとき、データ端子Ｄに入力されるデータをラッチし得
る構成となっている。なお、リセット入力付ラッチ回路
４４３は、リセット端子Ｒに与えられるリセット信号に
応答して、ラッチ内容が強制的にリセットされる構成と
なっている。

【００２１】ラッチ回路４４１のデータ端子Ｄには、Ｓ
Ｉ端子４４６からの入力データが与えられる。ラッチ回
路４４１の出力端子Ｑの出力データは、ラッチ回路４４
２，４４３の各データ端子Ｄに与えられる。ラッチ回路
４４２の出力端子Ｑの出力データは、ＳＯ端子４５０に
与えられる。ラッチ回路４４３の出力端子Ｑの出力デー
タは、ＤＯ端子４４９に与えられる。ラッチ回路４４１
，４４２のトリガ端子Ｔには、それぞれ、入力端子４４
７，４４８からシフトクロック信号ＳＣ１，ＳＣ２が与
えられる。シフトクロック信号ＳＣ１，ＳＣ２がノオン
ーバーラップな２相クロック信号として与えられたとき
、ラッチ回路４４１，４４２はＳＩ端子４４６とＳＯ端
子４５０との間でデータ伝搬用のシフトレジスタを構成
する。ラッチ回路４４３のトリガ端子Ｔには、入力端子
４４５からモードラッチ信号ＭＬが与えられる。ラッチ
回路４４３のリセット端子Ｒには、入力端子４４４から
リセット信号ＲＳＴが与えられる。

【００２２】入力端子４４４，４４５，４４７，４４８
は、図１４における入力端子４０４を介して図１２にお
ける制御信号入力端子３３に接続されている。ＳＩ端子
４４６は、ＭＵＸ４３の出力端に接続されている。ＳＯ
端子４５０は、モードデータ伝搬保持レジスタ４５に接
続されている。ＤＯ端子４４９は、ＡＮＤゲート４０２
の入力端およびＭＵＸ４３の入力端に接続されている。

【００２３】図１４におけるモードデータ伝搬保持レジ
スタ４５も図１５に示す選択データ伝搬保持レジスタ４
４と同様の構成を有している。ただし、モードデータ伝
搬保持レジスタ４５の場合、ＳＩ端子４４６は選択デー
タ伝搬保持レジスタ４４のＳＯ端子４５０に接続されて
いる。また、ＳＯ端子４５０は図１４におけるＳＯ端子
４０３に接続されている。また、ＤＯ端子４４９は、ス
キャンレジスタ４１におけるＳＲＬに接続されている。

【００２４】図１６は、図１４におけるＳＲＬの構成を
より詳細に示すブロック図である。図において、ＳＲＬ
は、２入力ラッチ回路５０１と、１入力ラッチ回路５０
２，５０３と、セレクタ５０４とを備えている。２入力
ラッチ回路５０１は、第１のデータ端子Ｄ１に入力され
るデータを、第１のトリガ端子Ｔ１に入力される第１の
トリガ信号がＨレベルのときにラッチし、第２のデータ
端子Ｄ２に入力されるデータを、第２のトリガ端子Ｔ２
に入力される第２のトリガ信号がＨレベルのときにラッ
チする構成となっている。１入力ラッチ回路５０２，５
０３は、図１５におけるラッチ回路４４１，４４２と同
様の構成である。

【００２５】ラッチ回路５０１の第１のデータ端子Ｄ１
にはＳＩ端子５０８から入力データが与えられ、第２の
データ端子Ｄ２にはセレクタ５０４の出力が与えられる
。ラッチ回路５０１の第１のトリガ端子Ｔ１には入力端
子５０９から入力されるシフトクロック信号ＳＣ１が与
えられ、第２のトリガ端子Ｔ２には入力端子５０７から
入力されるストローブ信号ＳＴＢが与えられる。ラッチ
回路５０１の出力端子Ｑから出力されるデータは、ラッ
チ回路５０２のデータ端子Ｄに与えられるとともに、セ
レクタ５０４の一方入力端に与えられる。セレクタ５０
４の他方入力端には、ＤＩ端子５０６から入力されるデ
ータが与えられる。また、セレクタ５０４には、入力端
子５０５から入力されるテストモード信号ＴＭが切換制
御信号として与えられる。セレクタ５０４の出力は、前
述したごとくラッチ回路５０１の第２のデータ端子Ｄ２
に与えられるとともに、ラッチ回路５０３のデータ端子
Ｄに与えられる。ラッチ回路５０３のトリガ端子Ｔには
、入力端子５１０から入力されるタイミング信号ＴＧが
与えられる。ラッチ回路５０３の出力端子Ｑから出力さ
れるデータは、ＤＯ端子５１２に与えられる。ラッチ回
路５０２のトリガ端子Ｔには、入力端子５１１から入力
されるシフトクロック信号ＳＣ２が与えられる。ラッチ
回路５０２の出力端子Ｑから出力されるデータは、ＳＯ
端子５１３に与えられる。

【００２６】ラッチ回路５０１および５０２は、それぞ
れのトリガ端子Ｔ１，Ｔ２にシフトクロック信号ＳＣ１
，ＳＣ２が与えられることにより、ＳＩ端子５０８とＳ
Ｏ端子５１３との間でデータ伝搬用のシフトレジスタを
構成している。また、ラッチ回路５０１は、入力端子５
０７から与えられるストローブ信号ＳＴＢに応答してセ
レクタ５０４の出力信号をラッチする。また、ラッチ回
路５０３は、入力端子５１０から入力されるタイミング
信号ＴＧに応答して、セレクタ５０４の出力信号をラッ
チする。

【００２７】入力端子５０５は、図１４におけるモード
データ伝搬保持レジスタ４５のＤＯ端子４４９（図１５
参照）に接続されている。入力端子５０７，５０９〜５
１１は、図１４における入力端子４０５を介して図１２
における制御信号入力端子３３に接続されている。ＤＩ
端子５０６は、図１４における入力端子４１１〜４１５
のいずれかに接続されている。ＳＩ端子５０８は、前段
のＳＲＬのＳＯ端子５１３に接続されている。ただし、
スキャンレジスタ４１における初段のＳＲＬのＳＩ端子
５０８は、ＡＮＤゲート４０２の出力端に接続されてい
る。ＤＯ端子５１２は、図１４における出力端子４２１
〜４２５のいずれかに接続されている。ＳＯ端子５１３
は、後段のＳＲＬのＳＩ端子５１８に接続されている。 ただし、スキャンレジスタ４１における最終段のＳＲＬ
のＳＯ端子５１３は、ＭＵＸ４３の入力端に接続されて
いる。

【００２８】次に、図１２に示す従来の集積回路装置の
動作を説明する。従来の集積回路装置の動作は、概略的
には、通常動作とテスト動作とを含む。通常動作では、
図１２におけるシステムデータ入力端子２０ａ〜２０ｋ
から入力されたシステムデータが各機能モジュール１１
〜１３で処理されて、その処理結果がシステムデータ出
力端子２１ａ〜２１ｊから外部へ出力される。このとき
、各バイパススキャンパス４ａ〜４ｄにおける各ＳＲＬ
は、単なるドライバとして動作し、入力端子４１１〜４
１５と出力端子４２１〜４２５（図１４参照）との間で
データの伝送を行なう。

【００２９】一方、テスト動作は、図１７に示す手順で
実行される。まず、ステップＳ１で、選択モードが実行
される。この選択モードは、テストに必要なバイパスス
キャンパスを選択するモードである。次に、ステップＳ
２で、テストモードが実行される。このテストモードは
、テストの対象となる機能モジュールにテストデータを
与え、そのテスト結果データを出力するモードである。 ステップＳ１の選択モードおよびステップＳ２のテスト
モードは、機能モジュール１１〜１３のそれぞれについ
て行なわれる。そして、ステップＳ３で全機能モジュー
ルに対するテストの終了が判断されると、テスト動作が
完了する。

【００３０】図１８は、図１７のステップＳ１における
選択モードのより詳細な処理手順を示すフローチャート
である。図１８を参照して、選択モードでは、まずステ
ップＳ１１でリセット動作が実行される。このリセット
動作により、各バイパススキャンパス４ａ〜４ｄでは、
バイパスパスが選択される。次に、ステップＳ１２で選
択データのシフトインが実行される。すなわち、図１２
におけるＳＩ端子３１から選択データおよびモードデー
タがシリアルに入力される。入力された選択データおよ
びモードデータは、各バイパススキャンパス４ａ〜４ｄ
を順次伝搬される。次に、ステップＳ１３で、各バイパ
ススキャンパスにおける選択データ伝搬保持レジスタ４
４に選択データが、モードデータ伝搬保持レジスタ４５
にモードデータが設定される。選択データ伝搬保持レジ
スタ４４に設定された選択データに従って、レジスタパ
スとバイパスパスとのいずれかが選択される。これによ
って、テスト対象となる機能モジュールに接続されたバ
イパススキャンパスにおいてのみレジスタパスが選択さ
れ、その他のバイパススキャンパスではバイパスパスか
選択されて、スキャンパス４におけるデータの伝搬経路
長が短縮化される。

【００３１】図１９は、図１７のステップＳ２における
テストモードのより詳細な処理手順を示すフローチャー
トである。図１９を参照して、テストモードでは、まず
ステップＳ２１で、テストデータのシフトインが実行さ
れる。すなわち、図１２におけるＳＩ端子３１からテス
トデータがシリアルに入力される。入力されたテストデ
ータは、スキャンパス上を伝搬されてテスト対象となる
機能モジュールの制御点に接続されたバイパススキャン
パスにおける各ＳＲＬに設定される。次に、ステップＳ
２３で、テストデータの印加および取込みが実行される
。すなわち、各ＳＲＬに設定されたテストデータが、テ
スト対象となる機能モジュールの制御点に与えられる。 当該機能モジュールは、与えられたテストデータを、そ
の機能論理に従って処理する。次に、ステップＳ２４で
テスト結果データのシフトアウトが実行される。 すなわち、機能モジュールで処理されたデータ（テスト
結果データ）が当該機能モジュールの観測点に接続され
たＳＲＬにラッチされる。各ＳＲＬにラッチされたテス
ト結果データは、スキャンパス上を順次伝搬されて、図
１２におけるＳＯ端子３２から外部へシリアルに出力さ
れる。ＳＯ端子３２から出力されたテスト結果データを
外部で検証することにより、選択された機能モジュール
が正常に動作しているか否かを判別できる。ステップＳ
２１〜Ｓ２４の動作は、テストパターンを変えながら繰
り返し実行される。そして、すべてのテストパターンに
ついてのテストが終了すると、ステップＳ２５でそれが
判断され、テストモードが終了する。

【００３２】以上、図１７〜図１９を参照して、図１２
に示す従来の集積回路装置の概略的な動作を説明したが
、以下には、一例として、図１２における機能モジュー
ル１１のテストを行なう場合のより詳細な動作を、図２
０および図２１を参照して説明する。

【００３３】図２０は、テスト対象として選択された機
能モジュール１１の制御点に接続されたバイパススキャ
ンパス４ａにおける各ＳＲＬの動作を示すタイミングチ
ャートである。図２１は、テスト対象として選択された
機能モジュール１１の観測点に接続されたバイパススキ
ャンパス４ｂ，４ｃにおける各ＳＲＬの動作を示すタイ
ミングチャートである。なお、図１９および図２１にお
いて、点線は規定されない任意のデータを示している。

【００３４】（１）　　通常動作時の動作通常動作時に
おいては、各バイパススキャンパス４ａ〜４ｄの各ＳＲ
Ｌに与えられるストローブ信号ＳＴＢ，シフトクロック
信号ＳＣ１，ＳＣ２はＬレベルに固定されている。その
ため、各ＳＲＬにおけるラッチ回路５０１，５０２に保
持されたデータは変化しない。このとき、各モードデー
タ伝搬保持レジスタ４５のラッチ回路４４３は、リセッ
ト信号ＲＳＴによってリセットされている。そのため、
モードデータ伝搬保持レジスタ４５から出力されるテス
トモード信号ＴＭはＬレベルとなっている。したがって
、セレクタ５０４は、ＤＩ端子５０６から入力されるデ
ータを選択している。また、ラッチ回路５０３のトリガ
端子Ｔに与えられるタイミング信号ＴＧはＨレベルに固
定されている。そのため、ラッチ回路５０３は、セレク
タ５０４の出力データを取込み得る状態となっている。 したがって、ＤＩ端子５０６から入力されたシステムデ
ータは、セレクタ５０４，ラッチ回路５０３を介してそ
のままＤＯ端子５１２に出力される。 すなわち、このとき各ＳＲＬは、単なるドライバとして
機能している。

【００３５】したがって、図１２におけるシステムデー
タ入力端子２０ａ〜２０ｋから入力されたシステムデー
タが各機能モジュール１１〜１３で処理されてシステム
データ出力端子２１ａ〜２１ｊから外部へ出力される。

【００３６】（２）　　テスト時の動作次に、機能モジ
ュール１１のテストを行なう場合の動作を、図１７にお
ける選択モードとテストモードとに分けて説明する。

【００３７】■　　選択モード時の動作（ａ）　　リセ
ット 図１２における制御信号入力端子３３から入力されるリ
セット信号ＲＳＴがＨレベルに立上げられる。これによ
って、各バイパススキャンパス４ａ〜４ｄにおける選択
データ伝搬保持レジスタ４４内のラッチ回路４４３がリ
セットされる。その結果、ラッチ回路４４３の出力がＬ
レベルとなる。ラッチ回路４４３のＬレベル出力は、Ｄ
Ｏ端子４４９を介して、選択信号ＳＬとして、ＡＮＤゲ
ート４０２およびＭＵＸ４３に与えられる。応じて、Ａ
ＮＤゲート４０２の出力が、Ｌレベルに固定され、ＳＩ
端子４０１から入力されるデータは、スキャンレジスタ
４１に伝達されない。また、ＭＵＸ４３はバイパスパス
すなわちバイパス線４２が伝搬する信号を選択する。

【００３８】上記の動作は、各バイパススキャンパス４
ａ〜４ｄにおいて同様に行なわれる。したがって、すべ
てのバイパススキャンパス４ａ〜４ｄにおいて、バイパ
スパスが選択されることになる。

【００３９】（ｂ）　　選択データシフトイン図１２に
おけるＳＩ端子３１から選択データおよびモードデータ
がシリアルに入力される。入力された選択データおよび
モードデータは、まずバイパススキャンパス４ａにおけ
るＳＩ端子４０１に与えられる。バイパススキャンパス
４ａにおいて、選択データおよびモードデータは、バイ
パス線４２およびＭＵＸ４３を介して選択データ伝搬保
持レジスタ４４のＳＩ端子４４６に与えられる。このと
き、ラッチ回路４４１，４４２の各トリガ端子には、ノ
ンオーバーラップな２相シフトクロック信号ＳＣ１，Ｓ
Ｃ２が与えられているため、入力された選択データおよ
びモードデータはラッチ回路４４１，４４２によって順
次シフトされる。すなわち、シフトクロック信号ＳＣ１
がＨレベルに立上がると、ラッチ回路４４１はＳＩ端子
４４６から入力されたデータをラッチする。 続いて、シフトクロック信号ＳＣ２がＨレベルに立上が
ると、ラッチ回路４４２はラッチ回路４４１にラッチさ
れたデータを取込んでラッチする。ラッチ回路４４２の
出力データは、ＳＯ端子４５０を介して、モードデータ
伝搬保持レジスタ４５に与えられる。モードデータ伝搬
保持レジスタ４５は、選択データ伝搬保持レジスタ４４
と同様の構成を有しているので、選択データ伝搬保持レ
ジスタ４４から入力された選択データは、モードデータ
伝搬保持レジスタ４５におけるラッチ回路４４１，４４
２によって順次シフトされてＳＯ端子４５０へ出力され
る。

【００４０】モードデータ伝搬保持レジスタ４５から出
力された選択データは、ＳＯ端子４０３を介して次段の
バイパススキャンパス４ｂに与えられる。このバイパス
スキャンパス４ｂにおいても、上記バイパススキャンパ
ス４ａと同様の動作が行なわれる。他のスキャンパスユ
ニット４ｃ，４ｄにおいても同様である。したがって、
図１２におけるＳＩ端子３１から入力された選択データ
およびモードデータは、各バイパススキャンパス４ａ〜
４ｄにおけるバイパスパス上を伝搬されていく。

【００４１】（ｃ）　　選択データの設定入力された選
択データおよびモードデータがスキャンパス４の所定の
位置までシフトされると、図１２における制御信号入力
端子３３から入力されるモードラッチ信号ＭＬがＨレベ
ルに立上げられる。このモードラッチ信号ＭＬに応答し
て、各バイパススキャンパス４ａ〜４ｄにおける選択デ
ータ伝搬保持レジスタ４４，モードデータ伝搬保持レジ
スタ４５のラッチ回路４４３は、それぞれ、そのときラ
ッチ回路４４１に保持されている選択データおよびモー
ドデータを取込んでラッチする。

【００４２】このとき、バイパススキャンパス４ａにお
ける選択データ伝搬保持レジスタ４４のラッチ回路４４
３には、Ｈレベルの選択データがラッチされる。したが
って、バイパススキャンパス４ａにおける選択データ伝
搬保持レジスタ４５の出力データすなわち選択信号ＳＬ
がＨレベルとなる。このＨレベルの選択信号ＳＬはＤＯ
端子４４９を介してＡＮＤゲート４０２およびＭＵＸ４
３に与えられる。応じて、ＡＮＤゲート４０２は、ＳＩ
端子４０１からの入力データをスキャンレジスタ４１に
伝達する。また、ＭＵＸ４３は、スキャンレジスタ４１
の出力データを選択する。

【００４３】テスト対象として選択されている機能モジ
ュール１１に接続されたバイパススキャンパス４ｂ，４
ｃにおいても上記と同様の動作が行なわれ、レジスタパ
スが選択される。一方、機能モジュール１１に接続され
ていないバイパススキャンパス４ｄにおいては、Ｌレベ
ルの選択データが選択データ伝搬保持レジスタ４４に設
定され、依然としてバイパスパスが選択されている。

【００４４】バイパススキャンパス４ａにおけるモード
データ伝搬保持レジスタ４５においては、ラッチ回路４
４３にＨレベルのモードデータがラッチされる。ラッチ
回路４４３にラッチされたＨレベルのモードデータは、
テストモード信号ＴＭとして、バイパススキャンパス４
ａにおける各ＳＲＬのセレクタ５０４に与えられる。こ
れによって、バイパススキャンパス４ａにおける各ＳＲ
Ｌのセレクタ５０４は、ラッチ回路５０１の出力データ
を選択する。

【００４５】一方、バイパススキャンパス４ｂ，４ｃに
おけるモードデータ伝搬保持レジスタ４５においては、
ラッチ回路４４３にＬレベルのモードデータがラッチさ
れる。ラッチ回路４４３にラッチされたＬレベルのモー
ドデータは、テストモード信号ＴＭとして、各ＳＲＬの
セレクタ５０４に与えられる。これによって、バイパス
スキャンパス４ｂ，４ｃにおける各ＳＲＬでは、セレク
タ５０４がＤＩ端子５０６からの入力データを選択する
。

【００４６】なお、バイパススキャンパス４ｄにおける
モードデータ伝搬保持レジスタ４５には、Ｈレベル，Ｌ
レベルのいずれのモードデータが設定されてもよい。

【００４７】■　　テストモード時の動作（ａ）　　テ
ストデータシフトイン 図１２におけるＳＩ端子３１から、機能モジュール１１
のためのテストデータがシリアルに入力される。このテ
ストデータは、バイパススキャンパス４ａに入力され、
ＳＩ端子４０１からＡＮＤゲート４０２を介してスキャ
ンレジスタ４１に与えられる。このとき、各ＳＲＬのラ
ッチ回路５０１，５０２の各トリガ端子Ｔ１，Ｔ２には
、ノンオーバーラップな２相クロック信号ＳＣ１，ＳＣ
２が与えられている。そのため、ＳＲＬに入力されたテ
ストデータは、ラッチ回路５０１，５０２によって順次
シフトされて、ＳＯ端子５１３に出力される。したがっ
て、シフトレジスタ４１ａに入力されたテストデータは
、各ＳＲＬを次々とシリアルに伝搬されていく。

【００４８】ＳＩ端子３１から入力されたテストデータ
がバイパススキャンパス４ａにおける各ＳＲＬへ到達す
ると、テストデータの入力およびシフトが停止される。

【００４９】（ｂ）　　テストデータの印加と取込みテ
ストデータのシフトインが終了すると、図２０に示すよ
うに、タイミング信号ＴＧがＨレベルに立上げられる。 これによって、バイパススキャンパス４ａにおける各Ｓ
ＲＬのラッチ回路５０３は、セレクタ５０４の出力デー
タを取込んでラッチする。このとき、モードデータ伝搬
保持レジスタ４５からセレクタ５０４に与えられるテス
トモード信号ＴＭはＨレベルとなっているので、セレク
タ５０４は、ラッチ回路５０１の出力データを選択して
いる。したがって、ラッチ回路５０１に保持されている
テストデータがセレクタ５０４，ラッチ回路５０３を介
してＤＯ端子５１２に与えられる。各ＳＲＬのＤＯ端子
５１２から出力されるテストデータは、図１４における
出力端子４２１〜４２５から機能モジュール１１の制御
点に与えられる。応じて、機能モジュール１１は、与え
られたテストデータを処理し、処理結果データ（テスト
結果データ）をその観測点から出力する。

【００５０】一方、バイパススキャンパス４ｂにおいて
は、図２１に示すようにストローブ信号ＳＴＢがＨレベ
ルに立上げられる。応じて、バイパススキャンパス４ｂ
におけるＳＲＬのラッチ回路５０１はセレクタ５０４の
出力データを取込む。このとき、モードデータ伝搬保持
レジスタ４５からセレクタ５０４に与えられるテストモ
ード信号ＴＭはＬレベルになっているので、セレクタ５
０４はＤＩ端子５０６からの入力データを選択している
。このＤＩ端子５０６には、機能モジュール１１の観測
点から出力されたテスト結果データが与えられている。 したがって、機能モジュール１１のテスト結果データが
、バイパススキャンパス４ｂにおける各ＳＲＬのラッチ
回路５０１にラッチされる。なお、バイパススキャンパ
ス４ｃにおいても上記バイパススキャンパス４ｂと同様
の動作が行なわれる。

【００５１】（ｃ）　　テスト結果データシフトアウト
バイパススキャンパス４ｂ，４ｃにおける各スキャンレ
ジスタ４１がテスト結果データの取込みを終了すると、
各バイパススキャンパス４ａ〜４ｄにノンオーバーラッ
プな２相シフトクロック信号ＳＣ１，ＳＣ２が与えられ
る。応じて、バイパススキャンパス４ａ〜４ｄにおける
スキャンレジスタ４１，選択データ伝搬保持レジスタ４
４およびモードデータ伝搬保持レジスタ４５は、シフト
クロック信号ＳＣ１，ＳＣ２に同期して、テスト結果デ
ータをシフトさせ、後続のバイパススキャンパス４ｄに
与える。

【００５２】バイパススキャンパス４ｄでは、前述のよ
うに選択モードにおけるリセット時において、バイパス
パスが選択されている。したがって、バイパススキャン
パス４ｄでは、入力されたテスト結果データが、スキャ
ンレジスタ４１を通過せずに、バイパス線４２，ＭＵＸ
４３を経由して選択データ伝搬保持レジスタ４４に与え
られる。さらに、テスト結果データは、選択データ伝搬
保持レジスタ４４，モードデータ伝搬保持レジスタ４５
によって順次シフトされて、図１２におけるＳＯ端子３
２から外部へシリアルに出力される。

【００５３】

【発明が解決しようとする課題】上述のごとく、従来の
集積回路装置では、各バイパススキャンパス４ａ〜４ｄ
において、ＭＵＸ４３の出力に選択データ伝搬保持レジ
スタ４４とモードデータ伝搬保持レジスタ４５とが直列
に接続されている。そのため、各バイパススキャンパス
４ａ〜４ｄにおいて、バイパスパスおよびレジスタパス
のいずれが選択されているかにかかわらず、テストデー
タまたはテスト結果データの伝搬時には、選択データ伝
搬保持レジスタ４４およびモードデータ伝搬保持レジス
タ４５がデータのシフト動作を行なうことになる。しか
しながら、テストデータまたはテスト結果データの伝搬
時においては、選択データ伝搬保持レジスタ４４，モー
ドデータ伝搬保持レジスタ４５は、単にデータのシフト
動作のためにだけ用いられているにすぎない。そのため
、選択データ伝搬保持レジスタ４４およびモードデータ
伝搬保持レジスタ４５は、データの伝搬経路のビット長
を不所望に増大させ、テストデータまたはテスト結果デ
ータの伝搬時間を増大させる。しかも、テストは、各機
能モジュールごとに複数のテストパターンについて行な
われるため、１回当りのデータ伝搬時間の増加は累積さ
れて、集積回路装置の全体のテスト時間を著しく増大さ
せる。

【００５４】一方、Ｆｒａｎｓ　Ｂｅｅｎｋｅｒ，　Ｒ
ｏｂ　Ｄｅｋｋｅｒ，　Ｒｕｄｉ　Ｓｔａｎｓ，　Ｍａ
ｘ　Ｖａｎ　ｄｅｒ　Ｓｔａｒ，“ＩＭＰＬＥＭＥＮＴ
ＩＮＧ　ＭＡＣＲＯ　ＴＥＳＴ　ＩＮ　ＳＩＬＩＣＯＮ
　ＣＯＭＰＩＬＥＲ　ＤＥＳＩＧＮ”　ＩＥＥＥ　Ｄｅ
ｓｉｇｎ　＆　ＴＥＳＴ　ｏｆ　Ｃｏｎｐｕｔｅｒｓ，
　Ａｐｒｉｌ　１９９０には、選択データ保持レジスタ
やモードデータ保持レジスタを使用しない集積回路装置
のためのテスト回路が開示されている。この先行技術文
献に示されたテスト回路では、１本のスキャンパスが各
機能モジュールごとに複数のバイパススキャンパスに分
割されている。そして、各バイパススキャンパスは、レ
ジスタパスとバイパスパスとがマルチプレクサによって
選択され得るように構成されている。各バイパススキャ
ンパスは、テストコントロールブロックから制御信号が
与えられ、その動作が制御される。

【００５５】上記先行技術文献に開示されたテスト回路
は、データの伝搬経路のビット長を短くすることができ
るが、その反面別の新たな問題点を有している。すなわ
ち、各バイパススキャンパスの動作がテストコントロー
ルブロックによって集中的に制御されているため、テス
トコントロールブロック付近で制御信号配線の集中が生
じる。そのため、テストコントロールブロックの近傍に
広い配線領域を特別に設けなければならない。通常、各
信号配線は、集積回路装置の内部回路の隙間に効率よく
配置されるため、信号配線によるチップ面積の増加はそ
れほど大きくない。しかしながら、上記先行技術文献に
開示されたテスト回路では、特別の配線領域を設けて、
そこに信号を配線しなければならないため、配線効率が
悪くなり、チップ面積が増大するという問題点があった
。また、上記先行技術文献に開示されたテスト回路では
、バイパスパスとレジスタパスとのいずれかを選択する
ための選択データは、スキャンパス上を伝搬されず、外
部からテストコントロールブロックに与えられ、そこか
ら各バイパススキャンパスに与えられる。そのため、外
部から選択データを入力するための選択データ入力ピン
を集積回路チップに別途設けなければならない。したが
って、上記先行技術文献に開示されたテスト回路は、ピ
ン数が増加すとるいう問題点もあった。

【００５６】それゆえに、この発明の目的は、データの
伝搬時間が短く、しかもチップ面積およびピン数の低減
が可能なバイパススキャンパスおよびそれを用いた集積
回路装置を提供することである。

【００５７】

【課題を解決するための手段】この発明に係るバイパス
スキャンパスは、内部に１以上の制御点と１以上の観測
点とが存在する集積回路装置に用いられ、外部から入力
される制御点データを伝搬して制御点に与え、観測点か
ら得られる観測点データを伝搬して外部へ出力するもの
であって、単一のデータ入力端子と、単一のデータ出力
端子と、スキャンレジスタ手段と、バイパス手段と、選
択データ伝搬保持手段と、選択手段とを備えている。デ
ータ入力端子は、データの伝搬経路を選択するための選
択データおよび制御点データを、それぞれシリアルに入
力する。データ出力端子は、観測点データをシリアルに
出力する。スキャンレジスタ手段は、それぞれが制御点
および／または観測点に結合された１以上のシフトレジ
スタラッチが直列に接続されて構成され、データ入力端
子とデータ出力端子との間に介挿されて制御点データお
よび観測点データをシフトおよび保持する。バイパス手
段は、データ入力端子とデータ出力端子との間に介挿さ
れ、スキャンレジスタ手段を迂回するデータのバイパス
経路を形成する。選択データ伝搬保持手段は、少なくと
もスキャンレジスタ手段に対して並列的に配置され、デ
ータ入力端子から入力された選択データをシフトおよび
保持する。選択手段は、選択データ伝搬保持手段に保持
された選択データに基づいて、制御点データおよび観測
点データの伝搬経路として、スキャンレジスタ手段によ
って形成されるレジスタパスとバイパス手段によって形
成されるバイパスパスとのいずれかを選択してデータ出
力端子に接続する。

【００５８】この発明に係る集積回路装置は、その内部
に複数の制御点と複数の観測点とが存在し、単一の外部
データ入力端子と、単一の外部データ出力端子と、１以
上のバイパススキャンパスとを備えている。外部データ
入力端子は、データの伝搬経路を選択するための選択デ
ータおよび制御点に与えるべき制御点データを、それぞ
れシリアルに入力する。外部データ出力端子は、観測点
から得られる観測点データをシリアルに出力する。各バ
イパススキャンパスは、外部データ入力端子と外部デー
タ出力端子との間に直列的に接続され、選択データ，制
御点データおよび観測点データに関して、シリアルな伝
搬経路を形成する。各バイパススキャンパスは、単一の
内部データ入力端子と、単一の内部データ出力端子と、
スキャンレジスタ手段と、バイパス手段と、選択データ
伝搬保持手段と、選択手段とを備えている。内部データ
入力端子は、選択データおよび制御点データを、それぞ
れシリアルに入力する。内部データ出力端子は、観測点
データをシリアルに出力する。スキャンレジスタ手段は
、それぞれが制御点および／または観測点に結合された
１以上のシフトレジスタラッチが直列に接続されて構成
され、内部データ入力端子と内部データ出力端子との間
に介挿されて制御点データおよび観測点データをシフト
および保持する。バイパス手段は、内部データ入力端子
と内部データ出力端子との間に介挿され、スキャンレジ
スタ手段を迂回するデータのバイパス経路を形成する。 選択データ伝搬保持手段は、少なくともスキャンレジス
タ手段に対して並列的に配置され、内部データ入力端子
から入力された選択データをシフトおよび保持する。選
択手段は、選択データ伝搬保持手段に保持された選択デ
ータに基づいて、制御点データおよび観測点データの伝
搬経路として、スキャンレジスタ手段によって形成され
るレジスタパスとバイパス手段によって形成されるバイ
パスパスとのいずれかを選択して内部データ出力端子に
接続する。

【００５９】

【作用】この発明においては、選択データ伝搬保持手段
が少なくともスキャンレジスタ手段に対して並列的に配
置されている。そのため、選択手段が制御点データおよ
び観測点データの伝搬経路として、レジスタパスを選択
しているときには、選択データ伝搬保持手段が制御点デ
ータおよび観測点データの伝搬経路外に置かれる。その
結果、データの伝搬経路のビット長が短くなり、データ
の伝搬時間を短縮化できる。

【００６０】また、この発明においては、選択データが
外部データ入力端子から入力されて各バイパススキャン
パス上を伝搬されるので、選択データを入力するための
特別のピンを別途設ける必要がない。

【００６１】

【実施例】図１は、この発明の一実施例のスキャンパス
の構成を示すブロック図である。図２は、図１における
バイパススキャンパスのより詳細な構成を示すブロック
図である。これら図１および図２に示す実施例の構成は
、以下の点を除いて図１２〜図１６に示す従来のスキャ
ンパスの構成と同様であり、相当する部分には同一の参
照番号を付し、その説明を省略する。

【００６２】図１および図２に示す実施例では、バイパ
ス線４２により形成されるバイパスパスに、選択データ
伝搬保持レジスタ４４およびモードデータ伝搬保持レジ
スタ４５が介挿されている。選択データ伝搬保持レジス
タ４４およびモードデータ伝搬保持レジスタ４５は、そ
れぞれ図１５に示すような構成を有している。なお、選
択データ伝搬保持レジスタ４４のＳＩ端子４４６はバイ
パス線４２に接続され、モードデータ伝搬保持レジスタ
４５のＳＯ端子４５０はバイパス線４２に接続されてい
る。また、スキャンレジスタ４１における各ＳＲＬは、
それぞれ図１６に示すような構成を有している。

【００６３】なお、図１に示すスキャンパスは、たとえ
ば図１２に示すような態様で集積回路装置１上に配置さ
れている。

【００６４】次に、図１および図２に示す実施例の動作
を説明する。 （１）　　通常動作 通常動作は、図１２〜図１６に示す従来のスキャンパス
と全く同様である。すなわち、各バイパススキャンパス
４ａ〜４ｄにおける各ＳＲＬは、図１６におけるＤＩ端
子５０６とＤＯ端子５１２との間でシステムデータを通
過させる単なるドライバとして機能する。したがって、
各ＳＲＬは、各機能モジュール１１〜１３を伝搬するシ
ステムデータの流れを阻害しない。

【００６５】（２）　　テスト動作 ■　　選択モード時の動作 （ａ）　　リセット リセット動作は、図１２〜図１６に示す従来のスキャン
パスと全く同様である。すなわち、リセット信号ＲＳＴ
がＨレベルに立上げられて各バイパススキャンパス４ａ
〜４ｄにおける各選択データ伝搬保持レジスタ４４内の
ラッチ回路４４３（図１５参照）がリセットされる。そ
の結果、選択データ伝搬保持レジスタ４４から出力され
る選択信号ＳＬがＬレベルとなり、各バイパススキャン
パス４ａ〜４ｄにおいて、バイパスパスが選択される。

【００６６】（ｂ）　　選択データシフトインＳＩ端子
３１から選択データおよびモードデータがシリアルに入
力される。入力された選択データおよびモードデータは
、各バイパススキャンパス４ａ〜４ｄにおけるバイパス
パス、すなわちバイパス線４２を順次伝搬されていく。 このとき、バイパスパスに設けられた選択データ伝搬保
持レジスタ４４，モードデータ伝搬保持レジスタ４５は
、シフトクロック信号ＳＣ１，ＳＣ２に同期して、選択
データをシフトさせる。

【００６７】（ｃ）　　選択データの設定選択データの
設定動作は、図１２〜図１６に示す従来のスキャンパス
と全く同様である。すなわち、入力された選択データが
スキャンパス上の所定の位置までシフトされると、選択
データ伝搬保持レジスタ４４およびモードデータ伝搬保
持レジスタ４５に印加されるモードラッチ信号ＭＬがＨ
レベルとなる。これによって、選択データ伝搬保持レジ
スタ４４におけるラッチ回路４４３に選択データがラッ
チされ、モードデータ伝搬保持レジスタ４５におけるラ
ッチ回路４４３にモードデータがラッチされる。

【００６８】■　　テストモード時の動作（ａ）　　テ
ストデータシフトイン ＳＩ端子３１からテストデータがシリアルに入力される
。このテストデータは、各バイパススキャンパスを伝搬
して、所定のバイパススキャンパスにおける所定のＳＲ
Ｌに設定される。このときの動作を、たとえばバイパス
スキャンパス４ａがレジスタパスを選択している場合と
、バイパスパスを選択している場合とについて説明する
。

【００６９】バイパススキャンパス４ａがレジスタパス
を選択している場合 このとき、バイパススキャンパス４ａにおけるＡＮＤゲ
ート４０２はＳＩ端子４０１の入力信号をスキャンレジ
スタ４１に伝搬し、ＭＵＸ４３はスキャンレジスタ４１
の出力を選択している。したがって、ＳＩ端子４０１か
らシリアルに入力されるテストデータは、ＡＮＤゲート
４０２を介してスキャンレジスタ４１に入力される。ス
キャンレジスタ４１における各ＳＲＬは、シフトクロッ
ク信号ＳＣ１，ＳＣ２に同期して、テストデータを順次
シフトさせる。スキャンレジスタ４１の出力データは、
ＭＵＸ４３を介してＳＯ端子４０３から次段のバイパス
スキャンパス４ｂに与えられる。

【００７０】バイパススキャンパス４ａがバイパスパス
を選択している場合 このとき、ＡＮＤゲート４０２の出力はＬレベルに固定
されており、ＭＵＸ４３はバイパス線４２を選択してい
る。したがって、ＳＩ端子４０１からシリアルに入力さ
れるテストデータは、バイパス線４２を介して選択デー
タ伝搬保持レジスタ４４に与えられる。選択データ伝搬
保持レジスタ４４，モードデータ伝搬保持レジスタ４５
は、シフトクロック信号ＳＣ１，ＳＣ２に同期して、テ
ストデータを順次シフトする。モードデータ伝搬保持レ
ジスタ４５の出力は、ＭＵＸ４３を介してＳＯ端子４０
３から次段のバイパススキャンパス４ｂに与えられる。

【００７１】上記と同様の動作が、他のバイパススキャ
ンパス４ｂ〜４ｄにおいても行なわれる。

【００７２】（ｂ）　　テストデータの印加および取込
みテストデータの印加および取込みは、図１２〜図１６
に示す従来のスキャンパスと全く同様である。すなわち
、テストデータの設定されたＳＲＬからテスト対象とし
て選択されている機能モジュールの制御点にテストデー
タが与えられる。当該選択された機能モジュールは、与
えられたテストデータをその内部の機能論理に従って処
理し、その観測点から処理結果データ（テスト結果デー
タ）を出力する。観測点から出力されたテスト結果デー
タは、その観測点に接続されたＳＲＬに取込まれ、保持
される。たとえば、機能モジュール１１の観測点から出
力されたテスト結果データは、バイパススキャンパス４
ｂ，４ｃの各ＳＲＬに取込まれて保持される。

【００７３】（ｃ）　　テスト結果データシフトアウト
次に、所定のＳＲＬに取込まれたテスト結果データが順
次シフトされて、ＳＯ端子３２からシリアルに外部へ出
力される。このときの動作を、たとえば、バイパススキ
ャンパス４ｂ，４ｃに保持されたテスト結果データをシ
フトさせる場合について考えてみる。

【００７４】バイパススキャンパス４ｂにおけるスキャ
ンレジスタ４１の各ＳＲＬは、取込んだテスト結果デー
タをシフトクロック信号ＳＣ１，ＳＣ２に同期して順次
シフトする。このとき、バイパススキャンパス４ｂにお
けるＭＵＸ４３は、スキャンレジスタ４１の出力データ
を選択しているので、スキャンレジスタ４１から出力さ
れるテスト結果データは、ＭＵＸ４３を介してＳＯ端子
４０３から次段のバイパススキャンパス４ｃに与えられ
る。

【００７５】バイパススキャンパス４ｃでは、レジスタ
パスが選択されているので、上記バイパススキャンパス
４ｂと全く同様の動作が行なわれる。すなわち、各ＳＲ
Ｌは、ラッチされたテスト結果データをシフトさせると
ともに、バイパススキャンパス４ｂから入力されたテス
ト結果データをシフトさせる。このようにスキャンレジ
スタ４１によってシフトされたテスト結果データは、Ｍ
ＵＸ４３を介して次段のバイパススキャンパス４ｄに与
えられる。

【００７６】バイパススキャンパス４ｄでは、バイパス
パスが選択されているので、入力されたテスト結果デー
タはバイパス線４２の上を伝搬される。このとき、選択
データ伝搬保持レジスタ４４，モードデータ伝搬保持レ
ジスタ４５は、シフトクロック信号ＳＣ１，ＳＣ２に同
期して、テスト結果データのシフト動作を行なう。選択
データ伝搬保持レジスタ４４，モードデータ伝搬保持レ
ジスタ４５によってシフトされたテスト結果データは、
ＭＵＸ４３を介して、ＳＯ端子３２から外部へ出力され
る。

【００７７】以上説明したように、図１および図２に示
す実施例では、選択データ伝搬保持レジスタ４４および
モードデータ伝搬保持レジスタ４５がスキャンレジスタ
４１と並列に接続されているので、テストデータをシフ
トインして所定のスキャンレジスタのＳＲＬに設定する
場合、およびテスト結果データをシフトアウトする場合
に、選択データ保持レジスタ，モードデータ保持レジス
タがシフト動作を行なわない。そのため、テストデータ
およびテスト結果データの伝搬時間を短縮化することが
できる。

【００７８】たとえば、図１２のようにスキャン設計さ
れた集積回路装置のテストに関して、図１３に示す従来
のスキャンパスを用いた場合のテスト時間と、図１に示
す本発明の一実施例によるスキャンパスを用いた場合の
テスト時間との比較を以下に述べる。

【００７９】図１および図１３ともに、バイパススキャ
ンパス４ａ〜４ｄは、それぞれａビット，ｂビット，ｃ
ビット，ｄビットのスキャンレジスタ４１を有するもの
とする。また、選択データ伝搬保持レジスタ４４は１ビ
ット、モードデータ伝搬保持レジスタ４５は１ビットを
有するものとする。

【００８０】上記のような条件下で、たとえば機能モジ
ュール１１をテストする場合について考えてみる。ただ
し、機能モジュール１１に与えられるテストデータのパ
ターン数はＡとする。

【００８１】以下に、テスト動作時に実行される各処理
ごとに、図１に示す実施例のスキャンパスにおいて必要
となるサイクル数、図１３に示す従来のスキャンパスに
おいて必要となるサイクル数を示す。

【００８２】■　　選択モード時の動作（ａ）　　リセ
ット リセット信号ＲＳＴにより、バイパススキャンパス４ａ
〜４ｂの選択データ伝搬保持レジスタ４４がリセットさ
れる。これによって、各バイパススキャンパス４ａ〜４
ｄは、バイパスパスを選択することになる。このリセッ
ト動作には、図１に示す実施例のスキャンパス、図１３
に示す従来のスキャンパスともに、１サイクルを必要と
する。

【００８３】（ｂ）　　選択データシフトイン選択デー
タおよびモードデータがシリアルに入力される。入力さ
れた選択データは、バイパススキャンパス４ａ〜４ｄに
おけるバイパスパス上を伝搬する。この動作には、図１
に示す実施例のスキャンパス、図１３に示す従来のスキ
ャンパスともに、（選択データ伝搬保持レジスタのビッ
ト数＋モードデータ伝搬保持レジスタのビット数）×バ
イパススキャンパスの数＝（１＋１）×４＝８のサイク
ル数を必要とする。

【００８４】（ｃ）　　選択データの設定モードラッチ
信号ＭＬにより、各バイパススキャンパス４ａ〜４ｄの
選択データ伝搬保持レジスタ４４に選択データを、モー
ドデータ伝搬保持レジスタ４５にモードデータを設定す
る。これによって、バイパススキャンパス４ａ〜４ｃは
レジスタパスを選択し、バイパススキャンパス４ｄはバ
イパスパスを選択する。この選択データおよびモードデ
ータの設定動作には、図１に示す実施例のスキャンパス
、図１３に示す従来のスキャンパスともに、１サイクル
を必要とする。

【００８５】■　　テストモード時の動作（ａ）　　テ
ストデータシフトイン テストデータがシリアルに入力される。このとき、図１
に示す実施例のスキャンパスおよび図１３に示す従来の
スキャンパスのいずれにおいても、バイパススキャンパ
ス４ａ〜４ｃではレジスタパスが選択されており、バイ
パススキャンパス４ｄではバイパスパスが選択されてい
る。各バイパススキャンパスは、それぞれ選択されたパ
スによってテストデータの伝搬を行なう。このテストデ
ータのシフトイン動作は、Ａ種類のテストパターンのそ
れぞれについて行なわれるため、図１に示す実施例のス
キャンパスでは、（ａ＋ｂ＋ｃ＋２）×Ａのサイクル数
を必要とする。これに対し、図１３に示す従来のスキャ
ンパスでは、｛ａ＋ｂ＋ｃ＋（２×３）＋２｝×Ａのサ
イクル数を必要とする。

【００８６】（ｂ）　　テストデータの印加および取込
みバイパススキャンパス４ａにおける各ＳＲＬに保持さ
れたテストデータが機能モジュール１１の制御点に印加
され、機能モジュール１１の観測点から出力されるテス
ト結果データがバイパススキャンパス４ｂ，４ｃにおけ
る各ＳＲＬに取込まれる。このテストデータの印加およ
び取込みには、図１に示す実施例のスキャンパス、図１
３に示す従来のスキャンパスともに、１×Ａのサイクル
数を必要とする。

【００８７】（ｃ）　　テスト結果データシフトアウト
バイパススキャンパス４ｂ，４ｃの各ＳＲＬに取込まれ
たテスト結果データが順次シフトされて出力される。こ
のとき、図１に示す実施例のスキャンパスおよび図３に
示す従来のスキャンパスのいずれにおいても、バイパス
スキャンパス４ａ〜４ｃではレジスタパスが選択され、
バイパススキャンパス４ｄではバイパスパスが選択され
ている。したがって、このテスト結果データシフトアウ
ト動作には、前述のテストデータシフトインと同じサイ
クル数を必要とする。すなわち、図１に示す実施例のス
キャンパスでは（ａ＋ｂ＋ｃ＋２）×Ａのサイクル数を
必要とし、図１３に示す従来のスキャンパスでは｛ａ＋
ｂ＋ｃ＋（２×３）＋２｝×Ａのサイクル数を必要とす
る。

【００８８】したがって、機能モジュール１１のテスト
に必要とするサイクル数は、 図１（実施例）：１０＋（ａ＋ｂ＋ｃ＋２）×Ａ×２＋
Ａ 図１３（従来）：１０＋｛ａ＋ｂ＋ｃ＋（２×３）＋２
｝×Ａ×２＋Ａ となり、その差は（２×３）×Ａ×２サイクルである。

【００８９】一般に、機能モジュールをテストするため
のテストパターンは多数であり、また同様のテスト手順
を他の機能モジュールに関しても行なうことになるので
、この差によるテスト時間の短縮効果は大きい。

【００９０】また、一般的に図１に示す実施例のスキャ
ンパスと図１３に示す従来のスキャンパスの間でテスト
に必要とするサイクル数の差は、 （選択データ伝搬保持レジスタのビット数＋モードデー
タ伝搬保持レジスタのビット数）×レジスタパスが選択
されているバイパススキャンパスの数×テストパターン
数×２×機能モジュールの数 となり、その因数は、集積回路装置が大規模化，複雑化
するにつれて大きくなる。したがって、集積回路装置が
大規模化，複雑化するにつれて、テスト時間の短縮効果
がより大きく現われる。

【００９１】さらに、図１に示す実施例のスキャンパス
の構成は、図１３に示す従来のスキャンパスと比較して
、必要となる回路要素が同一であるため、回路面積の増
加を生じることなく、テスト時間の短縮効果が得られる
。

【００９２】図３は、この発明の第２の実施例のスキャ
ンパスの構成を示すブロック図である。図において、Ｓ
Ｉ端子３１とＳＯ端子３２との間には、バイパススキャ
ンパス６ａ〜６ｄが直列に接続され、シリアルなデータ
伝搬経路を形成している。各バイパススキャンパスは、
スキャンレジスタ６１と、バイパス線６２と、ＭＵＸ６
３と、選択データ伝搬レジスタ６４，６５とを含む。選
択データ伝搬レジスタ６４，６５は、バイパス線６２に
よって形成されるバイパスパスの上に介挿されている。

【００９３】図４は、図３に示すバイパススキャンパス
のより詳細な構成を示すブロック図である。図において
、スキャンレジスタ６１は、複数のＳＲＬをシリアルに
接続して構成されている。各ＳＲＬは、入力端子６１１
〜６１６を介して、対応する機能モジュールの観測点か
または集積回路装置のシステムデータ入力端子に接続さ
れている。また、各ＳＲＬは、出力端子６２１〜６２６
を介して、対応する機能モジュールの制御点かまたは集
積回路装置のシステムデータ出力端子に接続されている
。ＳＩ端子６０１からシリアルに入力されるデータ（選
択データまたはテストデータ）は、スキャンレジスタ６
１の初段のＳＲＬのＳＩ端子に与えられるとともに、バ
イパス線６２を介して選択データ伝搬レジスタ６４のＳ
Ｉ端子に与えられる。選択データ伝搬レジスタ６４のＳ
Ｏ端子は選択データ伝搬レジスタ６５のＳＩ端子に接続
され、選択データ伝搬レジスタ６５のＳＯ端子はＭＵＸ
６３の一方入力端に接続される。スキャンレジスタ６１
における最終段のＳＲＬのＳＯ端子は、ＭＵＸ６３の他
方入力端に接続される。

【００９４】選択データ伝搬レジスタ６４の出力は、さ
らにラッチ回路６６のデータ端子Ｄに与えられる。選択
データ伝搬レジスタ６５の出力は、さらにラッチ回路６
７のデータ端子Ｄに与えられる。ラッチ回路６６，６７
の各リセット端子Ｒには、入力端子６０６からリセット
信号ＲＳＴが与えられる。ラッチ回路６６，６７の各ト
リガ端子Ｔには、入力端子６０７からモードラッチ信号
ＭＬが与えられる。ラッチ回路６６の出力端子Ｑの出力
信号は、ＯＲ回路６９に与えられる。さらに、ＯＲ回路
６９には、入力端子６０５からシフトクロック信号ＳＣ
１，ＳＣ２が与えられる。ＯＲ回路６９の出力は、選択
データ伝搬レジスタ６４，６５に与えられる。ラッチ回
路６７の出力端子Ｑの出力信号は、選択制御信号として
ＭＵＸ６３に与えられるとともに、ＡＮＤ回路６８に与
えられる。ＡＮＤ回路６８には、入力端子６０５からス
トローブ信号ＳＴＢ，タイミング信号ＴＧ，シフトクロ
ック信号ＳＣ１，ＳＣ２が与えられる。ＡＮＤ回路６８
の出力は、スキャンレジスタ６１における各ＳＲＬに与
えられる。ＭＵＸ６３は、ラッチ回路６７からの選択制
御信号に応答して、スキャンレジスタ６１の出力または
選択データ伝搬レジスタ６５の出力を選択し、ＳＯ端子
６０３に出力する。

【００９５】図５は、図４におけるＳＲＬのより詳細な
構成を示すブロック図である。概略的に言うと、図５に
示すＳＲＬは、図１６に示すＳＲＬからセレクタ５０４
を除いた構成となっている。ラッチ回路５０１の第１の
データ端子Ｄ１にはＳＩ端子５０８からシリアルデータ
が与えられ、第２のデータ端子Ｄ２にはＤＩ端子５０６
からシステムデータまたはテスト結果データが与えられ
る。ラッチ回路５０１の第１のトリガ端子Ｔ１には入力
端子５０９からシフトクロック信号ＳＣ１が与えられ、
第２のトリガ端子Ｔ２には入力端子５０７からストロー
ブ信号ＳＴＢが与えられる。ラッチ回路５０１の出力端
子Ｑの出力信号は、ラッチ回路５０２，５０３の各デー
タ端子Ｄに与えられる。ラッチ回路５０２のトリガ端子
Ｔには、入力端子５１１からシフトクロック信号ＳＣ２
が与えられる。ラッチ回路５０３のトリガ端子Ｔには、
入力端子５１０からタイミング信号ＴＧが与えられる。 ラッチ回路５０２の出力端子Ｑの出力信号は、ＳＯ端子
５１３に与えられる。ラッチ回路５０３の出力端子Ｑの
出力信号は、ＤＯ端子５１２に与えられる。

【００９６】ＳＩ端子５０８は、図４におけるＳＩ端子
６０１または前段のＳＲＬのＳＯ端子５１３に接続され
ている。ＳＯ端子５１３は、次段のＳＲＬのＳＩ端子５
０８または図４におけるＭＵＸ６３の入力端に接続され
ている。ＤＩ端子５０６は、図４における入力端子６１
１〜６１６のいずれかに接続されている。ＤＯ端子５１
２は、図４における出力端子６２１〜６２６のいずれか
に接続されている。入力端子５０７，５０９，５１０お
よび５１１は、図４におけるＡＮＤ回路６８の出力端に
接続されている。

【００９７】図５に示すラッチ回路５０１および５０２
は、それぞれのトリガ端子Ｔ１，Ｔ２にシフトクロック
信号ＳＣ１，ＳＣ２が与えられることにより、ＳＩ端子
５０８とＳＯ端子５１３との間でデータ伝搬用のシフト
レジスタを構成している。また、ラッチ回路５０１は、
入力端子５０７から与えられるストローブ信号ＳＴＢに
応答してＤＩ端子５０６から入力されるテスト結果デー
タをラッチする。また、ラッチ回路５０３は、入力端子
５１０から入力されるタイミング信号ＴＧに応答して、
ラッチ回路５０１にラッチされたテストデータをラッチ
してＤＯ端子５１２に出力する。

【００９８】図６は、図４に示す選択データ伝搬レジス
タ６４のより詳細な構成を示す回路図である。図におい
て、選択データ伝搬レジスタ６４は、Ｎチャネル型のＭ
ＯＳトランジスタＴＲ１，ＴＲ２と、インバータＩＶ１
〜ＩＶ４とを含む。インバータＩＶ１およびＩＶ２は、
逆向きに並列接続されて、いわゆるレシオ型のラッチ回
路６４１を構成している。同様に、インバータＩＶ３お
よびＩＶ４は、逆向きに並列接続されて、いわゆるレシ
オ型のラッチ回路６４２を構成している。トランジスタ
ＴＲ１は、ＳＩ端子６４３とラッチ回路６４１との間に
介挿されている。トランジスタＴＲ１のゲートには、入
力端子６４５からシフトクロック信号ＳＣ１が与えられ
る。トランジスタＴＲ２は、ラッチ回路６４１と６４２
との間に介挿されている。トランジスタ６４２のゲート
には、入力端子６４６からシフトクロック信号ＳＣ２が
与えられる。ラッチ回路６４２の出力信号は、ＳＯ端子
６４４に与えられる。

【００９９】ＳＩ端子６４３は、図４におけるバイパス
線６２を介してＳＩ端子６０１に接続されている。入力
端子６４５および６４６は、ＯＲ回路６９の出力端に接
続されている。

【０１００】図４に示す選択データ伝搬レジスタ６５は
、図６に示す選択データ伝搬レジスタ６４と同様の構成
を有している。ただし、選択データ伝搬レジスタ６５に
おけるＳＩ端子６４３は、選択データ伝搬レジスタ６４
のＳＯ端子６４４に接続されている。また、選択データ
伝搬レジスタ６５におけるＳＯ端子６４４は、ＭＵＸ６
３の入力端およびラッチ回路６７のデータ入力端子Ｄに
接続されている。

【０１０１】図７は、図４に示すＡＮＤ回路６８のより
詳細な構成を示す論理ゲート図である。図において、Ａ
ＮＤ回路６８は、４つのＡＮＤゲート６８ａ〜６８ｄと
、２つのＯＲゲート６８ｆ，６８ｇを含む。ＡＮＤゲー
ト６８ａは、ラッチ回路６７の出力とストローブ信号Ｓ
ＴＢとの論理積を出力する。ＡＮＤゲート６８ｂは、ラ
ッチ回路６７の出力とタイミング信号ＴＧとの論理積を
出力する。ＡＮＤゲート６８ｃはラッチ回路６７の出力
とシフトクロック信号ＳＣ１との論理積を出力する。 ＡＮＤゲート６８ｄはラッチ回路６７の出力とシフトク
ロック信号ＳＣ２との論理積を出力する。ＡＮＤゲート
６８ａ，６８ｂの出力は、それぞれ、ＯＲゲート６８ｆ
，６８ｇに与えられる。さらに、ＯＲゲート６８ｆ，６
８ｇには、それぞれラッチ回路６７の出力信号が反転し
て与えられる。ＯＲゲート６８ｆ，６８ｇおよびＡＮＤ
ゲート６８ｃ，６８ｄの出力は、図４における各ＳＲＬ
に与えられる。

【０１０２】図８は、図４に示すＯＲ回路６９のより詳
細な構成を示す論理ゲート図である。図において、ＯＲ
回路６９は、２つのＯＲゲート６９ａおよび６９ｂを含
む。ＯＲゲート６９ａは、ラッチ回路６６の出力信号と
シフトクロック信号ＳＣ１との論理和を出力する。ＯＲ
ゲート６９ｂは、ラッチ回路６６の出力信号とシフトク
ロック信号ＳＣ２との論理和を出力する。

【０１０３】次に、図３および図４に示すスキャンパス
の動作を以下に説明する。 （１）　　通常動作 通常動作においては、リセット信号ＲＳＴがＨレベルに
立上げられ、ラッチ回路６６，６７がリセットされる。 その結果、ラッチ回路６７の出力信号はＬレベルになる
。ＡＮＤ回路６８においては、ラッチ回路６７の出力信
号がＬレベルであることに応答して、ＯＲゲート６８ｆ
から出力されるストローブ信号ＳＴＢおよびＯＲゲート
６８ｇから出力されるタイミング信号ＴＧがＨレベルに
固定され、ＡＮＤゲート６８ｃから出力されるシフトク
ロック信号ＳＣ１およびＡＮＤゲート６８ｄから出力さ
れるシフトクロック信号ＳＣ２がＬレベルに固定される
。そのため、スキャンレジスタ６１における各ＳＲＬで
は、ラッチ回路５０１，５０３が単なるドライバとして
動作し、ＤＩ端子５０６とＤＯ端子５１２との間でシス
テムデータの伝搬経路が形成される。

【０１０４】（２）　　テスト動作 ■　　選択モード時の動作 （ａ）　　リセット リセット信号ＲＳＴがＨレベルに立上げられ、ラッチ回
路６６および６７がリセットされる。その結果、ラッチ
回路６７の出力信号がＬレベルとなり、ＭＵＸ６３は選
択データ伝搬レジスタ６５の出力信号すなわちバイパス
パスを選択する。一方、ラッチ回路６６の出力信号もＬ
レベルであるため、入力端子６０５から入力されたシフ
トクロック信号ＳＣ１，ＳＣ２は、ＯＲ回路６９を介し
て選択データ伝搬レジスタ６４，６５に与えられる。

【０１０５】上記の動作は、各バイパススキャンパス６
ａ〜６ｄにおいて同様に行なわれる。したがって、すべ
てのバイパススキャンパス６ａ〜６ｄにおいて、バイパ
スパスが選択される。

【０１０６】（ｂ）　　選択データシフトイン図３にお
けるＳＩ端子３１から選択データがシリアルに入力され
る。入力された選択データは、各バイパススキャンパス
６ａ〜６ｄにおけるバイパス上を伝搬される。 このとき、各バイパススキャンパスにおける選択データ
伝搬レジスタ６４，６５は、シフトクロック信号ＳＣ１
，ＳＣ２に同期して、選択データをシフトさせる。

【０１０７】（ｃ）　　選択データの設定入力された選
択データが所定の位置までシフトされると、モードラッ
チ信号ＭＬがＨレベルに立上げられる。 このモードラッチ信号ＭＬに応答して、ラッチ回路６６
は選択データ伝搬レジスタ６４から出力される選択デー
タをラッチし、ラッチ回路６７は選択データ伝搬レジス
タ６５から出力される選択データをラッチする。

【０１０８】後述するテストモードにおいてレジスタパ
スを選択する場合、ラッチ回路６６にはＬレベルまたは
Ｈレベルの選択データがラッチされ、ラッチ回路６７に
はＨレベルの選択データがラッチされる。一方、後述す
るテストモードにおいてバイパスパスを選択する場合は
、ラッチ回路６６にＨレベルの選択データがラッチされ
、ラッチ回路６７にＬレベルの選択データがラッチされ
る。

【０１０９】ラッチ回路６６，６７に、レジスタパス選
択のための選択データがラッチされた場合、ラッチ回路
６７の出力信号はＨレベルとなる。そのため、ＭＵＸ６
３は、スキャンレジスタ６１の出力信号を選択する。ま
た、ＡＮＤ回路６８は、入力端子６０５から入力される
ストローブ信号ＳＴＢ，タイミング信号ＴＧ，シフトク
ロック信号ＳＣ１，ＳＣ２を各ＳＲＬに伝達する。した
がって、スキャンレジスタ６１はデータ伝搬可能状態と
なる。

【０１１０】一方、ラッチ回路６６，６７がバイパスパ
ス選択のための選択データをラッチした場合、ラッチ回
路６７の出力信号はＬレベルとなる。そのため、ＭＵＸ
６３は選択データ伝搬レジスタ６５の出力信号を選択す
る。また、ＡＮＤ回路６８は、入力端子６０５から入力
されるストローブ信号ＳＴＢ，タイミング信号ＴＧ，シ
フトクロック信号ＳＣ１，ＳＣ２を各ＳＲＬに伝達しな
い。したがって、スキャンレジスタ６１はデータ伝搬不
能状態となる。一方、ラッチ回路６６の出力信号はＨレ
ベルとなるため、ＯＲ回路６９は、選択データ伝搬レジ
スタ６４，６５に与えられるシフトクロック信号ＳＣ１
，ＳＣ２をＨレベルに固定する。その結果、選択データ
伝搬レジスタ６４，６５は、図６におけるトランジスタ
ＴＲ１，ＴＲ２が常時オン状態となり、ＳＩ端子６４３
とＳＯ端子６４４との間がデータスルー状態となる。 すなわち、選択データ伝搬レジスタ６４，６５は、シフ
ト動作を行なわずに、入力データをスルーさせる。

【０１１１】■　　テストモード時の動作（ａ）　　テ
ストデータシフトイン 図３におけるＳＩ端子３１から、テストデータがシリア
ルに入力される。入力されたテストデータは、バイパス
スキャンパス６ａ〜６ｄを順次伝搬されていく。このと
き、あるバイパススキャンパスがレジスタパスを選択し
ていれば、ＳＩ端子６０１から入力されたテストデータ
は、スキャンレジスタ６１の各ＳＲＬによりシフトされ
て、ＭＵＸ６３からＳＯ端子６０３に出力される。一方
、バイパススキャンパスがバイパスパスを選択している
場合、ＳＩ端子６０１から入力されるテストデータは、
選択データ伝搬レジスタ６４，６５を通過してＭＵＸ６
３からＳＯ端子６０３に出力される。このとき、選択デ
ータ伝搬レジスタ６４，６５はシフト動作を行なわない
ため、図１および図２に示す実施例に比べて、テストデ
ータ伝搬時におけるデータ伝搬経路のビット長が短くな
る。したがって、図３および図４に示す実施例は、より
短い時間でテストデータをシフトインすることができる
。

【０１１２】（ｂ）　　テストデータの印加と取込みテ
ストデータのシフトインが終了すると、タイミング信号
ＴＧがＨレベルに立上げられる。これによって、テスト
データが設定されているスキャンレジスタ６１において
は、各ＳＲＬにおけるラッチ回路５０３がラッチ回路５
０１に保持されているテストデータを取込んでラッチす
る。ラッチ回路５０３にラッチされたテストデータは、
ＤＯ端子５１２を介して対応する機能モジュールの制御
点に与えられる。

【０１１３】次に、ストローブ信号ＳＴＢがＨレベルに
立上げられる。これによって、レジスタパスが選択され
ているバイパススキャンパスであって機能モジュールの
観測点に接続されているＳＲＬでは、ラッチ回路５０１
が対応する機能モジュールから出力されるテスト結果デ
ータをＤＩ端子５０６を介して取込みラッチする。

【０１１４】（ｃ）　　テスト結果データシフトアウト
所定のＳＲＬに保持されたテスト結果データが、ノンオ
ーバーラップな２相のシフトクロック信号ＳＣ１，ＳＣ
２に同期してシフトされ、ＳＯ端子３２から外部へシリ
アルに出力される。このとき、バイパスパスが選択され
ているバイパススキャンパスにおいては、ＳＩ端子６０
１から入力されるテスト結果データは選択データ伝搬レ
ジスタ６４，６５を通過してＭＵＸ６３からＳＯ端子６
０３に出力される。テストデータのシフトインのときと
同様に、選択データ伝搬レジスタ６４，６５はシフト動
作を行なっていないので、データの伝搬経路のビット長
が図１および図２に示す実施例よりも短くなり、より一
層テスト結果データのシフトアウト時間を短縮化できる
。

【０１１５】図９は、この発明の第３の実施例のスキャ
ンパスの構成を示すブロック図である。図において、Ｓ
Ｉ端子３１とＳＯ端子３２との間には、複数のバイパス
スキャンパス７ａ〜７ｄが直列に接続され、シリアルな
データ伝搬経路を形成している。各バイパススキャンパ
ス７ａ〜７ｄは、スキャンレジスタ７１と、バイパス線
７２と、ＭＵＸ７３と、選択データ伝搬レジスタ７４，
７５とを含む。図９に示すスキャンパスが図３に示すス
キャンパスと異なる点は、選択データ伝搬レジスタ７４
，７５がスキャンレジスタ７１およびバイパス線７２と
並列的に設けられていることである。すなわち、選択デ
ータ伝搬レジスタ７４，７５は、スキャンレジスタ７１
およびバイパス線７２とは別の独自の選択データ伝搬経
路を形成している。

【０１１６】図１０は、図９に示すバイパススキャンパ
スのより詳細な構成を示すブロック図である。図におい
て、スキャンレジスタ７１は複数のＳＲＬを直列に接続
されて構成されている。各ＳＲＬは図５に示すＳＲＬと
同様の構成を有している。各ＳＲＬは、入力端子７１１
〜７１６を介して対応する機能モジュールの観測点と接
続されている。また、各ＳＲＬは、出力端子７２１〜７
２６を介して対応する機能モジュールの制御点と接続さ
れている。スキャンレジスタ７１は、ＳＩ端子７０１と
ＭＵＸ７３の入力端との間に介挿されている。バイパス
線７２は、ＳＩ端子７０１とＭＵＸ７３の入力端との間
に介挿されている。選択データ伝搬レジスタ７４，７５
は、ＳＩ端子７０１とＭＵＸ７３の入力端との間に介挿
されている。選択データ伝搬レジスタ７４，７５は、図
６に示す選択データ伝搬レジスタと同様の構成を有して
いる。

【０１１７】選択データ伝搬レジスタ７４の出力信号は
ラッチ回路７６のデータ端子Ｄに与えられる。選択デー
タ伝搬レジスタ７５の出力信号はラッチ回路７７のデー
タ端子Ｄに与えられる。ラッチ回路７６，７７の各トリ
ガ端子Ｔには、入力端子７０７を介してモードラッチ信
号ＭＬが与えられる。ラッチ回路７６，７７のリセット
端子Ｒには、入力端子７０６を介してリセット信号ＲＳ
Ｔが与えられる。ラッチ回路７６の出力端子Ｑの出力信
号は、ＭＵＸ７３に与えられるとともに、ＡＮＤ回路７
８に与えられる。ラッチ回路７７の出力端子Ｑの出力信
号は、ＭＵＸ７３に与えられるとともに、ＡＮＤ回路７
８に与えられる。ＭＵＸ７３は、ラッチ回路７６，７７
の出力信号に応答して、レジスタパス，バイパスパス，
選択データ伝搬パスのいずれかを選択する。ＭＵＸ７３
の出力信号は、ＳＯ端子７０３に与えられる。ＡＮＤ回
路７８には、入力端子７０５からストローブ信号ＳＴＢ
，タイミング信号ＴＧ，シフトクロック信号ＳＣ１，Ｓ
Ｃ２が与えられる。選択データ伝搬レジスタ７４，７５
には、入力端子７０５からシフトクロック信号ＳＣ１，
ＳＣ２が与えられる。ＡＮＤ回路７８の出力は、スキャ
ンレジスタ７１における各ＳＲＬに与えられる。

【０１１８】図１１は、図１０に示すＡＮＤ回路７８の
より詳細な構成を示す論理ゲート図である。図において
、ＡＮＤ回路７８は、４つのＡＮＤゲート７８ａ〜７８
ｄと、２つのＯＲゲート７８ｆ，７８ｇとを含む。ＡＮ
Ｄゲート７８ａは、ラッチ回路７６，７７の出力信号と
ストローブ信号ＳＴＢとの論理積を出力する。ＡＮＤゲ
ート７８ｂは、ラッチ回路７６，７７の出力信号とタイ
ミング信号ＴＧとの論理積を出力する。ＡＮＤゲート７
８ｃは、ラッチ回路７６，７７の出力信号とシフトクロ
ック信号ＳＣ１との論理積を出力する。ＡＮＤゲート７
８ｄは、ラッチ回路７６，７７の出力信号とシフトクロ
ック信号ＳＣ２との論理積を出力する。ＡＮＤゲート７
８ａ，７８ｂの出力は、それぞれ、ＯＲゲート７８ｆ，
７８ｇに与えられる。ＯＲゲート７８ｆ，７８ｇには、
さらにラッチ回路７７の出力信号が反転されて与えられ
る。ＯＲゲート７８ｆ，７８ｇの出力およびＡＮＤゲー
ト７８ｃ，７８ｄの出力は、スキャンレジスタ７１にお
ける各ＳＲＬに与えられる。

【０１１９】次に、図９および図１０に示す実施例の動
作を説明する。 （１）　　通常動作 通常動作においては、リセット信号ＲＳＴがＨレベルに
立上げられ、ラッチ回路７６，７７がリセットされる。 したがって、ラッチ回路７６，７７の出力信号は、いず
れもＬレベルとなる。その結果、ＡＮＤ回路７８におけ
るＯＲゲート７８ｆ，７８ｇの出力信号はＨレベルに固
定され、ＡＮＤゲート７８ｃ，７８ｄの出力信号はＬレ
ベルに固定される。すなわち、スキャンレジスタ７１に
おける各ＳＲＬには、Ｈレベルのストローブ信号ＳＴＢ
，タイミング信号ＴＧが与えられ、Ｌレベルのシフトク
ロック信号ＳＣ１，ＳＣ２が与えられる。したがって、
各ＳＲＬでは、ラッチ回路５０１，５０３が単なるドラ
イバとして動作し、ＤＩ端子５０６とＤＯ端子５１２と
の間がデータスルー状態となる。したがって、各ＳＲＬ
は、ＤＩ端子５０６から入力されたシステムデータをＤ
Ｏ端子５１２に伝搬する。

【０１２０】上記の動作は、すべてのバイパススキャン
パス７ａ〜７ｄにおいて同様に行なわれる。

【０１２１】（２）　　テスト動作 ■　　選択モード時の動作 （ａ）　　リセット リセット信号ＲＳＴがＨレベルに立上げられ、ラッチ回
路７６，７７がリセットされる。そのため、ラッチ回路
７６，７７の出力信号がいずれもＬレベルとなる。ＭＵ
Ｘ７３は、ラッチ回路７６，７７の出力信号がいずれも
Ｌレベルであるとき、選択データ伝搬レジスタ７５の出
力信号すなわち選択データ伝搬パスを選択する。

【０１２２】上記の動作は、すべてのバイパススキャン
パス４ａ〜４ｄにおいて同様に行なわれる。したがって
、すべてのバイパススキャンパス４ａ〜４ｄにおいて、
選択データ伝搬パスが選択されることになる。

【０１２３】（ｂ）　　選択データシフトイン図９にお
けるＳＩ端子３１から選択データがシリアルに入力され
る。入力された選択データは、各バイパススキャンパス
７ａ〜７ｄにおける選択データ伝搬パス上を伝搬される
。このとき、選択データ伝搬レジスタ７４，７５にはノ
ンオーバーラップな２相シフトクロック信号ＳＣ１，Ｓ
Ｃ２が与えられ、入力された選択データをシフトする。

【０１２４】（ｃ）　　選択データの設定入力された選
択データがスキャンパスの所定の位置までシフトされる
と、モードラッチ信号ＭＬがＨレベルに立上げられる。 このモードラッチ信号ＭＬに応答して、ラッチ回路７６
は選択データ伝搬レジスタ７４から出力される選択デー
タをラッチする。また、ラッチ回路７７は選択データ伝
搬レジスタ７５から出力される選択データをラッチする
。後述するテストモードにおいてレジスタパスが選択さ
れる場合、ラッチ回路７６，７７には、いずれもＨレベ
ルの選択データがラッチされる。後述するテストモード
においてバイパスパスが選択される場合、ラッチ回路７
６，７７には、相補的な選択データがラッチされる。す
なわち、ラッチ回路７６にＨレベルの選択データがラッ
チされる場合、ラッチ回路７７にＬレベルの選択データ
がラッチされる。また、ラッチ回路７６にＬレベルの選
択データがラッチされる場合、ラッチ回路７７にＨレベ
ルの選択データがラッチされる。

【０１２５】ラッチ回路７６，７７の両方にＨレベルの
選択データがラッチされた場合、ＭＵＸ７３はスキャン
レジスタ７１の出力信号すなわちレジスタパスを選択す
る。また、ＡＮＤ回路７８は、入力端子７０５から与え
られるストローブ信号ＳＴＢ、タイミング信号ＴＧ，シ
フトクロック信号ＳＣ１，ＳＣ２を、スキャンレジスタ
７１における各ＳＲＬに伝達する。一方、ラッチ回路７
６にＨレベル（またはＬレベル）の選択データがラッチ
され、ラッチ回路７７にＬレベル（またはＨレベル）の
選択データがラッチされた場合、ＭＵＸ７３はバイパス
線７２すなわちバイパスパスを選択する。このとき、Ａ
ＮＤ回路７８は、入力端子７０５から与えられるストロ
ーブ信号ＳＴＢ，タイミング信号ＴＧ，シフトクロック
信号ＳＣ１，ＳＣ２を、スキャンレジスタ７１の各ＳＲ
Ｌに伝達しない。そのため、スキャンレジスタ７１は、
データ伝搬不能状態となる。

【０１２６】■　　テストモード時の動作（ａ）　　テ
ストデータシフトイン 図９におけるＳＩ端子３１からテストデータがシリアル
に入力される。入力されたテストデータは、バイパスス
キャンパス７ａ〜７ｄを順番に伝搬する。このとき、レ
ジスタパスが選択されているバイパススキャンパスにお
いては、ＳＩ端子７０１から入力されたテストデータが
スキャンレジスタ７１における各ＳＲＬによってシフト
されて、ＭＵＸ７３からＳＯ端子７０３に出力される。 一方、バイパスパスが選択されているバイパススキャン
パスにおいては、ＳＩ端子７０１から入力されたテスト
データがバイパス線７２を介してＭＵＸ７３からＳＯ端
子７０３に出力される。

【０１２７】上記のごとく、バイパスパスが選択されて
いるバイパススキャンパスにおいては、入力されたテス
トデータがバイパス線７２を通ってＳＯ端子７０３に出
力される。したがって、バイパスパス上に選択データ伝
搬保持レジスタ４４およびモードデータ伝搬保持レジス
タ４５が介挿された図１および図２に示す実施例に比べ
て、テストデータの伝搬経路のビット長が短くなり、テ
ストデータのシフトイン動作にかかる時間を短縮化する
ことができる。

【０１２８】（ｂ）　　テストデータの印加と取込みテ
ストデータのシフトインが終了すると、タイミング信号
ＴＧがＨレベルに立上げられる。その結果、レジスタパ
スが選択されているバイパススキャンパスにおいては、
スキャンレジスタ７１における各ＳＲＬのラッチ回路５
０３がラッチ回路５０１に保持されている選択データを
ラッチし、ＤＯ端子５１２から対応する機能モジュール
の制御点に出力する。一方、バイパスパスが選択されて
いるバイパススキャンパスにおいては、ＡＮＤ回路７８
によって各ＳＲＬへのストローブ信号ＳＴＢ，タイミン
グ信号ＴＧ，シフトクロック信号ＳＣ１，ＳＣ２の伝達
が阻止されているので、各ＳＲＬは何の動作も行なわな
い。

【０１２９】機能モジュールの制御点へのテストデータ
の印加が終了すると、ストローブ信号ＳＴＢがＨレベル
に立上げられる。応じて、レジスタパスが選択されてい
るバイパススキャンパスにおいては、スキャンレジスタ
７１における各ＳＲＬのラッチ回路５０１がＤＩ端子５
０６を介して与えられる対応する機能モジュールからの
テスト結果データをラッチする。一方、バイパスパスが
選択されているバイパススキャンパスにおいては、ＡＮ
Ｄ回路７８が各ＳＲＬへのストローブ信号ＳＴＢ，タイ
ミング信号ＴＧ，シフトクロック信号ＳＣ１，ＳＣ２の
伝達を阻止しているので、各ＳＲＬは何の動作も行なわ
ない。

【０１３０】（ｃ）　　テスト結果データシフトアウト
所定のＳＲＬへのテスト結果データの取込みが終了する
と、ノンオーバーラップな２相シフトクロック信号ＳＣ
１，ＳＣ２が各バイパススキャンパス７ａ〜７ｄに与え
られる。これによって、レジスタパスが選択されている
バイパススキャンパスにおいては、各ＳＲＬに保持され
たテスト結果データが、順次シフトされてＭＵＸ７３か
らＳＯ端子７０３に出力される。一方、バイパスパスが
選択されているバイパススキャンパスにおいては、ＳＩ
端子７０１から入力されたテスト結果データがバイパス
線７２を経由してＭＵＸ７３からＳＯ端子７０３に出力
される。上記のようにして伝搬されるテスト結果データ
は、ＳＯ端子３２からシリアルに外部に出力される。

【０１３１】上記のごとく、バイパスパスが選択されて
いるバイパススキャンパスにおいては、テスト結果デー
タがバイパス線７２を介してＳＯ端子７０３に出力され
る。そのため、バイパスパス上に選択データ伝搬保持レ
ジスタ４４，モードデータ伝搬保持レジスタ４５が介挿
されている図１および図２に示す実施例に比べて、テス
ト結果データの伝搬経路のビット長が短くなり、テスト
結果データをより早くシフトアウトすることができる。

【０１３２】なお、上記の各実施例は、集積回路装置内
のテストのために用いられるスキャンパスとして構成さ
れているが、この発明はテスト以外の用途に用いられて
もよい。たとえば、スキャンパスは、テストデータ以外
のデータ（たとえばシステムデータ）を伝搬させて集積
回路装置装置内の制御点に与え、観測点から何らかのデ
ータを取込んでシフトし外部へ出力するように構成され
てもよい。

【０１３３】また、ＳＩ端子３１とＳＯ端子３２との間
に介挿されるバイパススキャンパスの数および各バイパ
ススキャンパスのスキャンレジスタが有するＳＲＬの数
は、上記各実施例のものに限定されることはなく、任意
の数であってよい。

【０１３４】

【発明の効果】以上のように、この発明によれば、デー
タの伝搬時間が短く、しかも配線の集中によるチップ面
積の増大が生じず、さらにピン数の増加を伴わない極め
て優れたバイパススキャンパスを得ることができる。

【図面の簡単な説明】

【図１】この発明の第１の実施例のスキャンパスの構成
を示すブロック図である。

【図２】図１におけるバイパススキャンパスのより詳細
な構成を示すブロック図である。

【図３】この発明の第２の実施例のスキャンパスの構成
を示すブロック図である。

【図４】図３におけるバイパススキャンパスのより詳細
な構成を示すブロック図である。

【図５】図４におけるＳＲＬのより詳細な構成を示すブ
ロック図である。

【図６】図４における選択データ伝搬レジスタのより詳
細な構成を示す回路図である。

【図７】図４におけるＡＮＤ回路６８のより詳細な構成
を示す論理ゲート図である。

【図８】図４におけるＯＲ回路６９のより詳細な構成を
示す論理ゲート図である。

【図９】この発明の第３の実施例のスキャンパスの構成
を示すブロック図である。

【図１０】図９におけるバイパススキャンパスのより詳
細な構成を示すブロック図である。

【図１１】図１０におけるＡＮＤ回路７８のより詳細な
構成を示す論理ゲート図である。

【図１２】スキャン設計された従来の集積回路装置の構
成の一例を示すブロック図である。

【図１３】図１２に示す集積回路装置からスキャンパス
のみを抜出して示したブロック図である。

【図１４】図１３におけるバイパススキャンパスのより
詳細な構成を示すブロック図である。

【図１５】図１４における選択データ保持レジスタのよ
り詳細な構成を示すブロック図である。

【図１６】図１４におけるＳＲＬのより詳細な構成を示
すブロック図である。

【図１７】図１２に示す従来の集積回路装置におけるテ
スト動作の手順を示すフローチャートである。

【図１８】図１７におけるステップＳ１のより詳細な処
理手順を示すフローチャートである。

【図１９】図１７におけるステップＳ２のより詳細な処
理手順を示すフローチャートである。

【図２０】従来の集積回路装置において、テスト対象と
なる機能モジュールの制御点に接続されたＳＲＬの動作
を示すタイミングチャートである。

【図２１】従来の集積回路装置において、テスト対象と
なる機能モジュールの観測点に接続されたＳＲＬの動作
を示すタイミングチャートである。

【符号の説明】

４ａ〜４ｄ，６ａ〜６ｄ，７ａ〜７ｄ…バイパススキャ
ンパス ３１…シリアルデータが入力されるＳＩ端子３２…シリ
アルデータが出力されるＳＯ端子４１，６１，７１…ス
キャンレジスタ ４２，６２，７２…バイパス線 ４３，６３，７３…マルチプレクサ ４４…選択データ伝搬保持レジスタ ４５…モードデータ伝搬保持レジスタ ６４，６５，７４，７５…選択データ伝搬レジスタ４０
１，６０１，７０１…バイパススキャンパスのＳＩ端子 ４０３，６０３，７０３…バイパススキャンパスのＳＯ
端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　内部に１以上の制御点と１以上の観測
   点とが存在する集積回路装置に用いられ、外部から入力
   される制御点データを伝搬して当該制御点に与え、当該
   観測点から得られる観測点データを伝搬して外部へ出力
   するバイパススキャンパスであって、データの伝搬経路
   を選択するための選択データおよび前記制御点データを
   、それぞれシリアルに入力するための単一のデータ入力
   端子、前記観測点データをシリアルに出力するための単
   一のデータ出力端子、それぞれが前記制御点および／ま
   たは前記観測点に結合された１以上のシフトレジスタラ
   ッチが直列に接続されて構成され、前記データ入力端子
   と前記データ出力端子との間に介挿されて前記制御点デ
   ータおよび前記観測点データをシフトおよび保持するス
   キャンレジスタ手段、前記データ入力端子と前記データ
   出力端子との間に介挿され、前記スキャンレジスタ手段
   を迂回するデータのバイパス経路を形成するバイパス手
   段、少なくとも前記スキャンレジスタ手段に対して並列
   的に配置され、前記データ入力端子から入力された前記
   選択データをシフトおよび保持する選択データ伝搬保持
   手段、および前記選択データ伝搬保持手段に保持された
   選択データに基づいて、前記制御点データおよび前記観
   測点データの伝搬経路として、前記スキャンレジスタ手
   段によって形成されるレジスタパスと前記バイパス手段
   によって形成されるバイパスパスとのいずれかを選択し
   て前記データ出力端子に接続する選択手段を備える、バ
   イパススキャンパス。
2. 【請求項２】　　その内部に複数の制御点と複数の観測
   点とが存在する集積回路装置であって、データの伝搬経
   路を選択するための選択データおよび前記制御点に与え
   るべき制御点データを、それぞれシリアルに入力するた
   めの単一の外部データ入力端子、前記観測点から得られ
   る観測点データをシリアルに出力するための単一の外部
   データ出力端子、前記外部データ入力端子と前記外部デ
   ータ出力端子との間に直列的に接続され、前記選択デー
   タ，前記制御点データおよび前記観測点データに関して
   、シリアルな伝搬経路を形成する１以上のバイパススキ
   ャンパスを備え、各前記バイパススキャンパスは、前記
   選択データおよび前記制御点データを、それぞれシリア
   ルに入力するための単一の内部データ入力端子と、前記
   観測点データをシリアルに出力するための単一の内部デ
   ータ出力端子と、それぞれが前記制御点および／または
   前記観測点に結合された１以上のシフトレジスタラッチ
   が直列に接続されて構成され、前記内部データ入力端子
   と前記内部データ出力端子との間に介挿されて前記制御
   点データおよび前記観測点データをシフトおよび保持す
   るスキャンレジスタ手段と、前記内部データ入力端子と
   前記内部データ出力端子との間に介挿され、前記スキャ
   ンレジスタ手段を迂回するデータのバイパス経路を形成
   するバイパス手段と、少なくとも前記スキャンレジスタ
   手段に対して並列的に配置され、前記内部データ入力端
   子から入力された前記選択データをシフトおよび保持す
   る選択データ伝搬保持手段と、前記選択データ伝搬保持
   手段に保持された選択データに基づいて、前記制御点デ
   ータおよび前記観測点データの伝搬経路として、前記ス
   キャンレジスタ手段によって形成されるレジスタパスと
   前記バイパス手段によって形成されるバイパスパスとの
   いずれかを選択して前記内部データ出力端子に接続する
   選択手段とを備える、集積回路装置。