JP2947497B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、テスト時に入出力ピン
の近傍でスキャンパスを形成するためのバウンダリ・ス
キャン・レジスタが内蔵された半導体集積回路に係り、
特に、入出力回路セルを、チップ周辺の入出力回路領域
に連続的に配置するだけで、クロック・スキューを意識
することなく、スキャンパスが形成できるようにした半
導体集積回路に関するものである。

【０００２】

【従来の技術】テストの容易性を補償したり、テストパ
ターンを自動的に発生する検査ツールの使用を許容する
ために、半導体集積回路に、テスト時に入出力ピンの近
傍でスキャンパスを形成するためのバウンダリ・スキャ
ン・レジスタを内蔵させたものがある。

【０００３】このようなバウンダリ・スキャン・レジス
タが内蔵された半導体集積回路は、従来、バウンダリ・
スキャン・レジスタを内蔵した専用のゲートセル（バウ
ンダリ・スキャン・セル）で設計し、図１及び図２に示
すチップレイアウトの如く、システム回路１２と同一の
ユーザ回路領域１０に、同一の配置・配線手法で組み込
まれていた。図１及び図２において、１４はバウンダリ
・スキャン・レジスタ、１６はバウンダリ・スキャン・
データライン、２０は、入力バッファ回路２２や出力バ
ッファ回路２４が配置される入出力回路領域、３０は、
該入出力回路領域２０内に配置された電源リング３２、
３４を含む電源リング領域である。

【０００４】一方、従来、半導体集積回路に組み込む回
路の最大動作速度は、標準プロセス時のデータに基づい
た回路シミュレーション等によって見積っていた。又、
その半導体集積回路が製造された段階で、組み込まれて
いる回路を実際に動作させながらその実動作速度を測定
すると共に、前記最大動作速度の見積りと、測定された
前記実動作速度との比較によって、その製造時のプロセ
スによる動作速度のばらつきの度合を評価していた。

【０００５】なお、このような前記最大動作速度の見積
りや前記実動作速度の測定に際しては、半導体集積回路
に組み込む回路全体ではなく、その回路内の一部にのみ
注目することで、その測定作業能率の向上が図られてい
る。又、このような見積りや測定に好適な専用回路を測
定対象の半導体集積回路へと組み込んでおくことで、こ
のような測定作業の能率向上が図られている。

【０００６】

【発明が解決しようとする課題】しかしながら、従来の
ようにバウンダリ・スキャン・レジスタ１４をユーザ回
路領域１０に配置する方法では、システム回路１２を設
計する際に、バウンダリ・スキャン・レジスタが存在す
ることを意識して設計しなければならず、設計が複雑で
ある。又、バウンダリ・スキャン・レジスタ１４の配設
位置が必ずしも一定しないため、そのクロック・スキュ
ーを意識した配置・配線を行わなければならず、設計が
一層複雑である等の問題を有していた。

【０００７】一方、前述のような回路シミュレーション
等による最大動作速度の見積では、測定精度上の問題が
あった。これは、半導体集積回路に組み込まれる被測定
回路の配線長の見積り精度が十分でないこと等による。

【０００８】又、前述のような回路シミュレーション等
による最大動作速度の見積りでも、又、前述のような製
造された半導体集積回路での実動作速度の測定でも、組
み込まれる回路をシミュレーションあるいは実動作させ
るものであるため、異なる回路が組み込まれた半導体集
積回路同士で、前述のような最大動作速度の見積りの相
互比較や、前述のような実動作速度の相互比較は困難で
あった。一方、前述のようにこのような見積りや測定に
好適な専用回路を半導体集積回路内に組み込むようにし
た場合には、組み込まれた該専用回路分だけ集積度が低
下してしまうという問題がある。

【０００９】本発明は、前記従来の問題点を解消するべ
く成されたもので、バウンダリ・スキャン・レジスタ及
びデータリングを内蔵した入出力回路セルをチップ周辺
の入出力回路領域に連続的に配置するだけで、クロック
・スキューの問題を含まないスキャンパスを形成するこ
とが可能な、半導体集積回路を提供することを第１目的
とする。

【００１０】又、製造された段階の半導体集積回路での
実際の動作速度を、より容易に、又、より精度良く見積
れるようにし、異なる回路が組み込まれた半導体集積回
路間でも実動作速度の相互比較がより容易な半導体集積
回路を提供することを第２目的とする。

【００１１】

【課題を解決するための手段】本発明は、テスト時に入
出力ピンの近傍でスキャンパスを形成するためのバウン
ダリ・スキャン・レジスタが内蔵された半導体集積回路
において、各入出力回路セルにバウンダリ・スキャン・
レジスタ及びデータリングを内蔵し、更に、該入出力回
路セルに、バウンダリ・スキャン・チェインが形成され
たときに該入出力回路セルへと両隣接するものそれぞれ
との、スキャンデータの取り込みタイミングに用いるク
ロック信号の伝達経路に用いるクロックバッファを内蔵
し、該入出力回路セルをチップ周辺の入出力回路領域に
連続的に配置するだけで、スキャンパスが形成されるよ
うになっていると共に、前記両隣接するものそれぞれに
対して、前記スキャンデータの入力及び出力の方向と逆
方向の、前記クロック信号の入力及び出力の方向となる
ように、前記クロックバッファが設けられ、接続されて
いることにより、前記第１目的を達成すると共に、前記
第２目的を達成したものである。

【００１２】

【００１３】

【００１４】

【作用】本発明においては、各入出力回路セルにバウン
ダリ・スキャン・レジスタ及びデータリングを内蔵した
ので、該入出力回路セルをチップ周辺の入出力回路領域
に連続的に配置するだけで、スキャンパスが形成され
る。従って、従来のようにバウンダリ・スキャン・レジ
スタをユーザ回路領域に組み込む必要がなく、バウンダ
リ・スキャン・レジスタの存在を意識しないで、ユーザ
回路のシステム設計をすることができる。更に、バウン
ダリ・スキャン・レジスタのための特別な配置・配線を
行うことなく、バウンダリ・スキャン・レジスタを規則
正しく配置することができ、クロック・スキューの問題
を含まないスキャンパスを得ることができる。

【００１５】特に、バウンダリ・スキャン・レジスタ
を、電源リングと同じ位置に積層配置した場合には、入
出力回路の空領域にバウンダリ・スキャン・レジスタを
組み込むことができ、スペースを節約することができ
る。

【００１６】なお、本発明はこれに限定されるものでは
ないが、本発明において、製造された段階の半導体集積
回路での実際の動作速度を、より容易に、又、より精度
良く見積れるようにしたものも見出している。これは、
本発明の半導体集積回路が備える前記入出力回路セルに
おいて、所定の形態で、所定のクロックバッファを備え
るというものである。又、該クロックバッファの遅延時
間の測定から、組込まれる回路の実際の動作速度を見積
るというものである。このように実際の動作速度を見積
れるようにしたものについては、第２実施例として、よ
り詳しく後述する。

【００１７】

【実施例】以下図面を参照して、本発明の実施例を詳細
に説明する。

【００１８】まず、本願の第１実施例は、図３及び図４
に示す如く、テスト時に入出力ピンの近傍でスキャンパ
スを形成するためのバウンダリ・スキャン・レジスタが
内蔵された半導体集積回路において、各入出力回路セル
４０にバウンダリ・スキャン・レジスタ４２及びバウン
ダリ・スキャン・データリング４４を内蔵し、該入出力
回路セル４０をチップ周辺の入出力回路領域２０に連続
的に配置するだけで、スキャンパスが形成されるように
したものである。本実施例は、前述した第２目的につい
ては特に配慮していないものの、このように第１目的を
達成することができ、本発明の特徴を部分的に例示して
いる。

【００１９】前記バウンダリ・スキャン・レジスタ４２
は、図４に示した如く、入出力回路セル４０の電源リン
グ領域３０に、電源リング３２、３４に対して積層配置
されている。従って、バウンダリ・スキャン・レジスタ
４２を入出力回路セル４０に内蔵することによるスペー
ス増加を防ぎ、従来ユーザ回路領域１０内に配置してい
たバウンダリ・スキャン・セルの分だけ、システム回路
１２を多くユーザ回路領域１０に配置することが可能と
なる。

【００２０】なお、バウンダリ・スキャン・レジスタの
配設位置は、電源リング領域に限定されない。

【００２１】図５は、本発明の第２実施例に用いられる
入出力回路セル部分の回路図である。

【００２２】この図５において、各入出力回路セル４０
a は、バウンダリ・スキャン・レジスタ４２と、クロッ
クバッファ５２とを備える。又、該入出力回路セル４０
a は、それぞれ、図示されない前述したような前記入力
バッファ回路２２あるいは前記出力バッファ回路２４
の、少なくともいずれか一方を備える。又、各入出力回
路セル４０a は、前記第１実施例と同様の、前記電源リ
ング３２及び３４と、前記バウンダリスキャンデータリ
ング４４を備える。

【００２３】この図５では、前記入出力回路セル４０a
は、合計n 個示されている。これらは、バウンダリ・ス
キャン・チェインが形成された場合には、全体としてシ
フトレジスタの如く動作する。又、このようにバウンダ
リ・スキャン・チェインが形成されると、各スキャンデ
ータＤ１〜Ｄ（n ＋１）は、この図５において左方から
右方へと、クロック信号Ｃ１〜Ｃ（n ＋１）に従って順
次シフトされる。該クロック信号Ｃ１〜Ｃ（n ＋１）
は、この図５において右方から入力される。又、各入出
力回路セル４０a が備える各クロックバッファ５２を経
て、クロック信号Ｃ２、クロック信号Ｃ３と順次伝達さ
れ、この図５の左端の前記入出力回路セル４０a からは
クロック信号Ｃ（n ＋１）が出力される。

【００２４】このように、本実施例においての特徴は、
前述の如くバウンダリ・スキャン・チェインが形成され
たときに、その入出力回路セル４０a へと両隣接するも
のそれぞれとの、スキャンデータの取込みタイミングに
用いるクロック信号の伝達経路に用いる前記クロックバ
ッファ５２を、それぞれの前記入出力回路セル４０aが
備えている点である。又、本実施例の特徴は、前記両隣
接するものそれぞれに対して、前記スキャンデータＤ１
〜Ｄ（n ＋１）の入力及び出力の方向と逆方向の、前記
クロック信号Ｃ１〜Ｃ（n ＋１）の入力及び出力の方向
となるように、前記クロックバッファ５２が設けられ、
接続されている点である。

【００２５】即ち、この図５においては、前記スキャン
データＤ１〜Ｄ（n ＋１）は、左方から右方へとシフト
される。一方、これとは逆方向に、前記クロック信号Ｃ
１〜Ｃ（n ＋１）は、この図５において右方から左方へ
と伝達されるように、前記入出力回路セル４２のそれぞ
れの前記クロックバッファ５２が設けられ、接続されて
いる。

【００２６】従って、この図５において左方から入力さ
れる前記スキャンデータＤ１を入力する、この図５にお
いて最も左端の前記入出力回路セル４０a には、これ以
外の前記入出力回路セル４０a のいずれよりも遅れた前
記クロック信号Ｃn が入力されている。又、左端の該入
出力回路セル４０a の前記バウンダリ・スキャン・レジ
スタ４２では、該クロック信号Ｃn を入力する前記クロ
ックバッファ５２が出力する前記クロック信号Ｃ（n ＋
１）が用いられる。該クロック信号Ｃ（n ＋１）は、こ
の図５において右側から入力される前記クロック信号Ｃ
１が、合計n 個の前記クロックバッファ５２の分だけ信
号が遅延されたものとなっている。

【００２７】即ち、該クロック信号Ｃ（n ＋１）の前記
クロック信号Ｃ１に対する信号遅延の度合は、複数の前
記クロックバッファ５２の直列接続にて蓄積される。
又、例えばその半導体集積回路の製造プロセスのばらつ
き等による、これらクロックバッファ５２の信号遅延の
変動も、このような直列接続にて蓄積される。

【００２８】なお、このような前記クロックバッファ５
２の信号遅延又該信号遅延の変動、即ちこれらクロック
バッファ５２の動作速度及び該動作速度の変動は、これ
らが組込まれている半導体集積回路の製造プロセス等に
よる遅延時間や動作速度への影響を評価するために有効
な情報となっている。

【００２９】図６は、前記第２実施例での、半導体集積
回路の実際の動作速度を見積ることの原理を示すタイム
チャートである。

【００３０】この図６のタイムチャートでは、前記図５
において右方から入力される前記クロック信号Ｃ１、即
ちクロック信号ＣＩが示されている。又、該タイムチャ
ートでは、前記図５において左方から出力される前記ク
ロック信号Ｃ（n ＋１）、即ちクロック信号ＣＯが示さ
れている。該タイムチャートでは、前記図５において左
方から入力される前記スキャンデータＤ１、即ちスキャ
ンデータＤＩが示されている。又、この図６を用いた以
下の説明は、前記図５の左端の前記入出力セル４０a に
対するものとなる。

【００３１】まず、前記図５の左端の該入出力回路セル
４０a 内の前記バウンダリ・スキャン・レジスタ４２
は、この図６に示される如く、前記クロック信号ＣＯの
立上がりにて、前記スキャンデータＤＩを取込む。一
方、該スキャンデータＤＩは、前記図５の左方から入力
される、即ち、全体としてシフトレジスタとして動作さ
れるバウンダリ・スキャン・チェイン形成時の全体へと
外部から入力される前記クロック信号ＣＩのタイミング
を基準として、このようなシフトレジスタの外部から前
記スキャンデータＤＩが入力されている。

【００３２】まず、この図６において、前記シフトレジ
スタの外部から入力される前記クロック信号ＣＩの立上
がりとなる時刻 t₁ を基準として、前記スキャンデータ
ＤＩは入力される。該スキャンデータＤＩは、時刻 t₃
までその論理状態が保証されている。即ち、前記クロッ
ク信号ＣＯの立上がりの時刻 t₂ が、前記スキャンデー
タＤＩが保証されている時刻 t₃ よりも遅れてしまう
と、前記シフトレジスタが誤動作してしまう。従って、
該スキャンデータＤＩは、左端の前記バウンダリ・スキ
ャン・レジスタ４２では、時刻 t₁ から時刻 t₃ までの
期間にて取込まなければならない。

【００３３】即ち、前記クロック信号ＣＩに対する前記
クロック信号ＣＯの遅延は、該クロック信号ＣＯの立上
がりの時刻が時刻 t₃ の直前となるまで許される。更
に、該クロック信号ＣＯの遅延が、合計n 個の前記クロ
ックバッファ５２の遅延の蓄積に従ったものであること
を考えると、次式が成立つ。

【００３４】 （ t₂ − t₁ ）＝（クロックバッファ５２の１段当りの遅延） ×（クロックバッファ５２の合計段数即ちn 段）…（１）

【００３５】前述の如く、前記クロック信号ＣＯの立上
がりの時刻 t₂ が時刻 t₃ よりも遅れてしまうと、前記
シフトレジスタが誤動作してしまう。特に、この図６で
示すように、前記スキャンデータＤＩが（０）、
（１）、（０）、（１）・・・というように、“０”と
“１”とが交互に入力される場合には、前記クロック信
号ＣＯの立上がりの時刻 t₂ の遅延による誤動作を、例
えば前記図５の右方から出力される前記スキャンデータ
Ｄ（n ＋１）の観測によって、前記シフトレジスタの外
部からより確実に検出することができる。

【００３６】一方、前記クロック信号ＣＩの立上がり時
刻 t₁ を基準とした前記スキャンデータＤＩの論理状態
が保証されている時刻 t₃ は、該スキャンデータＤＩを
前記シフトレジスタの外部から入力する際に、タイミン
グ制御することができる。即ち、時刻 t₁ を基準とした
時刻 t₃ は、前記シフトレジスタの外部から制御するこ
とができる。従って、前述のように合計n 個の前記クロ
ックバッファ５２の遅延時間の蓄積に依存する、その半
導体集積回路に固有の時刻 t₂ に対して、相対的に、前
記スキャンデータＤＩの入力の際のタイミング制御によ
って、時刻 t₃を漸次早めていくことができる。

【００３７】又、このように時刻 t₃ が漸次早められる
過程で、例えば前記スキャンデータＤ（n ＋１）の観測
等から、前記シフトレジスタの誤動作が確認されたとす
ると、このとき時刻 t₃ は時刻 t₂ とほぼ同一と判定す
ることができる。このように時刻 t₂ と同一の時刻 t₃
と時刻 t₁ との間の時間は、前記シフトレジスタの外部
にて測定することが可能である。

【００３８】従って、このような時刻 t₁ と時刻 t₃ と
の間の時間から、時刻 t₁ と時刻 t ₂ との間の時間を定
めることができ、又、前記（１）式を変形した次式によ
って、前記クロックバッファ５２の１段当りの遅延時間
を求めることができる。

【００３９】 （クロックバッファ５２の１段当りの遅延） ＝（ t₂ − t₁ ）／（クロックバッファ５２の合計段数即ちn 段）…（２）

【００４０】なお、本実施例においては、前記スキャン
データＤ１〜Ｄ（n ＋１）の入力及び出力の方向（前記
シフトレジスタのシフト方向）と、逆方向となるよう
に、前記クロック信号Ｃ１〜Ｃ（n ＋１）の入力及び出
力の方向（信号伝達方向）とされているため、前記
（１）式及び前記（２）式で用いる時刻 t₁ と時刻 t₂
との間の時間をより高精度に設定することができてい
る。即ち、各クロックバッファ５２の遅延時間が短いと
しても、このように多数段を直列接続することで、より
高精度に測定可能な時間長まで蓄積することができる。
又、このように多数段の前記クロックバッファ５２の遅
延時間を蓄積することで、それぞれのクロックバッファ
５２間での遅延時間のばらつきを平均化することがで
き、この点でも高精度化を図ることが可能である。

【００４１】なお、半導体集積回路に組込む回路、例え
ば本実施例にて実際の動作速度の見積り対象となる回路
の動作速度や、前記クロックバッファ５２の動作速度の
遅延の度合は、該半導体集積回路の製造プロセスのばら
つきにて変動するものである。これは、所定のマスクに
て半導体集積回路を製造する際の、配線等のパターンの
幅の製造上のばらつき等による。あるいは、製造過程で
の金属配線層や絶縁層等の厚さの変動による。又、半導
体集積回路内の所望個所への拡散の際の、拡散量や拡散
範囲のばらつき等による。

【００４２】図７は、前記第２実施例の集積回路レイア
ウト図である。

【００４３】この図７においては、前記図５に示された
複数のものの一部、即ち、隣接する合計４個の前記入出
力回路セル４０a が示されている。この図７の本第２実
施例においても、前記図４の第１実施例と同様に、この
ような前記入出力回路セル４０a は、半導体集積回路チ
ップ周辺の入出力回路領域に連続的に配置されている。
従って、本実施例によれば、従来のようにバウンダリ・
スキャン・レジスタをユーザ回路領域に組込む必要がな
く、バウンダリ・スキャン・レジスタの存在を意識しな
いで、ユーザ回路のシステム設計をすることができる。
更に、バウンダリ・スキャン・レジスタのための特別な
配置や配線を行うことなく、バウンダリ・スキャン・レ
ジスタを規則正しく配置することができ、クロック・ス
キューの問題を含まないスキャンパスを得ることができ
る。

【００４４】又、本発明は、これに限定されるものでは
ないが、本第２実施例についても、前記第１実施例と同
様に、電源リングと同一位置に積層配置することも可能
である。即ち、前記バウンダリ・スキャン・レジスタ４
２や、前記クロックバッファ５２を、前記第１実施例の
如く、半導体集積回路チップ周辺の入出力回路領域に設
けられた、例えばリング状の電源リングと同じ位置で積
層配置するというものである。このように入出力回路の
電源リングに対して積層配置することで、入出力回路の
空き領域を有効に活用することができ、集積度をより改
善することができる。

【００４５】なお、本第２実施例において、時刻 t₁ と
時刻 t₂ との間の時間、即ち、前記クロック信号Ｃ（n
＋１）の前記クロック信号Ｃ１に対する遅延の度合を、
前記図５の左端から前記クロック信号Ｃ（n ＋１）を外
部から観測することで測定することも考えられる。例え
ば、前記クロック信号Ｃ１と前記クロック信号Ｃ（n＋
１）とを共にオシロスコープに表示しながら、これら信
号間の遅延時間を測定することも考えられる。しかしな
がら、前記クロックバッファ５２の出力駆動能力が小さ
い場合には、このような測定における誤差が増大してし
まう。例えば、オシロスコープのプローブを接続するこ
とによる前記クロックバッァ５２の負荷の増大によっ
て、このような遅延時間測定の誤差が増大してしまう。

【００４６】

【発明の効果】以上説明した通り、本発明によれば、入
出力回路セルをチップ周辺の入出力回路領域に連続的に
配置するだけで、スキャンパスが形成されるので、バウ
ンダリ・スキャン・レジスタがあることを意識しない
で、システム設計をすることができる。又、バウンダリ
・スキャン・レジスタのための特別な配置・配線を行わ
なくても、バウンダリ・スキャン・レジスタが規則正し
く配置され、クロック・スキューの問題を含まないスキ
ャンパスを容易に得ることができる等の優れた効果を有
する。

【図面の簡単な説明】

【図１】従来のバウンダリ・スキャン・レジスタが内蔵
された半導体集積回路のチップレイアウトの一例を示す
平面図

【図２】図１の要部拡大図

【図３】本発明に係る半導体集積回路の第１実施例の全
体構成を示す平面図

【図４】図３の要部拡大図

【図５】本発明に係る半導体集積回路の第２実施例の入
出力回路セル部分の回路図

【図６】前記第２実施例での動作速度の見積りの原理を
示すタイムチャート

【図７】前記第２実施例の集積回路レイアウト図

【符号の説明】

２０…入出力回路領域 ３０…電源リング領域 ３２、３４…電源リング ４０、４０a …入出力回路セル ４２…バウンダリ・スキャン・レジスタ ４４…バウンダリ・スキャン・データリング ５２…クロックバッファ Ｄ１〜Ｄ（n ＋１）…スキャンデータ Ｃ１〜Ｃ（n ＋１）…クロック信号

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−126917（ＪＰ，Ａ) 特開 平６−18628（ＪＰ，Ａ) 特開 平１−244383（ＪＰ，Ａ) 特開 昭63−239688（ＪＰ，Ａ) 特開 平４−16783（ＪＰ，Ａ) 特開 平４−50678（ＪＰ，Ａ) 特開 昭60−82871（ＪＰ，Ａ) 特開 昭63−263480（ＪＰ，Ａ) 特開 平１−117053（ＪＰ，Ａ) 特開 平２−95283（ＪＰ，Ａ) 特開 平３−46821（ＪＰ，Ａ) 特開 平４−145380（ＪＰ，Ａ) 国際公開92／5453（ＷＯ，Ａ１) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G01R 31/28 - 31/3196 G06F 11/22 - 11/277 H01L 21/66 H01L 27/04

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】テスト時に入出力ピンの近傍でスキャンパ
   スを形成するためのバウンダリ・スキャン・レジスタが
   内蔵された半導体集積回路において、 各入出力回路セルにバウンダリ・スキャン・レジスタ及
   びデータリングを内蔵し、更に、該入出力回路セルに、バウンダリ・スキャン・チ
   ェインが形成されたときに該入出力回路セルへと両隣接
   するものそれぞれとの、スキャンデータの取り込みタイ
   ミングに用いるクロック信号の伝達経路に用いるクロッ
   クバッファを内蔵し、 該入出力回路セルをチップ周辺の入出力回路領域に連続
   的に配置するだけで、スキャンパスが形成されるように
   なっていると共に、 前記両隣接するものそれぞれに対して、前記スキャンデ
   ータの入力及び出力の方向と逆方向の、前記クロック信
   号の入力及び出力の方向となるように、前記クロックバ
   ッファが設けられ、接続されている ことを特徴とする半
   導体集積回路。