JP2001059856A - 集積回路装置，そのテスト方法，その設計用データベース及びその設計方法 - Google Patents

集積回路装置，そのテスト方法，その設計用データベース及びその設計方法

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Abstract

(57)【要約】 【課題】 集積回路装置のテスト時におけるピークの消
費電力を抑制するための構造，テスト方法，設計方法及
び設計用データベースを提供する。 【解決手段】 組合せ回路１０内を３つのグループＸ，
Ｙ，Ｚに分ける。グループ分けした各グループＸ，Ｙ，
Ｚに対応するフリップフロップ回路ごとに、タイミング
をずらせてＱ端子の出力を固定していく。フリップフロ
ップ回路のＱ端子を固定した状態でシフトモードの動作
を行なった後、シフトモードの動作が終了すると、グル
ープ分けした各グループＸ，Ｙ，Ｚに対応するフリップ
フロップ回路ごとに、ホールド解除とキャプチャ動作と
を行なう。１つのクロックのＨレベルのときにホールド
解除を行ない、そのクロックのＬレベルのときにキャプ
チャ動作を行なうか、各グループＸ，Ｙ，Ｚの順にホー
ルド解除を行なってから各グループＸ，Ｙ，Ｚの順にデ
ータ信号Ｄを取り込むキャプチャ動作を行なう。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スキャンテスト回
路を備えた集積回路装置，そのテスト方法，その設計用
データベース及びその設計方法に関するものである。
【０００２】
【従来の技術】従来より、システムＬＳＩなどの集積回
路装置において、内部に多数の回路を備えるとともに、
この回路の試験のためにスキャンテスト回路を備えたも
のが知られている。
【０００３】図１３は、集積回路装置の設計段階におい
て設計しようとする回路のデータをデータベースから取
り出して設計する状態を示す斜視図である。データベー
スには、各回路に関するデータがＣＯＲＥ１，ＣＯＲＥ
２，ＣＯＲＥ３，ＣＯＲＥ４として登録されており、こ
れらのＣＯＲＥをデータベースから取り出して、集積回
路装置内に適宜配置する。これらのＣＯＲＥのデータと
しては、以前に利用したものを再利用する場合もあれば
新規に作成する場合もある。
【０００４】そして、図１３には示されていないが、集
積回路装置内の各論理回路の試験を行うためのスキャン
テスト回路が形成されているものがある。このスキャン
テスト方式とは、集積回路装置内のフリップフロップを
利用して、集積回路装置内の各要素（特にロジック回路
の要素）が正常に動作するかどうかなどを検査するもの
であって、これらのフリップフロップを数珠つなぎにし
て、試験モードのときにはこれをシフトレジスタとして
動作させるスキャンテスト回路を形成する方式である。
そして、集積回路装置の入出力ピンを、シフト入力端子
及びシフト出力端子として利用することにより、内部の
フリップフロップが外部からアクセスできるようにな
る。また、この方式によって、内部の論理回路を組合せ
回路として取り扱うことができるので、自己診断機能を
実現することができる。ここで、組合せ回路とは、記憶
動作を行なわない素子であるＡＮＤ，ＯＲ，ゲート等の
素子によって構成された回路をいう。
【０００５】図１４（ａ）は、スキャンテスト回路を備
えた従来のシステムＬＳＩの一部を示す図である。同図
に示すように、システムＬＳＩ中の内部回路である組合
せ回路１１０と別の組合せ回路１１０との間には、各組
合せ回路１１０に接続されるスキャンテスト用のフリッ
プフロップ１１１Ａ〜１１１Ｆが設けられている。な
お、図１４（ａ）においては、組合せ回路１１０を１つ
しか表示していないが、実際には、多数の組合せ回路が
設けられており、各組合せ回路と組合せ回路との間に
は、スキャンテスト回路を構成するフリップフロップが
配置されている。
【０００６】ここで、フリップフロップ１１１は、デー
タ信号を取り込むためのＤ端子と、スキャンテスト信号
を取り込むためのＤＴ端子と、クロック信号を取り込む
ためのクロック端子と、動作モード設定用のＮＴ信号を
取り込むためのＮＴ端子と、スキャンテスト信号及びデ
ータ信号を出力するためのＱ端子とを有している（な
お、図示されていないが、一般的なフリップフロップに
は／Ｑ端子も設けられている）。
【０００７】そして、あるフリップフロップ（例えば１
１１Ａ）のＱ端子と、これに隣接するフリップフロップ
（例えば１１１Ｂ）のＤＴ端子とを順次接続し、フリッ
プフロップ１１１Ａ〜１１１Ｆが数珠繋ぎになるように
スキャンテスト回路を構成している。そして、システム
ＬＳＩへのスキャンテスト信号入力端子として機能する
入力ピンから入力されるスキャン・イン信号を、システ
ムＬＳＩ内の１つのスキャンテスト回路中の先頭に配置
されるフリップフロップのＤＴ端子で受けて、スキャン
テスト回路中の最終段のフリップフロップのＱ端子から
スキャン・アウト信号をシステムＬＳＩの出力ピンを経
て外部に出力するように構成されている。一般的に、シ
ステムＬＳＩ内には、数個から数１０個程度のスキャン
テスト回路が形成されている。
【０００８】システムＬＳＩのテスト時には、システム
ＬＳＩのスキャンテスト信号入力端子となっている入力
ピンと、スキャンテスト出力端子となっている出力ピン
とはテスターに接続され、テスターから出力されるスキ
ャンテスト信号ＤＴをスキャンテスト信号入力端子で受
けるとともに、システムＬＳＩ内の組合せ回路を経たデ
ータ信号Ｄ（スキャンテスト信号が組合せ回路内を通過
した結果得られるデータ値）をテスター内に取り込ん
で、データ信号Ｄの値と期待値とをテスターで比較する
ことにより、各組合せ回路１１０内の各要素の良否を判
定できるように構成されている。
【０００９】このテスターを用いたシステムＬＳＩのテ
スト時には、ＮＴ信号がテストモードに切り換わる。特
に、スキャンテストのためのテストモードとしては、シ
フトモードとキャプチャモードとがある。
【００１０】図１４（ｂ）は、スキャンテスト時におけ
る制御状態の時間に対する遷移を示す図である。ＮＴ信
号がシフトモードの間には、各フリップフロップ１１１
Ａ〜１１１Ｆにスキャンテスト信号ＤＴが送り込まれ
る。つまり、１クロックごとにあるフリップフロップの
Ｑ端子から次段のフリップフロップのＤＴ端子へスキャ
ンテスト信号が順次送り込まれて、スキャンテスト回路
を形成しているすべてのフリップフロップに、組合せ回
路に入力しようとするテストスキャン信号が保持された
状態となる。このとき、スキャンテスト回路内のフリッ
プフロップ数に応じたクロック数（一般的には数１００
クロック以上）に相当する時間（つまり数１００クロッ
ク以上の周期）が必要である。そして、フリップフロッ
プ１１１Ａ〜１１１Ｆにスキャンテスト信号ＤＴが取り
込まれた状態で、ＮＴ信号がキャプチャモードになる
と、各フリップフロップ１１１Ａ〜１１１Ｆ内にデータ
信号が取り込まれる。このときは、各フリップフロップ
１１１Ａ〜１１１Ｆに同時にデータ信号を取り込めばよ
いので、１クロックに相当する時間でキャプチャが行な
われる。このデータ信号Ｄは、組合せ回路１１０内を通
過した信号であって、組合せ回路１１０に入力されたス
キャンテスト信号ＤＴの値に応じた出力値を持ってい
る。そして、次のシフトモードにおいて、各フリップフ
ロップ１１１Ａ〜１１１Ｆに、次のスキャンテスト信号
ＤＴが送り込まれていくが、そのとき、同時に各フリッ
プフロップ１１１Ａ〜１１１Ｆに保持されているデータ
信号Ｄが、出力ピンからテスターに送り出され、シフト
モード動作が終了した時点では、スキャンテスト回路内
のフリップフロップ１１１Ａ〜１１１Ｆには、キャプチ
ャモードで取り込んだデータ信号Ｄに代わってスキャン
テスト信号ＤＴが保持された状態となっている。その
後、キャプチャ，シフト，キャプチャ，…を繰り返す。
【００１１】つまり、当該組合せ回路１１０に入力され
たスキャンテスト信号ＤＴが各組合せ回路を通過した結
果得られるはずの期待値と、当該組合せ回路１１０から
現実に出力されるデータ信号Ｄとを比較することによ
り、各組合せ回路１１０の良否の判定が行える。
【００１２】このスキャンテストを行なうに際しては、
集積回路装置のスキャンテストを短時間で済ませるため
に、できるだけ多くの組合せ回路を同時に動作させる必
要がある。これは、テスターのランニングコストが高価
なために、テスターを使用している時間が長いと、最終
的に集積回路装置のコストの上昇をきたすからである。
【００１３】そのために、スキャンテスト用の信号を各
フリップフロップに送る際には、一般的には、フリップ
フロップ数に応じたテストパターンをその数のクロック
数でシフトさせてから、１クロックでキャプチャ動作に
入るという一連の流れで行なわれているのである。
【００１４】
【発明が解決しようとする課題】しかしながら、上記集
積回路装置のスキャンテストのごとく、短時間で多くの
ＣＯＲＥを動作させると、テスト時の瞬間的な消費電力
（ピーク消費電力）がきわめて大きくなるおそれが生じ
てきている。特に、近年、きわめて多数かつ多種類の回
路を１チップ内に収納したシステムＬＳＩのような集積
回路装置を形成する際には、このピーク消費電力が非常
に大きくなることが予想される。
【００１５】図１５は、スキャンテスト時における集積
回路装置全体の消費電力の経時変化を例示する図であ
る。同図に示すように、ＣＯＲＥ１，ＣＯＲＥ２，ＣＯ
ＲＥ３，ＣＯＲＥ４が同時に（１クロックで）動作する
ことによって、テスト時の消費電力が瞬間的に上昇する
ことになる。ところが、一般的には、デバイスの実使用
時における消費電力についての電源設計は行なわれる
が、テスト時のピーク電力の上昇を見込んだ電源設計は
行なわれていない。実使用時には集積回路装置内のすべ
ての回路が同時に動作することはほとんどあり得ないの
で、実使用時のピーク電力値は一般にはそれほど大きく
はない。その結果、このようなテスト時のピークの消費
電力を見込んでいない集積回路装置は、スキャンテスト
時に正常に動作しないか、あるいは、ダメージを受ける
ことになる。
【００１６】本発明の目的は、テスターの使用時間の増
大を抑制しつつ、集積回路装置のスキャンテストを行な
う際に各回路が動作するタイミングを分散させる手段を
講ずることにより、スキャンテスト時のピーク消費電力
の低減を図ることにある。
【００１７】
【課題を解決するための手段】本発明の第１の集積回路
装置は、内部に複数の論理回路と各論理回路間に配置さ
れた複数のフリップフロップ回路とを含む集積回路装置
であって、上記各フリップフロップ回路は、スキャンテ
スト信号を受ける第１の入力部と、上記論理回路に接続
され、上記論理回路に入力されたスキャンテスト信号に
応じた論理回路の出力をデータ信号として受ける第２の
入力部と、フリップフロップ回路内への入力を上記スキ
ャンテスト信号とデータ信号とに切り換えるための制御
信号を受ける第３の入力部と、クロック信号を受ける第
４の入力部と、ホールド用信号を受ける第５の入力部
と、上記論理回路に接続されスキャンテスト信号を上記
論理回路内に送るための第１の出力部と、データ信号及
びスキャン信号を出力するための第２の出力部とを備
え、上記複数のフリップフロップ回路のうちの任意のフ
リップフロップ回路の第２の出力部と次段のフリップフ
ロップ回路の第１の入力部とが順次接続されて、上記複
数のフリップフロップ回路を直列に接続したスキャンテ
スト回路が形成されていて、上記第５の入力部に上記ホ
ールド用信号を受けたときに、上記第１の出力部からの
出力値を固定するように構成されている。
【００１８】これにより、スキャンテスト時におけるシ
フト動作において、シフト動作のクロックごとに論理回
路内の状態が変化するのが阻止されるので、集積回路装
置のスキャンテスト時におけるピークの消費電力を抑制
することができる。
【００１９】上記第１の集積回路装置において、上記各
フリップフロップ回路は、上記フリップフロップ回路の
上記第１の出力部からの出力値が、上記ホールド信号を
受けたときに保持している値に固定されるように構成さ
れていてもよい。
【００２０】その場合、上記各フリップフロップ回路に
おける第５の入力部は上記第３の入力部と共通化されて
いてもよい。
【００２１】また、上記第１の集積回路装置において、
上記各フリップフロップ回路は、上記フリップフロップ
回路の上記第１の出力部からの出力値が、上記ホールド
信号を受けたときに保持している値に拘わらず１又は０
に固定されるように構成されていてもよい。
【００２２】本発明の第２の集積回路装置は、少なくと
も第１及び第２の回路と、上記第１の回路をテストする
ための第１のテスト回路と、上記第２の回路をテストす
るための第２のテスト回路と、上記第１の回路と第２の
回路にクロック信号を供給するためのクロック供給部
と、上記クロック供給部からのクロック信号を反転して
反転クロックを出力するクロック反転部と、上記クロッ
ク反転部と上記第２の回路との間に介設され、上記クロ
ック信号と上記反転クロック信号とを受けて、上記第２
の回路のテスト時には上記第２の回路に反転クロック信
号を出力する出力切り換え回路とを備えている。
【００２３】これにより、複数の回路において同時にテ
ストを行なっても、動作のタイミングが反クロック周期
だけずれるので、複数の回路が同時にテストされること
によるピークの消費電力の増大を防止することができ
る。
【００２４】上記第２の集積回路装置において、上記第
１の回路は論理回路であり、上記第２の回路はメモリで
あってもよい。
【００２５】本発明の第１の集積回路装置のテスト方法
は、内部に複数の論理回路と各論理回路間に配置された
複数のフリップフロップ回路とを含み、各フリップフロ
ップ回路を順次接続してなるスキャンテスト回路を備え
た集積回路装置のテスト方法であって、上記フリップフ
ロップ回路から上記各論理回路に接続される経路への出
力信号を固定するホールド動作を行うステップ（ａ）
と、上記各フリップフロップ回路にスキャンテスト信号
を順次送るとともに、上記各フリップフロップ回路から
データ信号を順次集積回路装置の外部に送り出すシフト
動作を行うステップ（ｂ）と、上記シフト動作の終了後
に、上記ステップ（ａ）で固定された出力信号の固定を
解除するホールド解除動作を行うステップ（ｃ）と、上
記ステップ（ｃ）の後に、上記論理回路からの出力信号
をフリップフロップ回路に取り込むキャプチャ動作を行
うステップ（ｄ）とを繰り返して、スキャンテストを行
う方法である。
【００２６】この方法により、シフト動作時に論理回路
内がスキャンテスト信号に応じて変化することに起因す
るピークの消費電力の増大を抑制することができる。さ
らに、以下のような動作を付加することにより、ホール
ド動作，ホールド解除動作，キャプチャ動作などにおけ
るピークの消費電力を低減することができる。
【００２７】上記論理回路内を複数のグループに分け
て、上記ステップ（ａ）を、出力信号の値を固定時にフ
リップフロップ回路内に保持されている値に固定するよ
うに行い、上記ステップ（ｃ）を上記各グループごとに
行い、上記ステップ（ａ）を、第１回目のシフト動作が
終了した後はステップ（ｃ）の後でステップ（ｄ）の前
に行うことができる。
【００２８】上記論理回路内を複数のグループに分け
て、上記ステップ（ａ）を、出力信号の値を固定時にフ
リップフロップ回路内に保持されている値に固定するよ
うに行い、上記ステップ（ｃ）及び（ｄ）を、上記複数
のグループに分けられた各グループ別に、かつ、あるグ
ループのキャプチャ動作が当該グループのホールド解除
動作の後になるように行い、上記ステップ（ａ）を、第
１回目のシフト動作が終了した後においてはステップ
（ｄ）の後に行うことができる。
【００２９】上記論理回路内を、複数のグループに分け
て、上記ステップ（ａ）を、出力信号の値を固定時にフ
リップフロップ回路内に保持されている値に拘わらず１
又は０に固定するように、かつ、上記各グループごとに
行い、上記ステップ（ｃ）及び（ｄ）を、上記複数のグ
ループに分けられた各グループ別に、かつ、あるグルー
プのキャプチャ動作が当該グループのホールド解除動作
の後になるように行い、上記ステップ（ａ）を、第１回
目のシフト動作が終了した後においては、ステップ
（ｄ）の後に行うことができる。
【００３０】上記第１の集積回路装置のテスト方法にお
いて、上記論理回路内のグループ分けは、テスト時にお
けるピークの消費電力が集積回路装置の実使用時の許容
値を超えないように行われることが好ましい。
【００３１】本発明の第２の集積回路装置のテスト方法
は、少なくとも第１及び第２の回路と、上記第１の回路
をテストするための第１のテスト回路と、上記第２の回
路をテストするための第２のテスト回路と、上記第１の
回路と第２の回路にクロック信号を供給するためのクロ
ック供給部とを有する集積回路装置のテスト方法であっ
て、上記第１の回路のテストを行うときには上記クロッ
ク信号に応じてテストを行う一方、上記第２の回路のテ
ストを行うときには、上記第１の回路のテストを行いな
がら、上記クロック信号を反転させた反転クロック信号
に応じて上記第２の回路のテストを行う方法である。
【００３２】この方法により、複数の回路間で同時にテ
ストを行う場合にも、ピークの消費電力の増大を抑制す
ることができる。
【００３３】上記第２の集積回路装置のテスト方法にお
いて、上記第１の回路は論理回路であり、上記第２の回
路はメモリである場合に著効を発揮することができる。
【００３４】本発明の集積回路の設計方法は、集積回路
装置を設計するために必要なデータを格納する少なくと
も１つのコアを有するデータベースを用いた集積回路装
置の設計方法であって、上記データベースに、コアのテ
スト時における消費電力に関する推定情報を記述してお
き、設計の上流側で、コアを選択する際に上記コアのテ
スト時における消費電力の推定情報を用いた設計を行な
って、上記設計を行った結果得られた設計情報を用い
て、下流側の設計を行う方法である。
【００３５】この方法により、下流側の設計で初めて消
費電力の推定を行う場合に比べ、再設計のループの繰り
返しを低減でき、設計の迅速化を図ることができる。
【００３６】上記集積回路装置の設計方法において、上
記推定情報を利用した設計は、アーキテクチャ設計であ
ることが好ましい。
【００３７】そして、上記設計情報には、上記アーキテ
クチャ設計において設計される複数のコア間のデータフ
ローに関する情報を用い、上記コアの複数のグループに
分け、上記データフロー中における下流側のグループか
ら順にキャプチャ動作を行なうことを可能とする回路設
計を指示する情報が含まれていることがさらに好まし
い。
【００３８】上記集積回路装置の設計方法において、上
記設計情報には、上記コア内を複数のグループに分割す
るグルーピングに関する情報が含まれていることが好ま
しい。
【００３９】上記集積回路装置の設計方法において、上
記設計情報には、テスト手法に関する情報が含まれてい
ることが好ましい。
【００４０】上記集積回路装置の設計方法において、上
記設計情報には、互いにテスト手法が異なる複数のコア
を有している場合に、テスト手法を時間とピン番号とを
座標とする平面上のテストパターンに表したときに、使
用可能なピンの制約の元にテスト時間が最小で、ピーク
の消費電力が集積回路装置の実使用時の許容電力値を越
えないように決定されたテストスケジューリング情報が
含まれていることが好ましい。
【００４１】本発明の集積回路装置の設計用データベー
スは、集積回路装置を設計するために必要なデータを格
納する複数のコアを有する集積回路装置の設計用データ
ベースであって、上記コアのテスト時消費電力に関する
情報を含んでいる。
【００４２】これにより、集積回路装置の設計時に、実
使用時の消費電力だけでなくテスト時における消費電力
を考慮した設計が可能になる。
【００４３】上記テスト時消費電力に関する情報には、
コアのピーク時消費電力の推定値と、コアの状態の最大
遷移確率，コアの回路規模及びコアを構成するゲートの
消費電力と、回路及びシミュレーションパターンとがあ
る。
【００４４】上記集積回路装置の設計用データベースに
おいて、上記コアの分割可能数に関する情報を含んでい
ることが好ましく、このコアの分割可能数に関する情報
には、シフト時の消費電力とコアの分割時のピーク消費
電力とが等しくなるレベル，テスト又は設計変更を行わ
ないコアの分割数と諸費電力，及びテスト又は設計変更
を行わないコアの分割数とクロックごとのピーク消費電
力などがある。
【００４５】また、上記コアの分割可能性に関する情報
を含んでいることが好ましく、このコアの分割可能性に
関する情報には、コアの最大許容分割数及びクロック系
統数などがある。
【００４６】
【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態に係る集積回路装置であるシステム
ＬＳＩの一部を示す図である。同図に示すように、シス
テムＬＳＩ中の論理回路の１つである組合せ回路１０
と、各組合せ回路１０同士の間に配置され各組あわせ回
路に接続されるフリップフロップ回路１１Ａ〜１１Ｆと
が設けられている。なお、図１においては、組合せ回路
１１０を１つしか表示していないが、実際には、システ
ムＬＳＩ中のフリップフロップ回路を利用して、システ
ムＬＳＩ内の多数の要素からなる組合せ回路をテストす
るためのスキャンテスト回路が設けられている。このフ
リップフロップ回路１１Ａ〜１１Ｆは、できるだけ実使
用のために配置されているフリップフロップを用いる。
【００４７】なお、システムＬＳＩ内にはスキャンテス
トを適用できない回路も存在しており、それらの回路は
別のテスト方法で検査を受けることになる。
【００４８】各フリップフロップ回路１１は、データ信
号Ｄを取り込むためのＤ端子と、スキャンテスト信号Ｄ
Ｔを取り込むためのＤＴ端子と、クロック信号を取り込
むためのクロック端子と、動作モード設定用のＮＴ信号
を取り込むためのＮＴ端子と、データ信号Ｄを出力する
ためのＱ端子と、スキャンテスト信号ＤＴを出力するた
めのＳＯ端子とを有している。そして、あるフリップフ
ロップ回路（例えば１１Ａ）のＳＯ端子と、これに隣接
するフリップフロップ回路（例えば１１Ｂ）のＤＴ端子
とを順次接続し、各フリップフロップ回路１１Ａ〜１１
Ｆが数珠繋ぎになるようにスキャンテスト回路を構成し
ている。そして、システムＬＳＩへのスキャンテスト信
号入力端子（入力ピンの１つ）から入力されるスキャン
・イン信号を、システムＬＳＩ内のスキャンテスト回路
中の先頭に配置されるフリップフロップ回路のＤＴ端子
で受けて、スキャンテスト回路中の最終段のフリップフ
ロップ回路のＳＯ端子からスキャン・アウト信号をシス
テムＬＳＩのスキャンテスト信号出力端子（出力ピンの
１つ）を経て外部に出力するように構成されている。こ
のスキャンテスト信号入力端子とスキャンテスト信号出
力端子とは、システムＬＳＩの実使用時に使用される入
力ピン，出力ピンの一部を流用している。そして、シス
テムＬＳＩのスキャンテストのためにいくつのスキャン
テスト回路を多く形成すればするほどテスト時間は短く
て済むが、スキャンテスト回路を形成するための回路面
積が余分に必要となり、しかも、タイミング等に影響を
与える箇所が増加するという不利な点もある。したがっ
て、このトレードオフを考慮して、システムＬＳＩの試
験項目数や回路規模に応じた適切なスキャンテスト回路
数，つまりピン数が設定されている。
【００４９】システムＬＳＩのテスト時には、システム
ＬＳＩのスキャンテスト信号入力端子となっている入力
ピンと、スキャンテスト信号出力端子となっている出力
ピンとはテスターに接続され、テスターから出力される
スキャンテスト信号ＤＴをスキャンテスト信号入力端子
で受けるとともに、システムＬＳＩ内の組合せ回路を経
たデータ信号Ｄ（スキャンテスト信号が組合せ回路内を
通過した結果得られるデータ値）をテスター内に取り込
んで、データ信号Ｄの値と期待値とをテスターで比較す
ることにより、各組合せ回路１０内の各要素の良否を判
定できるように構成されている。
【００５０】スキャンテスト時においては、ＮＴ信号が
シフトモードの間には、各フリップフロップ回路１１Ａ
〜１１Ｆにスキャンテスト信号ＤＴが次々と送り込まれ
る。つまり、１クロックごとにあるフリップフロップ回
路のＳＯ端子から次段のフリップフロップ回路のＤＴ端
子へスキャンテスト信号が順次送られる。そして、シフ
トモード動作の終了時には、すべてのフリップフロップ
回路に、組合せ回路に入力しようとするテストスキャン
信号が保持された状態となる。このとき、システムＬＳ
Ｉのピン数に応じたクロック数が必要である。そして、
フリップフロップ回路１１Ａ〜１１Ｆにスキャンテスト
信号ＤＴが取り込まれた状態で、ＮＴ信号がキャプチャ
モードになると、各フリップフロップ回路１１Ａ〜１１
Ｆ内にデータ信号Ｄが取り込まれる。このときは、各フ
リップフロップ回路１１Ａ〜１１Ｆに同時にデータ信号
を取り込めばよいので、１クロックに相当する時間でキ
ャプチャが行なわれる。このデータ信号Ｄは、組合せ回
路１０内を通過した信号であって、フリップフロップ回
路１１から組合せ回路１０に入力されたスキャンテスト
信号ＤＴの値に応じた出力値を持っている。
【００５１】つまり、当該組合せ回路１０に入力された
スキャンテスト信号ＤＴに応じた期待値と当該組合せ回
路１０から出力されるデータ信号Ｄとが食い違っている
場合には、組合せ回路内に何らかの不良が存在すること
になる。そして、組合せ回路１０内のテスト項目に応じ
たテストを行なうために、スキャンテスト信号のシフ
ト，組合せ回路を通過したデータのキャプチャ，…を繰
り返して、すべての必要な項目に関するスキャンテスト
を行なうようになされている。
【００５２】ここで、本実施形態におけるシステムＬＳ
Ｉの特徴は、図１に示すように、組合せ回路１０にデー
タ信号Ｄやスキャンテスト信号ＤＴを送り込むためのＱ
端子とは別に、スキャンテスト信号ＤＴを次のフリップ
フロップ回路１１に送るための端子としてＳＯ端子を設
け、スキャンテストのシフトモードの間、Ｑ端子の出力
を固定して組合せ回路１０内の状態がシフトモード中は
変化しないように構成している点である。
【００５３】つまり、図１４に示すような従来のテスト
スキャン回路の構成では、シフトモードの間、各フリッ
プフロップ回路に順次送り込まれるテストスキャン信号
のためにＱ端子の出力が変化する。それに対し、本実施
形態のスキャンテスト回路では、フリップフロップ回路
１０のＱ端子の出力をシフトモードの間は固定しておく
ことで、組合せ回路１０内の状態が１クロックごとに変
化して消費電力が増大するのを抑制するようにしてい
る。
【００５４】以下、Ｑ端子の出力を固定するためのフリ
ップフロップ回路の回路構造の具体例と、このフリップ
フロップ回路を用いたスキャンテスト時の動作に関する
具体例とについて説明する。
【００５５】−フリップフロップ回路の構成に関する第
１の具体例−図２は、Ｑ端子の出力を固定するための第
１の具体例に係るフリップフロップ回路１１ｘの構成を
示す回路図である。同図に示すように、フリップフロッ
プ回路１１ｘは、データ信号Ｄ及びスキャンテスト信号
ＤＴを受け、ＮＴ信号に応じていずれかを選択するセレ
クタとして機能するマルチプレクサ２１と、クロック信
号ＣＬＫの反転信号に応じてマルチプレクサ２１の出力
をラッチする第１ラッチ回路２２と、クロック信号ＣＬ
Ｋに応じて第１ラッチ回路２２の出力をラッチする第２
ラッチ回路２３と、クロック信号ＣＬＫ及びＨＯＬＤ信
号を受け、両者のＡＮＤ演算を行なった結果を出力にす
るＡＮＤ回路２４と、ＡＮＤ回路２４の出力に応じて第
２ラッチ回路２３の出力をラッチする第３ラッチ回路２
５とを備えている。そして、マルチプレクサ２１の２つ
の信号入力部がＤ端子，ＤＴ端子として機能し、マルチ
プレクサ２１の制御信号入力部がＮＴ端子として機能
し、第２ラッチ回路２３の出力端子がＳＯ端子として機
能し、第３ラッチ回路２５の出力端子がＱ端子として機
能する。
【００５６】この構成により、ＨＯＬＤ信号が“１”の
ときには、クロック信号ＣＬＫが“１（Ｈ）”又は“０
（Ｌ）”のいずれであるかに拘わらず、ＡＮＤ回路２４
の出力は必ず“０”になる。したがって、出力端子がＱ
端子として機能する第３ラッチ回路２５は、第１ラッチ
回路２２の出力が次々と変化していっても、ＨＯＬＤ信
号が“１”である間は同じ入力値（“１”又は“０”）
をそのまま維持する。つまり、シフトモードの間、クロ
ック信号ＣＬＫの１パルスごとに、第１ラッチ回路２２
からテストスキャン信号ＤＴが出力され、第２ラッチ回
路２３を経てＳＯ端子から次のフリップフロップ回路に
出力される。その間、第３ラッチ回路２５の出力つまり
Ｑ端子の出力は、ＨＯＬＤ信号がＡＮＤ回路２４に入力
されたときの値（１又は０）に固定されることになる。
【００５７】なお、ＨＯＬＤ信号に代えてＮＴ信号をＱ
端子を固定するための信号として利用することもでき
る。つまり、ＨＯＬＤ信号用端子とＮＴ端子とを共通化
することができる。その場合には、次の第２の実施形態
において説明するような動作が可能になる。
【００５８】−フリップフロップ回路の構成に関する第
２の具体例− 図３は、Ｑ端子の出力を固定するための第２の具体例に
係るフリップフロップ回路１１ｙの構成を示す回路図で
ある。同図に示すように、フリップフロップ回路１１ｙ
は、図１４（ａ）に示す従来のフリップフロップと同様
の構成において、Ｑ端子をＳＯ端子として機能させるよ
うに構成されたフリップフロップ３１と、ＨＯＬＤ信号
の反転信号とフリップフロップ３１の出力と受け、両者
のＡＮＤ演算を行なった結果を出力するＡＮＤ回路３２
とを備えている。図３に示すフリップフロップ回路１１
ｙにおいては、フリップフロップ３１のＤ端子，ＤＴ端
子，クロック端子ＮＴ端子がそのままフリップフロップ
回路１１ｙ全体のＤ端子，ＤＴ端子，クロック端子，Ｎ
Ｔ端子として機能し、ＡＮＤ回路３２の出力端子がフリ
ップフロップ回路１１ｙ全体のＱ端子として機能する。
【００５９】この構成により、ＨＯＬＤ信号が“１”の
ときには、フリップフロップ３１の出力が“１（Ｈ）”
又は“０（Ｌ）”のいずれであるかに拘わらず、ＡＮＤ
回路３２の出力は必ず“０”になる。したがって、ＡＮ
Ｄ回路３２の出力は、フリップフロップ３１のＳＯ端子
からの出力が次々と変化していっても、ＨＯＬＤ信号が
“１”である間は、“０”をそのまま維持する。つま
り、シフトモードの間、クロック信号ＣＬＫの１パルス
ごとに、フリップフロップ３１のＳＯ端子からテストス
キャン信号ＤＴが出力され、次のフリップフロップ回路
に出力される。その間、ＡＮＤ回路３２の出力つまりＱ
端子の出力は、常に“０”に固定されることになる。
【００６０】なお、図３の構造においても、ＨＯＬＤ信
号に代えてＮＴ信号をＱ端子を固定するための信号とし
て利用することもできる。つまり、ＨＯＬＤ信号用端子
とＮＴ端子とを共通化することができる。その場合に
は、次の第２の実施形態において説明するような動作が
可能になる。
【００６１】（第２の実施形態）本実施形態において
は、第１の実施形態の具体例で説明したフリップフロッ
プ回路の構成を利用してスキャンテストを行なう方法に
ついて説明する。
【００６２】−スキャンテストの方法に関する第１の具
体例− 図４（ａ），（ｂ）は、それぞれスキャンテストの方法
の第１の具体例に係るシステムＬＳＩの一部を示す回路
図、テストモードの変化を示す図である。本具体例にお
いては、第１の具体例におけるフリップフロップ回路１
１ｘ（図２参照）を用いる。
【００６３】まず、図４（ａ）に示すように、組合せ回
路１０内を３つのグループＸ，Ｙ，Ｚに分ける。すなわ
ち、各フリップフロップ回路１１Ａ〜１１Ｃの入力信号
によって影響を受ける組合せ回路１０中の各部分がほぼ
３分割されるように、以下のようにグルーピングを行な
う。
【００６４】まず、フリップフロップ回路１１のＱ端子
からの出力の影響範囲の和集合を求める。そして、影響
範囲の和集合がほぼ均等になるように、組合せ回路１０
内のすべての要素をグループＸ，Ｙ，Ｚに分ける。ただ
し、各フリップフロップ回路１１Ａ〜１１Ｃの各グルー
プＸ，Ｙ，Ｚは互いにオーバーラップする要素を含んで
いる。ある要素が、例えば１つのフリップフロップ回路
１１ＡのＱ端子からの出力の影響と、他のフリップフロ
ップ回路１１ＢのＱ端子の出力の影響とを受けることは
当然あり得るからである。ただし、この具体例では、１
つの組合せ回路１０の前段側に配置されるフリップフロ
ップ回路１１Ａ〜１１Ｃの数も組合せ回路１０内のグル
ープＸ，Ｙ，Ｚの数も偶然３つであるが、一般的には、
これらの数が互いに一致するというわけではない。一般
的には、多数のフリップフロップが数個のグループに分
けられると考えてよい。
【００６５】なお、このグループ分けの方法は、上述の
方法の他に、例えば組合せ回路１０内における各グルー
プの動作量がほぼ均一になるように分ける方法などがあ
り、この具体例の方法に限定されるものではない。
【００６６】そして、図４（ｂ）に示すように、スキャ
ンテストの開始時に、ＨＯＬＤ信号を“１”にしてフリ
ップフロップ回路のＱ端子の出力を固定にする。そし
て、シフトモードにおいては、ＨＯＬＤ信号を“１”に
保って、組合せ回路１０内の状態をホールドして変化さ
せないでおく。次に、シフト動作が終了しても、すぐに
キャプチャモードに移行するのではなく、ＨＯＬＤ信号
によるホールド状態を解除するモードに移る。このと
き、すべてのフリップフロップ回路のＱ端子の固定を同
時に解除するのではなく、グループ分けした各グループ
Ｘ，Ｙ，Ｚに対応するフリップフロップ回路ごとに（こ
の例では、フリップフロップ回路１１Ｃ，１１Ｂ，１１
Ａの順に）、Ｑ端子の出力の固定を解いて、各グループ
Ｘ，Ｙ，Ｚのホールド状態を解除していく。このホール
ドの解除はクロック信号がＨレベルのときに行なう。こ
れにより、図２内の第３ラッチ回路２５にはそのときの
第１ラッチ回路２２の出力つまりスキャンテスト信号Ｄ
Ｔが取り込まれる。次に、ＨＯＬＤ信号により、すべて
のフリップフロップ回路のＱ端子の出力を固定する。そ
の後、キャプチャモードに移行して、データ信号Ｄをフ
リップフロップ回路１１のＤ端子からフリップフロップ
回路１１内に取り込む。その際、キャプチャモード動作
の前に、フリップフロップ回路１１のＱ端子を固定して
組合せ回路１０内の状態をホールドしているので、スキ
ャンテスト回路内のすべてのフリップフロップ回路１１
Ａ〜１１Ｆにデータ信号が同時に取り込まれることによ
る消費電力の瞬間的な上昇を回避することができる。
【００６７】そして、シフトモードに移行すると、この
データ信号Ｄをスキャンテスト回路を通じて順次次段側
のフリップフロップ回路に送り込むとともに、その後か
らスキャン信号をスキャンテスト回路に順に送り込んで
いく。そして、システムＬＳＩのスキャンテスト回路内
の各フリップフロップ回路１１内にいったん取り込まれ
たデータ信号Ｄがすべてテスターに送り出され、スキャ
ンテスト回路内のすべてのフリップフロップ回路１１に
次のスキャンテスト信号ＤＴが保持されると（つまりシ
フトモード動作が終了すると）、再び、各グループＸ，
Ｙ，Ｚの順にホールド解除を行ない、ホールド動作，キ
ャプチャモード動作，…という制御を繰り返す。
【００６８】、本実施形態のスキャンテスト方法による
と、シフトモード動作に移行する前に、組合せ回路１０
内の状態をホールドしているので、シフトモード動作の
ときに各フリップフロップ回路１１Ａ〜１１Ｆに送られ
るスキャンテスト信号ＤＴがシフトされていく度に組合
せ回路１０内の各要素が同時に変化することに起因する
消費電力の上昇を抑制することができる。
【００６９】しかも、組合せ回路１０内を複数のグルー
プに分けて、ホールド解除を複数のグループごとに行な
ったあと、再びホールドを行なってからキャプチャ動作
を行なうので、ホールドの解除とキャプチャ時における
ピーク消費電力の上昇を抑制することができる。
【００７０】一方、上述のスキャンテストの制御におい
て、ホールド解除動作は、クロック信号がＨレベルのと
きに行なう必要があるが、クロックがゆっくりの場合に
は１つのクロック信号のＨレベルの間に３つのグループ
Ｘ，Ｙ，Ｚのホールド解除を行なうことも不可能ではな
いし、クロックを３クロック分の期間Ｈレベルに固定値
手、その間にホールド解除を行なってもよい、また、ホ
ールド動作は、クロックとは無関係に行なうことができ
る。したがって、本実施形態のスキャンテスト方法の動
作によって増大するしテスト時間は、従来のスキャンテ
スト方法に比べて、たかだか４クロック周期分であり、
シフトモード動作に要する時間が数１００クロック周期
分であることを考慮すると、テスト時間の増大はほとん
どないといえる。
【００７１】−スキャンテストの方法に関する第２の具
体例− 図５（ａ），（ｂ）は、それぞれスキャンテストの方法
の第２の具体例に係るシステムＬＳＩの一部を示す回路
図、及びテストモードの変化を示す図である。本具体例
においては、第１の具体例におけるフリップフロップ回
路１１ｘ（図２参照）を用いる。
【００７２】まず、図５（ａ）に示すように、組合せ回
路１０内を３つのグループＸ，Ｙ，Ｚに分ける。このグ
ループ分けは、基本的には上述のテストスキャン方法の
第１の具体例と同じ方法によるが、「あるグループ（例
えばＸ）の状態に影響するフリップフロップ回路（前段
側に接続されるフリップフロップ回路１１Ｃ）のキャプ
チャを行なうためのクロック信号が、当該グループＸの
後段側に接続されるフリップフロップ回路１１Ｆのキャ
プチャを行なうためのクロック信号よりも先に入らな
い」という制限を設ける。具体的な方法については後述
する。
【００７３】本具体例の方法においては、図５（ｂ）に
示すように、フリップフロップ回路のＱ端子を固定した
状態でシフトモードの動作を行なった後、シフトモード
の動作が終了すると、グループ分けした各グループＸ，
Ｙ，Ｚに対応するフリップフロップ回路ごとに（この例
では、フリップフロップ回路１１Ｃ，１１Ｂ，１１Ａの
順に）、Ｑ端子の出力固定の解除（ホールド解除）と、
キャプチャ動作とを行なう。このとき、例えば１つのク
ロックのＨレベルのときにホールド解除を行ない、その
クロックのＬレベルのときにキャプチャ動作を行なって
もよいし、各グループＸ，Ｙ，Ｚの順にホールド解除を
行なってから各グループＸ，Ｙ，Ｚの順にデータ信号Ｄ
を取り込むキャプチャ動作を行なってもよい。さらに、
グループＸのホールド解除を行なった後、グループＹの
ホールド解除とグループＸのキャプチャとを少しタイミ
ングをずらせて行なうなど、多くのバリエーションを採
ることができる。
【００７４】その後、再びホールド動作を行なってか
ら、シフトモードに移行すると、このデータ信号Ｄをス
キャンテスト回路を通じて順次次段側のフリップフロッ
プ回路に送り込むとともに、その後からスキャン信号Ｄ
Ｔをスキャンテスト回路に順に送り込んでいく。そし
て、システムＬＳＩのスキャンテスト回路内の各フリッ
プフロップ回路１１内にいったん取り込まれたデータ信
号Ｄがすべてテスターに送り出され、スキャンテスト回
路内のすべてのフリップフロップ回路１１に次のスキャ
ンテスト用のスキャンテスト信号ＤＴが取り込まれる
と、再び、各グループＸ，Ｙ，Ｚの順にホールド解除，
キャプチャモード，…という制御を繰り返す。
【００７５】本具体例のスキャンテスト方法によると、
第１の具体例と同様に効果を発揮することができる。ま
た、従来のテストスキャン方法に比べて、３〜６クロッ
ク周期程度の時間が増大するが、この時間は全体の時間
からみるとわずかである。
【００７６】−スキャンテストの方法に関する第３の具
体例− 図６（ａ），（ｂ）は、それぞれスキャンテストの方法
の第３の具体例に係るシステムＬＳＩの一部を示す回路
図、テストモードの変化を示す図である。本具体例にお
いては、第２の具体例におけるフリップフロップ回路１
１ｙ（図３参照）を用いる。
【００７７】まず、図６（ａ）に示すように、組合せ回
路１０内を３つのグループＸ，Ｙ，Ｚに分ける。このグ
ループ分けは、基本的には上述のテストスキャン方法の
第１の具体例と同じ方法によるが、「あるグループ（例
えばＸ）の状態に影響するフリップフロップ回路（前段
側に接続されるフリップフロップ回路１１Ｃ）のキャプ
チャを行なうためのクロック信号が、当該グループＸの
後段側に接続されるフリップフロップ回路１１Ｆのキャ
プチャを行なわせるためのクロック信号よりも先に入ら
ない」という制限を設ける。
【００７８】一般的には、ホールド動作の場合は、基本
的には組合せ回路１０内の状態を変化させないので１ク
ロックで同時に行なってもよい。しかし、Ｑ端子の出力
を０，１に固定するということは、その固定動作自体が
組合せ回路１０に大きな変化をもたらして、ピーク電力
が実使用時の許容電力を越えることが起こらないとも限
らない。そこで、本具体例の方法においては、図６
（ｂ）に示すように、このとき、すべてのフリップフロ
ップ回路のＱ端子を同時に固定するのではなく、グルー
プ分けした各グループＸ，Ｙ，Ｚに対応するフリップフ
ロップ回路ごとに（この例では、フリップフロップ回路
１１Ｃ，１１Ｂ，１１Ａの順に）、タイミングをずらせ
てＱ端子の出力を固定していく。その後、シフトモード
に移行して、シフトモードの動作が終了すると、上述の
第２の具体例と同様の動作によって、各グループＸ，
Ｙ，Ｚのホールド解除とキャプチャとを行なっていく。
【００７９】本具体例のスキャンテスト方法によると、
第２の具体例に比べてホールドを３クロックに分けて行
なう分だけ余分に時間を要する。しかし、シフトモード
動作に要する時間が数１００クロック周期分であること
を考慮すると、このホールド動作の分割により生じるテ
スト時間の増大はきわめてわずかである。しかも、フリ
ップフロップ回路の構成を上記第１の実施形態の第２の
具体例のフリップフロップ回路１１ｙ（図３参照）にす
ることで、スキャンテスト回路のための回路面積を上記
第１，第２の具体例の構成よりも小さくできる利点があ
る。
【００８０】−ＨＯＬＤ信号用端子とＮＴ端子との共通
化− すでに説明したように、図２又は図３中のＨＯＬＤ信号
用端子とＮＴ端子とは共通化することができる。その場
合には、以下のような動作が可能になる。ここでは、図
５（ａ），（ｂ）又は図６（ａ），（ｂ）に示すグルー
プ化された回路構成及び回路動作を前提として説明す
る。
【００８１】まず、ＮＴ信号がシフトモードになると、
各フリップフロップ回路１１Ａ〜１１Ｆ内にデータ信号
Ｄが取り込まれるが、このシフト動作中は、ＮＴ信号に
よってホールド動作を行なわせることができる。
【００８２】そして、シフト終了時、ＮＴ信号をシフト
モードから解除すると、同時にホールドが解除される。
このとき、ホールドの解除動作は、各フリップフロップ
回路１１Ｃ，１１Ｂ，１１ＡのＮＴ信号を順次解除する
ことによって、図５（ｂ）又は図６（ｂ）に示すよう
に、各グループＸ，Ｙ，Ｚの順に個別に行なわれる。
【００８３】また、キャプチャ動作も各グループＸ，
Ｙ，Ｚ別に行なわれる。このときには、ＮＴ信号に応じ
て、各フリップフロップ回路１１Ａ〜１１Ｆ内にデータ
信号Ｄが取り込まれるが、ＨＯＬＤ信号用端子とＮＴ端
子とが共通化されているので、ＮＴ信号はシフトモード
から解除されており、ホールドは解除されている。
【００８４】そして、シフト動作に移行するとき、図２
に示すフリップフロップ回路１１ｘを用いる場合には、
図５（ｂ）に示すように、各フリップフロップ回路１１
Ｃ，１１Ｂ，１１ＡのＮＴ信号を一斉にシフトモードに
することにより、各グループＸ，Ｙ，Ｚに対して一斉に
ホールド動作を行なわせる。
【００８５】一方、図３に示すフリップフロップ回路１
１ｙを用いる場合には、図６（ｂ）に示すように、各フ
リップフロップ回路１１Ｃ，１１Ｂ，１１ＡのＮＴ信号
を順次シフトモードにすることにより、各グループＸ，
Ｙ，Ｚ別にホールド動作を行なわせる。
【００８６】−本実施形態の各具体例の効果− したがって、本実施形態のスキャンテスト方法による
と、各具体例において説明したように、組合せ回路１０
内の状態をホールドした状態で、スキャンテスト信号の
シフト動作を行なうとともに、組合せ回路１０内の各要
素をグループ分けして、各グループのホールド解除，キ
ャプチャ，ホールドなどの動作をグループごとにずらせ
るようにしているので、瞬間的な消費電力の増大を抑制
することができる。
【００８７】図７は、本実施形態のスキャンテスト方法
に関する各具体例の効果を示す図である。同図に示すよ
うに、組合せ回路内の要素をグループＧ１〜Ｇ４にグル
ープ分けして、このグループごとにホールド解除，キャ
プチャ，ホールドなどを行なうことにより、スキャンテ
スト時における消費電力の分散化を図ることができる。
そして、システムＬＳＩのスキャンテスト時におけるピ
ークの消費電力が、システムＬＳＩの実使用時における
消費電力の許容値を越えるおそれを確実に解消すること
ができる。
【００８８】（第３の実施形態）本実施形態において
は、集積回路装置であるシステムＬＳＩの設計段階にお
ける消費電力を低減するための対策について説明する。
【００８９】−消費電力削減のためのグルーピングにつ
いての具体例− 組合せ回路やスキャンテスト回路を設計する際、データ
ベース内に存在する組合せ回路などの設計に必要なデー
タを記述したコアが存在する。したがって、このデータ
ベースのコアを利用して、組合せ回路等の設計を行なう
ことができる。ところが、一般的に、各コアの中はデー
タがループして複雑な前後関係を形成しているので、こ
のデータから各コアのある動作の順序を適正に決定する
のは困難なことが多い。
【００９０】その点、上流設計の段階では、各コアの構
成要素が少なく、各コアの前後関係を求める処理が簡便
かつ高速になる。例えば、図８に示すように、機能レベ
ルにおいてはコアＡ，Ｂ，Ｃ間のデータの流れを示すデ
ータフローのみがあるだけの場合が多い。
【００９１】そこで、図９に示すような手順で、スキャ
ンテストにおける消費電力を考慮した設計を行なうのが
効果的である。
【００９２】まず、ステップＳ１において、データベー
スからコアライブラリに関する記述（テスト時の消費電
力や推定情報）や、システムＬＳＩの仕様を入力して、
アーキテクチャ設計を行なう。つまり、どのようなコア
を用いて所望のシステムＬＳＩを設計するためのアーキ
テクチャを設計する。
【００９３】このとき、ステップＳ１で、コアの選択や
テスト手法の割り付けを行なうが、この段階で、例え
ば、図８に示すコアのデータフロー情報に基づいて、
「コアＣに先にクロック信号を入力してから、順次コア
Ｂ，コアＡにクロック信号を入力する。」というような
情報を取り込んでおくと、後でこの情報を利用した下流
側でのグルーピングが容易になる。つまり、各コアを１
まとめとして扱う上流設計でコアの選択やテスト手法を
割り付けておくことで、具体的な膨大な回路構造をみて
グルーピングするような処理の煩雑さを回避できるので
ある。
【００９４】実際に、第１の実施形態において示したよ
うなグルーピングを行なおうとすると、制御回路を組み
込む必要があるのに加えて、クロック信号を所望の順序
で入力させるためにクロック系統を何系統作成するか、
といったことをきめ細かく決定する必要がある。それを
論理設計の段階で、クロックの作成やホールドの解除手
順をいきなり決めるのは、困難であることが多い。特
に、システムＬＳＩのごとく、回路要素数が膨大なデバ
イスにおいてはなおさらである。
【００９５】そこで、アーキテクチャ設計の段階で、電
力許容値を満たすように、スキャンテストのスケジュー
リングを行なう。つまり、各コアのグループ分割数、チ
ップ全体のテスト時における制御、例えば同時にテスト
するコアなどに関するテストスケジューリングや、制御
回路の設計のための指示，指針の作成，又は制御回路の
作成を行なっておく。
【００９６】そして、このようなテスト設計情報を含む
設計情報を下流側に渡すことにより、ステップＳ２でＲ
ＴＬ設計を行ない、ステップＳ３で消費電力の推定を行
なう。このＲＴＬ設計の段階では、配線による各素子の
接続関係までは現れていないが、例えば記憶素子と記憶
素子との間の論理演算の関係が現れている。そこで、こ
のステップＳ３では、図７に示すようなスキャンテスト
時における消費電力のピーク値をシミュレーションによ
り求め、消費電力の許容値を満たすなど仕様を満足する
か否かを検討することができる。
【００９７】そして、ステップＳ４で、論理設計を行な
うと、この段階では各階路の具体的な構造が現れてく
る。そして、ステップＳ５で、最終的に正確なシミュレ
ーションを行なって消費電力の推定を行なうことができ
る。
【００９８】本具体例によると、設計の上流側（アーキ
テクチャ設計）において消費電力削減のためのテスト方
法についての戦略を立てることで、下流側の設計におい
て、データベース中のデータの複雑なループ関係による
処理の煩雑化を回避しつつ、消費電力の削減のための設
計を迅速に行なうことができる。
【００９９】例えば、ステップＳ２のＲＴＬ設計，ステ
ップＳ３の消費電力の推定を行なった後に、消費電力の
許容値を満たすことが不可能であることが判明すると、
再びアーキテクチャ設計をやり直す必要が生じる。ま
た、ステップＳ４の論理設計，ステップＳ５の消費電力
の推定を行なってから、消費電力の許容値を満たす回路
構成が見つからないときには、ステップＳ２又はステッ
プＳ１の処理をやり直す必要が生じる。つまり、再設計
ループの繰り返しを頻繁に行なうことになる。
【０１００】しかし、本具体例のごとく、設計の上流側
で消費電力削減のためのテスト方法についての戦略を立
てることで、コアの分割数やテスト制御のスケジューリ
ングなどの基本的な事項については、ほぼ適正な設計が
行なわれている。したがって、上述のような再設計ルー
プの繰り返しを効果的に削減することができる。
【０１０１】なお、本具体例では、スキャンテストを行
う場合を例にとって消費電力削減のための設計方法につ
いて説明したが、本発明はかかる例に限定されるもので
はなく、他のテスト方法を実施する場合にも適用できる
ことは言うまでもない。
【０１０２】また、テスト時消費電力推定情報は、コア
ライブラリに格納されている必要はなくデータベースの
どこかに格納されていればよい。
【０１０３】−テストスケジューリングの具体例− 図１０は、組合せ回路に相当するコアの分割を伴うテス
トスケジューリングの例を示す図である。同図に示すよ
うに、例えば１００個のテストピンがある場合に、７０
番までのテストピンを使用してコア２，コア３のテスト
を行ないながら、とこれに並行して７０番から１００番
までのテストピンを使用して、コア２，コア３とはテス
ト手法が異なるコア１のテストを行なうというようなテ
ストスケジューリングを立てる。このとき、コア２内は
３つのグループに分け、コア３内は４つのグループに分
けるというようなグルーピングを行なっておく。すなわ
ち、上述のようなコア内におけるキャプチャ・ホールド
・ホールド解除の分散、他のコアとのキャプチャ・ホー
ルド・ホールド解除の分散などのスケジューリングを行
なっておくのである。
【０１０４】そして、このようなグルーピングを伴った
テストスケジューリングを立てておくことにより、テス
ト時間の短縮を図りつつ、ピークの消費電力が許容値を
超えるおそれを未然に解消して、下流側の設計を円滑に
行なうことができる。
【０１０５】−コアライブラリの構成要素に関する具体
例− 図１１は、システムＬＳＩの設計用のデータベース内の
コアライブラリ５０に記述されている情報の具体例を示
す図である。同図に示すように、コアライブラリ５０内
には、テスト時消費電力情報５１、コアの分割可能数情
報５１，コアの分割可能性情報５２などが収納されてい
る。すなわち、テスト時のピーク消費電力に関する記述
を含ませておくことで、アーキテクチャ設計時にピーク
消費電力が許容値を超えないためのテスト戦略を立てる
ことが可能になる。
【０１０６】まず、コアのテスト時消費電力情報５１
は、コアのピーク消費電力に関する記述を含んでいる。
この記述とは、コアのピークの消費電力の推定値であ
り、可能であれば、シフト動作時のピークの消費電力の
推定値と、キャプチャ動作時のピークの消費電力の推定
値と、ホールド動作時のピークの消費電力の推定値と、
ホールド解除動作時のピークの消費電力の推定値とを含
んでいる。すでに説明したように、シフト，キャプチ
ャ，ホールド，ホールド解除の各動作には各種の制御パ
ターンがあるので、これらをすべて記憶しておき、これ
らを比較してもっとも有利な制御パターンや、フリップ
フロップ回路の種類などを選択することができる。
【０１０７】また、コアのテスト時消費電力情報５１
は、コアの最大トグル率（信号の遷移確率）、コアの回
路規模（例えばゲート数）、及びコアを構成するゲート
の消費電力に関する記述を含んでいる。ただし、ゲート
の消費電力に関する記述はライブラリ内でなくてもよ
い。例えば０．２５μｍのゲートを使用する場合に、
０．２５μｍのゲートであればどの程度の消費電力にな
るかということが常識的となっている場合もあるからで
ある。ピークの消費電力の推定精度がよくない場合に
は、このような記述があることにより、テスト時のピー
クの消費電力を比較的正確に算出することができる。
【０１０８】また、コアのテスト時消費電力情報５１
は、回路とシミュレーションパターンとに関する記述を
含んでいる。これが記述してあれば、テスト時のシミュ
レーションを行なって、消費電力を算出することができ
る。
【０１０９】コアの分割可能数情報５２は、コア内のグ
ルーピングがいくつまで可能かということに関する情報
（推定値）の他に、例えば、シフト動作時のピークの消
費電力とコアの分割時のピーク消費電力とが等しくなる
レベルに関する記述を含んでいる。上述のように、シフ
ト動作は分割して行なうわけではないので、シフト動作
時のピークの消費電力は低減することができない。した
がって、あまりに細かくグルーピングしても、ピークの
消費電力の低減という観点からみると意味がなくなるか
らである。なお、ここでいう分割とは、複数のコアを何
グループ化にグルーピングすることを含んでいる。
【０１１０】コアの分割可能数情報５２は、いわゆるハ
ードマクロと呼ばれるレイアウトまで決まっているコア
（例えば乗算器など）やテスト回路の設計変更を行わな
いコア（例えば流用設計のコア）の分割数（分割数がわ
かっている又はすでに分割されている）とピークの消費
電力とに関する記述を含んでいる。
【０１１１】さらに、コアの分割可能数情報５２は、ハ
ードマクロと呼ばれるコアや上述の設計方法で設計され
たコアなど、もはや設計変更を行わず、テストを行なわ
ないコアの分割数と、クロックごとのピークの消費電力
とに関する記述を含んでいる。これから設計しようとす
るコアだけでなく、すでにこの発明を用いて設計したコ
アの再利用や、ＩＰベンダーなどから供給されるコアの
利用など、設計がすでに決まっているコアで当該システ
ムＬＳＩ中に組み込もうとするコアがある場合には、そ
の消費電力に関するに情報も利用することで、システム
ＬＳＩ全体のテスト時のピークの消費電力を正確に把握
することができるからである。
【０１１２】分割可能性情報５３は、コアの最大許容分
割数に関する記述を含んでいる。この記述は、推定であ
ってもよいし、実際に分割されている場合には実際の分
割数であってもよい。
【０１１３】また、分割可能性情報５３は、作成できる
クロック系統数に関する記述を含んでいる。クロック系
統数は、コアの分割数を決めるときの１つの基準になる
ものである。セレクタなどクロックの順番を制御するた
めの回路は、簡単に修正を加えることができない性質の
ものであるので、例えばクロック系統が４系統あればク
ロックをずらせて何らかの動作を行なわせる場合には、
４つまでは可能であるというような設計上の条件・制限
を含ませておく。そして、それに合わせて例えば「グル
ープごとにキャプチャする」という動作を制御すること
ができる限界をそこから求めて記憶させておくことがで
きる。
【０１１４】（第４の実施形態）本実施形態において
は、スキャンテストに限らず、他のテスト方法も含め
て、反転クロックを利用したテストを行うためのシステ
ムＬＳＩの設計方法及びテスト方法について説明する。
【０１１５】図１２は、反転クロックを利用したテスト
を行う方法について説明するための図である。例えば、
コアＡ，コアＢ，コアＣというデータフローがある場合
に、コアＡ，コアＣは論理回路で、コアＢはメモリであ
るとすると、メモリであるコアＢはＢＩＳＴ等によるテ
ストが行なわれ、論理回路であるコアＡ，コアＣは例え
ば上述のようなスキャンテストが行われる。このよう
に、システムＬＳＩ内に互いに異なる種類のテストが行
なわれる回路が存在する場合には、設計時に以下のよう
なグルーピングを行う。同図に示すように、テストモー
ド信号ＴＭがＨレベルとなるテストモード時には、セレ
クタからメモリに反転クロックが入力される。また、テ
ストを行なうためのＢＩＳＴには、セレクタを介さずに
直接反転クロックが入力される。そして、この反転クロ
ックを用いて、メモリについてのテストを行なうように
なっている。つまり、１つのクロック系統を用いて、コ
アＣのスキャンテストを行ないながら、メモリのＢＩＳ
Ｔによるテストを行うことができる。このとき、メモリ
のテストを制御するためのクロックは反転しているの
で、コアＣのテストを行っているときの消費電力がピー
クとなるタイミングと、メモリのテストを行う際の消費
電力がピークとなるタイミングとは、クロックの半周期
だけずれるので、コアＣとメモリとを同時にテストして
も、これらの１つずつを個別にテストしたときに比べて
ピークの消費電力が増大することはない。
【０１１６】このように、特に論理回路以外の回路をテ
ストを行なう際には、反転クロックを利用することによ
り、ピークの消費電力の増大を招くことなく、テスト時
間の短縮を図ることができる。
【０１１７】なお、設計されたシステムＬＳＩには、図
１２に示すコアＡ，Ｂ，Ｃの代わりに、論理回路，メモ
リ，論理回路がそれぞれ設けられていることは言うまで
もない。
【０１１８】また、本発明は、コアＡ，Ｂ，Ｃが同種類
の回路例えばすべて論理回路であって、しかも、いずれ
のコアについてもスキャンテストが行われる場合にも、
適用することができる。その場合においても、スキャン
テストに用いるクロックが非反転クロックと反転クロッ
クとであることにより、消費電力がピークとなるタイミ
ングを互いにずらせることができるからである。
【０１１９】
【発明の効果】本発明の集積回路装置，そのテスト方
法，その設計用データベース及びその設計方法によれ
ば、集積回路装置のスキャンテストなどのテストを行う
際の消費電力を考慮しているので、実使用時の許容消費
電力値を満たしていてもテスト時の消費電力が過大とな
って、集積回路装置の損傷などの不具合が発生するのを
未然に防止することができる。
【０１２０】その場合、テスト時の各種の動作をずらす
ように回路内のグルーピングという概念を導入すること
により、ピークの消費電力の増大を抑制することができ
る。
【０１２１】また、非反転クロックと反転クロックとを
利用して２つの回路のテストを同時に行うことにより、
２つの回路のテストを同時に行うことによるピークの消
費電力の増大を抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る集積回路装置で
あるシステムＬＳＩの一部を示すブロック回路図であ
る。
【図２】Ｑ端子の出力を固定するためのフリップフロッ
プ回路の構成に関する第１の具体例を示す回路図であ
る。
【図３】Ｑ端子の出力を固定するためのフリップフロッ
プ回路の構成に関する第２の具体例を示す回路図であ
る。
【図４】（ａ），（ｂ）は、第２の実施形態におけるス
キャンテストの方法の第１の具体例に係るシステムＬＳ
Ｉの一部を示す回路図、テストモードの変化をそれぞれ
示す図である。
【図５】（ａ），（ｂ）は、第２の実施形態におけるス
キャンテストの方法の第２の具体例に係るシステムＬＳ
Ｉの一部を示す回路図、テストモードの変化をそれぞれ
示す図である。
【図６】（ａ），（ｂ）は、第２の実施形態におけるス
キャンテストの方法の第３の具体例に係るシステムＬＳ
Ｉの一部を示す回路図、テストモードの変化をそれぞれ
示す図である。
【図７】第２の実施形態のスキャンテスト方法に関する
各具体例の効果を示す図である。
【図８】機能レベルにおいて存在するコアＡ，Ｂ，Ｃ間
のデータの流れを示すデータフロー図である。
【図９】第３の実施形態のスキャンテストにおける消費
電力を考慮した設計を行う手順を示すフローチャート図
である。
【図１０】第３の実施形態における組合せ回路に相当す
るコアの分割を伴うテストスケジューリングの具体例を
示す図である。
【図１１】第３の実施形態におけるシステムＬＳＩの設
計用のデータベース内のコアライブラリ５０に記述され
ている情報の具体例を示す図である。
【図１２】第４の実施形態における反転クロックを利用
したテストを行う方法について説明するための図であ
る。
【図１３】集積回路装置の設計段階において設計しよう
とする回路のデータをデータベースから取り出して設計
する状態を示す斜視図である。
【図１４】（ａ），（ｂ）は、スキャンテスト回路を備
えた従来のシステムＬＳＩの一部，スキャンテスト時に
おける制御状態の時間に対する遷移をそれぞれ示す図で
ある。
【図１５】従来のスキャンテスト時における集積回路装
置全体の消費電力の経時変化を例示する図である。
【符号の説明】 １０ 組合せ回路 １１ フリップフロップ回路 ２１ マルチプレクサ ２２ 第１ラッチ回路 ２３ 第２ラッチ回路 ２４ ＡＮＤ回路 ２５ 第３ラッチ回路 ３１ フリップフロップ ３２ ＡＮＤ回路 ５０ コアライブラリ ５１ テスト時消費電力情報 ５２ コアの分割可能数情報 ５３ 分割可能性情報
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G032 AA01 AC03 AC10 AG07 AH04 AK01 AK16 5B046 AA08 BA03 JA01 KA05 5B048 AA20 CC11 CC18

Claims (25)

    【特許請求の範囲】
  1. 【請求項１】 内部に複数の論理回路と各論理回路間に
    配置された複数のフリップフロップ回路とを含む集積回
    路装置であって、 上記各フリップフロップ回路は、 スキャンテスト信号を受ける第１の入力部と、 上記論理回路に接続され、上記論理回路に入力されたス
    キャンテスト信号に応じた論理回路の出力をデータ信号
    として受ける第２の入力部と、 フリップフロップ回路内への入力を上記スキャンテスト
    信号とデータ信号とに切り換えるための制御信号を受け
    る第３の入力部と、 クロック信号を受ける第４の入力部と、 ホールド用信号を受ける第５の入力部と、 上記論理回路に接続されスキャンテスト信号を上記論理
    回路内に送るための第１の出力部と、 データ信号及びスキャン信号を出力するための第２の出
    力部とを備え、 上記複数のフリップフロップ回路のうちの任意のフリッ
    プフロップ回路の第２の出力部と次段のフリップフロッ
    プ回路の第１の入力部とが順次接続されて、上記複数の
    フリップフロップ回路を直列に接続したスキャンテスト
    回路が形成されていて、 上記第５の入力部に上記ホールド用信号を受けたとき
    に、上記第１の出力部からの出力値を固定するように構
    成されていることを特徴とする集積回路装置。
  2. 【請求項２】 請求項１記載の集積回路装置において、 上記各フリップフロップ回路は、上記フリップフロップ
    回路の上記第１の出力部からの出力値が、上記ホールド
    信号を受けたときに保持している値に固定されるように
    構成されていることを特徴とする集積回路装置。
  3. 【請求項３】 請求項２記載の集積回路装置において、 上記各フリップフロップ回路における第５の入力部は上
    記第３の入力部と共通化されていることを特徴とする集
    積回路装置。
  4. 【請求項４】 請求項１記載の集積回路装置において、 上記各フリップフロップ回路は、上記フリップフロップ
    回路の上記第１の出力部からの出力値が、上記ホールド
    信号を受けたときに保持している値に拘わらず１又は０
    に固定されるように構成されていることを特徴とする集
    積回路装置。
  5. 【請求項５】 第１及び第２の回路と、 上記第１の回路をテストするための第１のテスト回路
    と、 上記第２の回路をテストするための第２のテスト回路
    と、 上記第１の回路と第２の回路にクロック信号を供給する
    ためのクロック供給部と、 上記クロック供給部からのクロック信号を反転して反転
    クロックを出力するクロック反転部と、 上記クロック反転部と上記第２の回路との間に介設さ
    れ、上記クロック信号と上記反転クロック信号とを受け
    て、上記第２の回路のテスト時には上記第２の回路に反
    転クロック信号を出力する出力切り換え回路とを備えて
    いる集積回路装置。
  6. 【請求項６】 請求項５記載の集積回路装置において、 上記第１の回路は論理回路であり、 上記第２の回路はメモリであることを特徴とする集積回
    路装置。
  7. 【請求項７】 内部に複数の論理回路と各論理回路間に
    配置された複数のフリップフロップ回路とを含み、各フ
    リップフロップ回路を順次接続してなるスキャンテスト
    回路を備えた集積回路装置のテスト方法であって、 上記フリップフロップ回路から上記各論理回路に接続さ
    れる経路への出力信号を固定するホールド動作を行うス
    テップ（ａ）と、 上記ステップ（ａ）により上記フリップフロップ回路か
    らの出力信号が固定されている状態で上記各フリップフ
    ロップ回路にスキャンテスト信号を順次送るとともに、
    上記各フリップフロップ回路からデータ信号を順次集積
    回路装置の外部に送り出すシフト動作を行うステップ
    （ｂ）と、 上記シフト動作の終了後に、上記ステップ（ａ）で固定
    された出力信号の固定を解除するホールド解除動作を行
    うステップ（ｃ）と、 上記ステップ（ｃ）の後に、上記論理回路からの出力信
    号をフリップフロップ回路に取り込むキャプチャ動作を
    行うステップ（ｄ）と を繰り返して、スキャンテストを行うことを特徴とする
    集積回路装置のテスト方法。
  8. 【請求項８】 請求項７記載の集積回路装置のテスト方
    法において、 上記論理回路内は、複数のグループに分けられており、 上記ステップ（ａ）は、出力信号の値を固定時にフリッ
    プフロップ回路内に保持されている値に固定するように
    行われ、 上記ステップ（ｃ）は、上記各グループごとに行われ、 上記ステップ（ａ）は、第１回目のシフト動作が終了し
    た後は、ステップ（ｃ）の後でステップ（ｄ）の前に行
    われることを特徴とする集積回路装置のテスト方法。
  9. 【請求項９】 請求項７記載の集積回路装置のテスト方
    法において、 上記論理回路内は、複数のグループに分けられており、 上記ステップ（ａ）は、出力信号の値を固定時にフリッ
    プフロップ回路内に保持されている値に固定するように
    行われ、 上記ステップ（ｃ）及び（ｄ）は、上記各グループ別
    に、かつ、あるグループのキャプチャ動作が当該グルー
    プのホールド解除動作の後になるように行われ、 上記ステップ（ａ）は、第１回目のシフト動作が終了し
    た後においては、ステップ（ｄ）の後に行われることを
    特徴とする集積回路装置のテスト方法。
  10. 【請求項１０】 請求項７記載の集積回路装置のテスト
    方法において、 上記論理回路内は、複数のグループに分けられており、 上記ステップ（ａ）は、出力信号の値を固定時にフリッ
    プフロップ回路内に保持されている値に拘わらず１又は
    ０に固定するように、かつ、上記各グループごとに行わ
    れ、 上記ステップ（ｃ）及び（ｄ）は、上記複数のグループ
    に分けられた各グループ別に、かつ、あるグループのキ
    ャプチャ動作が当該グループのホールド解除動作の後に
    なるように行われ、 上記ステップ（ａ）は、第２回目のシフト動作以後にお
    いては、ステップ（ｄ）の後に行われることを特徴とす
    る集積回路装置のテスト方法。
  11. 【請求項１１】 請求項７〜１０のうちいずれか１つに
    記載の集積回路装置のテスト方法において、 上記論理回路内のグループ分けは、テスト時におけるピ
    ークの消費電力が集積回路装置の実使用時の許容値を超
    えないように行われることを特徴とする集積回路装置の
    テスト方法。
  12. 【請求項１２】 第１及び第２の回路と、上記第１の回
    路をテストするための第１のテスト回路と、上記第２の
    回路をテストするための第２のテスト回路と、上記第１
    の回路と第２の回路にクロック信号を供給するためのク
    ロック供給部とを有する集積回路装置のテスト方法であ
    って、 上記第１の回路のテストを行うときには上記クロック信
    号に応じてテストを行う一方、 上記第２の回路のテストを行うときには、上記第１の回
    路のテストを行いながら、上記クロック信号を反転させ
    た反転クロック信号に応じて上記第２の回路のテストを
    行うことを特徴とする集積回路装置のテスト方法。
  13. 【請求項１３】 請求項１２記載の集積回路装置のテス
    ト方法において、 上記第１の回路は論理回路であり、 上記第２の回路はメモリであることを特徴とする集積回
    路装置のテスト方法。
  14. 【請求項１４】 集積回路装置を設計するために必要な
    データを格納する少なくとも１つのコアを有するデータ
    ベースを用いた集積回路装置の設計方法であって、 上記データベースに、コアのテスト時における消費電力
    に関する推定情報を記述しておき、 設計の上流側で、コアを選択する際に上記コアのテスト
    時における消費電力の推定情報を用いた設計を行なっ
    て、 上記設計を行った結果得られた設計情報を用いて、下流
    側の設計を行うことを特徴とする集積回路装置の設計方
    法。
  15. 【請求項１５】 請求項１４記載の集積回路装置の設計
    方法において、 上記推定情報を利用した設計は、アーキテクチャ設計で
    あることを特徴とする集積回路装置の設計方法。
  16. 【請求項１６】 請求項１５記載の集積回路装置の設計
    方法において、 上記設計情報には、上記アーキテクチャ設計において設
    計される複数のコア間のデータフローに関する情報を用
    い、上記コアの複数のグループに分け、上記データフロ
    ー中における下流側のグループから順にキャプチャ動作
    を行なうことを可能とする回路設計を指示する情報が含
    まれていることを特徴とする集積回路装置の設計方法。
  17. 【請求項１７】 請求項１４又は１５記載の集積回路装
    置の設計方法において、 上記設計情報には、上記コア内を複数のグループに分割
    するグルーピングに関する情報が含まれていることを特
    徴とする集積回路装置の設計方法。
  18. 【請求項１８】 請求項１４〜１７のうちいずれか１つ
    に記載の集積回路装置の設計方法において、 上記設計情報には、テスト手法に関する情報が含まれて
    いることを特徴とする集積回路装置の設計方法。
  19. 【請求項１９】 請求項１７記載の集積回路装置の設計
    方法において、 上記設計情報には、互いにテスト手法が異なる複数のコ
    アを有している場合に、テスト手法を時間とピン番号と
    を座標とする平面上のテストパターンに表したときに、
    使用可能なピンの制約の元にテスト時間が最小で、ピー
    クの消費電力が集積回路装置の実使用時の許容電力値を
    越えないように決定されたテストスケジューリング情報
    が含まれていることを特徴とする集積回路装置の設計方
    法。
  20. 【請求項２０】 集積回路装置を設計するために必要な
    データを格納する複数のコアを有する集積回路装置の設
    計用データベースであって、 上記コアのテスト時消費電力に関する情報を含んでいる
    ことを特徴とする集積回路装置の設計用データベース。
  21. 【請求項２１】 請求項２０記載の集積回路装置の設計
    用データベースにおいて、 上記テスト時消費電力に関する情報は、 コアのピーク時消費電力の推定値と、 コアの状態の推定最大遷移数，コアの回路規模及びコア
    を構成するゲートの消費電力と、 回路及びシミュレーションパターンとのうち少なくとも
    いずれか１つ含むことを特徴とする集積回路装置の設計
    用データベース。を含むことを特徴とする集積回路装置
    の設計用データベース。
  22. 【請求項２２】 請求項２０又は２１記載の集積回路装
    置の設計用データベースにおいて、 上記コアの分割可能数に関する情報を含んでいることを
    特徴とする集積回路装置の設計用データベース。
  23. 【請求項２３】 請求項２２記載の集積回路装置の設計
    用データベースにおいて、 上記コアの分割可能数に関する情報は、シフト時の消費
    電力とコアの分割時のピーク消費電力とが等しくなるレ
    ベルと、テスト回路の設計変更を行わないコアの分割数
    及び消費電力と、テスト回路の設計変更を行わないコア
    の分割数及びクロックごとのピーク消費電力とのうち少
    なくともいずれか１つを含むことを特徴とする集積回路
    装置の設計用データベース。
  24. 【請求項２４】 請求項２０〜２３のうちいずれか１つ
    に記載の集積回路装置の設計用データベースにおいて、 上記コアの分割可能性に関する情報を含んでいることを
    特徴とする集積回路装置の設計用データベース。
  25. 【請求項２５】 請求項２４記載の集積回路装置の設計
    用データベースにおいて、 上記コアの分割可能性に関する情報は、コアの最大許容
    分割数及びクロック系統数のうち少なくともいずれか１
    つを含むことを特徴とする集積回路装置の設計用データ
    ベース。
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