JP2000315221A - 集積回路装置の設計用データベース及び集積回路装置の設計方法 - Google Patents
集積回路装置の設計用データベース及び集積回路装置の設計方法Info
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- JP2000315221A JP2000315221A JP11124034A JP12403499A JP2000315221A JP 2000315221 A JP2000315221 A JP 2000315221A JP 11124034 A JP11124034 A JP 11124034A JP 12403499 A JP12403499 A JP 12403499A JP 2000315221 A JP2000315221 A JP 2000315221A
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- circuit device
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- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 テスト戦略を最適化しうる状態で格納した集
積回路装置の設計用データベース及びテスト戦略を最適
化するための設計方法を提供する。 【解決手段】 設計要求がなされると、故障検査戦略最
適化手段８００により、ＶＣＤＢ１００からＲＴ層のＶ
Ｃ（ＲＴ−ＶＣ）と、故障検査方式とが選択される。設
計要求には、システムＬＳＩの要求仕様（面積，ピン
数，テスト時間，優先制約重み情報など）や、ＶＣ情報
がある。故障検査戦略最適化手段８００は、各種のパラ
メータを考慮した最適化の演算を行ない、最適な故障検
査戦略と、１チップ故障検査制御回路とを生成する。Ｖ
ＣＤＢ１００には、機能が同じでテスト手法が互いに異
なる複数のＶＣが格納されており、テストコストに影響
を与えるパラメータをユーザの優先順位に応じて重み付
けを行なって、トータルのテストコストを最小化するテ
スト手法を選択することができる。
積回路装置の設計用データベース及びテスト戦略を最適
化するための設計方法を提供する。 【解決手段】 設計要求がなされると、故障検査戦略最
適化手段８００により、ＶＣＤＢ１００からＲＴ層のＶ
Ｃ（ＲＴ−ＶＣ）と、故障検査方式とが選択される。設
計要求には、システムＬＳＩの要求仕様（面積，ピン
数，テスト時間，優先制約重み情報など）や、ＶＣ情報
がある。故障検査戦略最適化手段８００は、各種のパラ
メータを考慮した最適化の演算を行ない、最適な故障検
査戦略と、１チップ故障検査制御回路とを生成する。Ｖ
ＣＤＢ１００には、機能が同じでテスト手法が互いに異
なる複数のＶＣが格納されており、テストコストに影響
を与えるパラメータをユーザの優先順位に応じて重み付
けを行なって、トータルのテストコストを最小化するテ
スト手法を選択することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路装置の設
計に用いられるデータベース及びそれを利用した設計方
法に係り、特に、故障検査などのテスト戦略を最適化す
るための対策に関するものである。
計に用いられるデータベース及びそれを利用した設計方
法に係り、特に、故障検査などのテスト戦略を最適化す
るための対策に関するものである。
【０００２】
【従来の技術】従来より、電子機器内の半導体装置は、
例えばメモリ，プロセッサなどの種類ごとの個別のＬＳ
Ｉとして半導体チップ上に形成された後、各チップをプ
リント配線基板などの母基板上に実装することにより製
造されてきた。
例えばメモリ，プロセッサなどの種類ごとの個別のＬＳ
Ｉとして半導体チップ上に形成された後、各チップをプ
リント配線基板などの母基板上に実装することにより製
造されてきた。
【０００３】ところが、最近、電子機器のより広範な利
用を図るべく、電子機器に用いられる半導体装置は小型
化，軽量化，省電力化及びコストの削減を要求されてお
り、特に、デジタル情報家電分野はその傾向が強い。そ
して、このような電子機器産業界の要請に応じて、半導
体産業はその重心をメモリからシステムＬＳＩに移行さ
せることを余儀なくされている。
用を図るべく、電子機器に用いられる半導体装置は小型
化，軽量化，省電力化及びコストの削減を要求されてお
り、特に、デジタル情報家電分野はその傾向が強い。そ
して、このような電子機器産業界の要請に応じて、半導
体産業はその重心をメモリからシステムＬＳＩに移行さ
せることを余儀なくされている。
【０００４】かかるシステムＬＳＩは、具体的には、メ
モリや各種の論理回路を１つのチップ上に設けることに
より実現される。システムオンチップ化のためには、異
なる構造を有するトランジスタ等の素子を共通の基板上
に形成するためのプロセス上の技術が必要であることは
いうまでもないが、設計技術においても大きな変革が要
求される。
モリや各種の論理回路を１つのチップ上に設けることに
より実現される。システムオンチップ化のためには、異
なる構造を有するトランジスタ等の素子を共通の基板上
に形成するためのプロセス上の技術が必要であることは
いうまでもないが、設計技術においても大きな変革が要
求される。
【０００５】そこで、このようなシステムオンチップ化
に対応した設計技術として、ある機能を実現する多くの
セルからなる１つのブロック（例えば機能ブロックと呼
ばれるもの）を設計するためのデータを予め用意してお
いて、このデータを利用して、各ブロックを組み合わせ
た所望のシステムＬＳＩを設計することが提案されてい
る。その場合、各機能ブロックごとに機能を実現するた
めの構造が定められているので、半導体装置全体の設計
においては、各機能ブロック間の配線や周辺回路の設計
を行なうだけで済む。このようにして、設計効率の大幅
な向上を図ろうとするものである。
に対応した設計技術として、ある機能を実現する多くの
セルからなる１つのブロック（例えば機能ブロックと呼
ばれるもの）を設計するためのデータを予め用意してお
いて、このデータを利用して、各ブロックを組み合わせ
た所望のシステムＬＳＩを設計することが提案されてい
る。その場合、各機能ブロックごとに機能を実現するた
めの構造が定められているので、半導体装置全体の設計
においては、各機能ブロック間の配線や周辺回路の設計
を行なうだけで済む。このようにして、設計効率の大幅
な向上を図ろうとするものである。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の設計手法では、機能についての要求仕様を元に選択
されたコアについて、単純にそのコアに指定されていた
テスト手法に基づいて、コア内部の設計及び集積回路全
体の設計が行なわれてきた。そのため、テストコストは
設計の結果必然的に定まるだけであり、目標とする検査
品質を維持しながら、テストコストの低減を図るのは困
難であった。また、半導体装置集積回路装置全体のテス
トコストを抑制しつつ設計することが可能なコアの選択
はなされていなかった。
来の設計手法では、機能についての要求仕様を元に選択
されたコアについて、単純にそのコアに指定されていた
テスト手法に基づいて、コア内部の設計及び集積回路全
体の設計が行なわれてきた。そのため、テストコストは
設計の結果必然的に定まるだけであり、目標とする検査
品質を維持しながら、テストコストの低減を図るのは困
難であった。また、半導体装置集積回路装置全体のテス
トコストを抑制しつつ設計することが可能なコアの選択
はなされていなかった。
【０００７】本発明は、上記従来の設計手法の問題点に
鑑み、１つのまとまったコアとして把握される要素のデ
ータをフレキシブルに利用しうる状態で格納した集積回
路装置の設計用データベースを利用して集積回路装置の
設計を行なうに際し、特に故障検査などのテストのため
のコストを低減することを目的とする。
鑑み、１つのまとまったコアとして把握される要素のデ
ータをフレキシブルに利用しうる状態で格納した集積回
路装置の設計用データベースを利用して集積回路装置の
設計を行なうに際し、特に故障検査などのテストのため
のコストを低減することを目的とする。
【０００８】
【課題を解決するための手段】本発明の第１の集積回路
装置の設計用データベースは、集積回路装置を設計する
ために必要なデータを格納する複数のコアを有する集積
回路装置の設計用データベースであって、機能が同じで
テスト手法が互いに異なる複数のコアが格納されてい
る。
装置の設計用データベースは、集積回路装置を設計する
ために必要なデータを格納する複数のコアを有する集積
回路装置の設計用データベースであって、機能が同じで
テスト手法が互いに異なる複数のコアが格納されてい
る。
【０００９】これにより、特定のパラメータから見て有
利なテスト手法を有するコアの選択が可能になり、集積
回路装置の故障検査等のテストを最適化することが可能
になる。
利なテスト手法を有するコアの選択が可能になり、集積
回路装置の故障検査等のテストを最適化することが可能
になる。
【００１０】本発明の第２の集積回路装置の設計用デー
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のコアを有する集積回路装置の設計用
データベースであって、上記コアの１つについて少なく
とも１つのテスト手法が格納されている。
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のコアを有する集積回路装置の設計用
データベースであって、上記コアの１つについて少なく
とも１つのテスト手法が格納されている。
【００１１】これにより、特定のパラメータから見て各
コアに発生するテストコストを予想することが可能にな
り、集積回路装置の故障検査等のテストを最適化するこ
とが可能になる。
コアに発生するテストコストを予想することが可能にな
り、集積回路装置の故障検査等のテストを最適化するこ
とが可能になる。
【００１２】本発明の第３の集積回路装置の設計用デー
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のコアを有する集積回路装置の設計用
データベースであって、それぞれのコアのテスト方法に
ついてテストコストに関連する情報が格納されている。
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のコアを有する集積回路装置の設計用
データベースであって、それぞれのコアのテスト方法に
ついてテストコストに関連する情報が格納されている。
【００１３】これにより、テストコストから見て有利な
テスト手法の選択が可能になり、テストコストの面から
集積回路装置の故障検査等のテストを最適化することが
可能になる。
テスト手法の選択が可能になり、テストコストの面から
集積回路装置の故障検査等のテストを最適化することが
可能になる。
【００１４】上記第３の集積回路装置の設計用データベ
ースにおいて、上記テストコストに関連する情報は、コ
アの検査時に外部から制御及び観測が必要なピン数，テ
ストパターン長，検査用回路の付加による集積回路装置
の面積の増大，故障検出率，テスト時間，設計工数及び
集積回路装置の歩留まりのうち少なくともいずれか１つ
である。
ースにおいて、上記テストコストに関連する情報は、コ
アの検査時に外部から制御及び観測が必要なピン数，テ
ストパターン長，検査用回路の付加による集積回路装置
の面積の増大，故障検出率，テスト時間，設計工数及び
集積回路装置の歩留まりのうち少なくともいずれか１つ
である。
【００１５】本発明の第４の集積回路装置の設計用デー
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のコアを有する集積回路装置の設計用
データベースであって、それぞれのコアのテスト方法に
ついてテスト制約に関連する情報が格納されている。
タベースは、集積回路装置を設計するために必要なデー
タを格納する複数のコアを有する集積回路装置の設計用
データベースであって、それぞれのコアのテスト方法に
ついてテスト制約に関連する情報が格納されている。
【００１６】これにより、テスト制約に反しない範囲で
集積回路装置の故障検査等のテストを最適化することが
可能になる。
集積回路装置の故障検査等のテストを最適化することが
可能になる。
【００１７】上記第４の集積回路装置の設計用データベ
ースにおいて、上記テスト制約に関連する情報は、検査
モードにコアを制御するためのピンの状態，コアが破壊
されない安全な状態に制御するためのピンの状態，ダイ
ナミック又はスタティックであることの制限，テストパ
ターンの分割の可否及びその分割位置などである。
ースにおいて、上記テスト制約に関連する情報は、検査
モードにコアを制御するためのピンの状態，コアが破壊
されない安全な状態に制御するためのピンの状態，ダイ
ナミック又はスタティックであることの制限，テストパ
ターンの分割の可否及びその分割位置などである。
【００１８】本発明の第１の集積回路装置の設計方法
は、集積回路装置を設計するために必要なデータを格納
する複数のコアを有し、上記各コア毎に複数のテスト手
法が格納されているコアデータベースを用いた集積回路
装置の設計方法であって、上記設計用データベースから
集積回路装置のテストに使用するコアとテスト手法とを
選び出すステップ（ａ）と、上記選び出されたコア及び
テスト手法についてトータルのテストコストを見積もり
演算するステップ（ｂ）と、テストコストを最小にする
コア及びテスト手法を決定するステップ（ｃ）とを含ん
でいる。
は、集積回路装置を設計するために必要なデータを格納
する複数のコアを有し、上記各コア毎に複数のテスト手
法が格納されているコアデータベースを用いた集積回路
装置の設計方法であって、上記設計用データベースから
集積回路装置のテストに使用するコアとテスト手法とを
選び出すステップ（ａ）と、上記選び出されたコア及び
テスト手法についてトータルのテストコストを見積もり
演算するステップ（ｂ）と、テストコストを最小にする
コア及びテスト手法を決定するステップ（ｃ）とを含ん
でいる。
【００１９】この方法により、テストコストが最小にな
る条件で集積回路装置のテストを行なうことができ、故
障検査等の戦略の最適化を図ることができる。
る条件で集積回路装置のテストを行なうことができ、故
障検査等の戦略の最適化を図ることができる。
【００２０】上記第１の集積回路装置の設計方法におい
て、上記ステップ（ｂ）では、見積もられたテストコス
トを表示することにより、テストコストの最小化のため
の処理を迅速に行なうことができる。
て、上記ステップ（ｂ）では、見積もられたテストコス
トを表示することにより、テストコストの最小化のため
の処理を迅速に行なうことができる。
【００２１】上記第１の集積回路装置の設計方法におい
て、上記ステップ（ｂ）では、選び出されたテスト手法
が制約条件を満たしているか否かを判別し、検査に用い
ることが可能なピン数の制約条件の下にテストコストの
見積もり演算を行なうことにより、不適正なテスト方法
の選択を回避することができる。
て、上記ステップ（ｂ）では、選び出されたテスト手法
が制約条件を満たしているか否かを判別し、検査に用い
ることが可能なピン数の制約条件の下にテストコストの
見積もり演算を行なうことにより、不適正なテスト方法
の選択を回避することができる。
【００２２】その場合、上記ステップ（ｂ）では、選び
出されたテスト手法が制約条件に反する場合には、エラ
ー表示を行なうことが好ましい。
出されたテスト手法が制約条件に反する場合には、エラ
ー表示を行なうことが好ましい。
【００２３】上記第１の集積回路装置の設計方法におい
て、上記ステップ（ｂ）では、選び出されたコアのテス
トパターンを検査に用いることが可能なピン数の制約の
下に時間について分割し、テスト時間が最短になるよう
にテストパターンを変形した状態でテストコストの見積
もり演算を行なうことにより、テスト時間についてのコ
ストをより正確に判断することができる。
て、上記ステップ（ｂ）では、選び出されたコアのテス
トパターンを検査に用いることが可能なピン数の制約の
下に時間について分割し、テスト時間が最短になるよう
にテストパターンを変形した状態でテストコストの見積
もり演算を行なうことにより、テスト時間についてのコ
ストをより正確に判断することができる。
【００２４】上記第１の集積回路装置の設計方法におい
て、上記ステップ（ｂ）では、テストコストに影響を与
えるパラメータについて優先順位に重み付けを行なうこ
とによりテストコストの見積もり演算を行なうことがで
きる。
て、上記ステップ（ｂ）では、テストコストに影響を与
えるパラメータについて優先順位に重み付けを行なうこ
とによりテストコストの見積もり演算を行なうことがで
きる。
【００２５】本発明の第２の集積回路装置の設計方法
は、集積回路装置を設計するために必要なデータを格納
する，機能が同じでテスト手法が互いに異なる複数のコ
アを有するコアデータベースを用いた集積回路装置の設
計方法であって、上記設計用データベースから設計上の
テストに使用するコア及びテスト手法を選び出すステッ
プ（ａ）と、上記選び出されたコア及びテスト手法につ
いて、制約条件の下にテストコストを見積り演算するス
テップ（ｂ）と、上記選び出されたコアを当該コアと機
能が同じでテスト手法が異なる他のコアと置き換えるス
テップ（ｃ）と、上記ステップ（ｃ）を繰り返し行なっ
て最小のテストコストを与えるコア及びテスト手法を決
定するステップ（ｄ）とを含んでいる。
は、集積回路装置を設計するために必要なデータを格納
する，機能が同じでテスト手法が互いに異なる複数のコ
アを有するコアデータベースを用いた集積回路装置の設
計方法であって、上記設計用データベースから設計上の
テストに使用するコア及びテスト手法を選び出すステッ
プ（ａ）と、上記選び出されたコア及びテスト手法につ
いて、制約条件の下にテストコストを見積り演算するス
テップ（ｂ）と、上記選び出されたコアを当該コアと機
能が同じでテスト手法が異なる他のコアと置き換えるス
テップ（ｃ）と、上記ステップ（ｃ）を繰り返し行なっ
て最小のテストコストを与えるコア及びテスト手法を決
定するステップ（ｄ）とを含んでいる。
【００２６】この方法により、コアの選択によるテスト
コストの最小化を図ることが可能になる。
コストの最小化を図ることが可能になる。
【００２７】その場合、上記ステップ（ｄ）では、テス
ト手法を時間とピン番号とを座標とする平面上のテスト
パターンにより表したときに、使用可能なピンの制約の
下にテスト時間が最小になるようにコア及びテスト手法
を決定することができる。
ト手法を時間とピン番号とを座標とする平面上のテスト
パターンにより表したときに、使用可能なピンの制約の
下にテスト時間が最小になるようにコア及びテスト手法
を決定することができる。
【００２８】
【発明の実施の形態】以下、本発明の実施形態につい
て、コアに該当するＶＣ，ＶＣＤＳ，ＶＣＤＢ等の概念
の定義と、ＶＣＤＳの概略構成と、各部の詳細な内容と
に分けて説明する。
て、コアに該当するＶＣ，ＶＣＤＳ，ＶＣＤＢ等の概念
の定義と、ＶＣＤＳの概略構成と、各部の詳細な内容と
に分けて説明する。
【００２９】［ＶＣ，ＶＣＤＳ，ＶＣＤＢの概念］ま
ず、本実施形態におけるＶＣ及びＶＣＤＳの概念につい
て説明する。
ず、本実施形態におけるＶＣ及びＶＣＤＳの概念につい
て説明する。
【００３０】本実施形態におけるＶＣ（バーチャル・コ
ア）とは、ＩＰ（機能ブロック）としばしば同義に使用
されるバーチャルコンポーネントとしての”ＶＣ”とは
異なる概念であって、１つのまとまったブロックで構成
されるシステムＬＳＩの設計を対象としており、その中
でも、再利用が可能なハードウェア，ソフトウェアを含
むデータを指すものとする。そして、ＶＣＤＳ（バーチ
ャル・コア・デザイン・システム）とは、このＶＣを利
用してシステムＬＳＩのハード，ソフトを最適化するた
めのシステム全体を指すものとする。また、ＶＣＤＢ
（バーチャル・コア・データベース）とは、ＶＣを利用
した設計のために用いられるデータベースを指すものと
する。
ア）とは、ＩＰ（機能ブロック）としばしば同義に使用
されるバーチャルコンポーネントとしての”ＶＣ”とは
異なる概念であって、１つのまとまったブロックで構成
されるシステムＬＳＩの設計を対象としており、その中
でも、再利用が可能なハードウェア，ソフトウェアを含
むデータを指すものとする。そして、ＶＣＤＳ（バーチ
ャル・コア・デザイン・システム）とは、このＶＣを利
用してシステムＬＳＩのハード，ソフトを最適化するた
めのシステム全体を指すものとする。また、ＶＣＤＢ
（バーチャル・コア・データベース）とは、ＶＣを利用
した設計のために用いられるデータベースを指すものと
する。
【００３１】ただし、本発明は、バーチャル・コアだけ
でなく、ＩＰその他の概念で捉えられるコア全体につい
て適用できるものである。
でなく、ＩＰその他の概念で捉えられるコア全体につい
て適用できるものである。
【００３２】［ＶＣＤＳの概略構成］図１は、本発明の
実施形態に係るシステムＬＳＩ設計のためのデザインシ
ステム（ＶＣＤＳ）の構成を概念的に示す図である。
実施形態に係るシステムＬＳＩ設計のためのデザインシ
ステム（ＶＣＤＳ）の構成を概念的に示す図である。
【００３３】図１に示すように、本実施形態に係るデザ
インシステムは、システムの設計のためのデータの格納
層であるＶＣＤＢ１００（ＶＣデータベース）と、ＶＣ
ＤＢ１００の最適化などを行うための制御システムであ
るＶＣＤＢＭＳ２００（ＶＣＤＢマネージメントシステ
ム）とにより構成されている。
インシステムは、システムの設計のためのデータの格納
層であるＶＣＤＢ１００（ＶＣデータベース）と、ＶＣ
ＤＢ１００の最適化などを行うための制御システムであ
るＶＣＤＢＭＳ２００（ＶＣＤＢマネージメントシステ
ム）とにより構成されている。
【００３４】ＶＣＤＢ１００には、ＶＣの集合体として
捉えられるＶＣクラスタ３００と、このＶＣクラスタ３
００中のＶＣの構造を決定するためのアーキテクチャ情
報４０１と、システム検証データ４０２とが含まれてい
る。
捉えられるＶＣクラスタ３００と、このＶＣクラスタ３
００中のＶＣの構造を決定するためのアーキテクチャ情
報４０１と、システム検証データ４０２とが含まれてい
る。
【００３５】ＶＣクラスタ３００には、仕様で記述され
るデータを格納するバーチャル・コアである仕様層（仕
様ＶＣ３０１）と、動作で記述されるデータを格納する
動作層（動作ＶＣ３０２）と、ＲＴレベル（レジスター
・トランスファレベル）で記述されるデータを格納する
バーチャル・コアである機能層（ＲＴ−ＶＣ３０３）と
からなる本体部がある。また、ＶＣクラスタ３００に
は、パラメタライズされたテストパターンを有すると共
に回路のシミュレーションを行なうためのテストクラス
タ３０４と、シミュレーションなどを行なって各ＶＣの
性能を評価するための性能情報３０５とが存在する。
るデータを格納するバーチャル・コアである仕様層（仕
様ＶＣ３０１）と、動作で記述されるデータを格納する
動作層（動作ＶＣ３０２）と、ＲＴレベル（レジスター
・トランスファレベル）で記述されるデータを格納する
バーチャル・コアである機能層（ＲＴ−ＶＣ３０３）と
からなる本体部がある。また、ＶＣクラスタ３００に
は、パラメタライズされたテストパターンを有すると共
に回路のシミュレーションを行なうためのテストクラス
タ３０４と、シミュレーションなどを行なって各ＶＣの
性能を評価するための性能情報３０５とが存在する。
【００３６】性能情報３０５には、例えば面積，スピー
ドなどのパラメータである性能指標が組み込まれてお
り、例えばＲＴレベルでは、ある値をかなり正確に算出
することができる。また、実際にあるＲＴレベルでハー
ドを実現したことがあれば、その結果も性能指標に組み
込んでおくことができる。
ドなどのパラメータである性能指標が組み込まれてお
り、例えばＲＴレベルでは、ある値をかなり正確に算出
することができる。また、実際にあるＲＴレベルでハー
ドを実現したことがあれば、その結果も性能指標に組み
込んでおくことができる。
【００３７】また、ＶＣクラスタ３００内には、各々Ｖ
Ｃクラスタ本体の１つ又は複数のＶＣにリンクして、以
下の要素が組み込まれている。まず、仕様ＶＣ３０１
（仕様層），動作ＶＣ３０２（動作層），ＲＴ−ＶＣ３
０３（機能層）にリンクした動作回数を解析するモデル
３１０が組み込まれている。また、ＲＴ−ＶＣ３０３
（機能層）にリンクした目的別機能検証モデル３２０が
組み込まれている。さらに、ＲＴ−ＶＣ３０３（機能
層）にリンクした，スキャン，ＢＩＳＴなどＶＣにどの
テストを行なうことができるかなどの情報に関する故障
検査手法情報３３０が組み込まれている。
Ｃクラスタ本体の１つ又は複数のＶＣにリンクして、以
下の要素が組み込まれている。まず、仕様ＶＣ３０１
（仕様層），動作ＶＣ３０２（動作層），ＲＴ−ＶＣ３
０３（機能層）にリンクした動作回数を解析するモデル
３１０が組み込まれている。また、ＲＴ−ＶＣ３０３
（機能層）にリンクした目的別機能検証モデル３２０が
組み込まれている。さらに、ＲＴ−ＶＣ３０３（機能
層）にリンクした，スキャン，ＢＩＳＴなどＶＣにどの
テストを行なうことができるかなどの情報に関する故障
検査手法情報３３０が組み込まれている。
【００３８】アーキテクチャ情報４０１には、実際にそ
れぞれのＶＣをどう使用するかということの情報が含ま
れている。例えばあるタスクをソフトウェアで実現する
場合には、「それを実行するプロセッサはなにを使用す
るのか」、「バス（インターフェイス）はなにを使用す
るのか」、「電源，クロック供給方式はどうするか」、
「論理合成する際のテスト方式はなにを用いるか」、
「命名規則の制約（ツールの制約や重複防止のための規
則）はどうか」など、そのシステムＬＳＩに必要な種々
の情報が含まれている。
れぞれのＶＣをどう使用するかということの情報が含ま
れている。例えばあるタスクをソフトウェアで実現する
場合には、「それを実行するプロセッサはなにを使用す
るのか」、「バス（インターフェイス）はなにを使用す
るのか」、「電源，クロック供給方式はどうするか」、
「論理合成する際のテスト方式はなにを用いるか」、
「命名規則の制約（ツールの制約や重複防止のための規
則）はどうか」など、そのシステムＬＳＩに必要な種々
の情報が含まれている。
【００３９】システム検証データベース４０２は、ＶＣ
を組み合わせた１つのＬＳＩを構成する場合に、それを
機能検証するためのデータベースとなるものである。こ
のシステム検証データ４０２には、共用テストクラスタ
４１０と、周辺モデルクラスタ４２０と、ＶＣインター
フェースモデルとが組み込まれている。
を組み合わせた１つのＬＳＩを構成する場合に、それを
機能検証するためのデータベースとなるものである。こ
のシステム検証データ４０２には、共用テストクラスタ
４１０と、周辺モデルクラスタ４２０と、ＶＣインター
フェースモデルとが組み込まれている。
【００４０】共用テストクラスタ４１０やＶＣクラスタ
３００内のテストクラスタ３０４は、テストベンチ，テ
ストシナリオ，タスク，モデルを含む。テストベンチと
は、テスト用システム構造及び機能モデルからなってい
る。テストシナリオとは、システムレベルの検証の流
れ、システム動作シーケンスをいう。タスクとは、ＶＣ
を初期化するタスクあるいは特定機能を実行させるタス
クをいう。モデルとは、テストベンチの構成で使用され
るシミュレーションモデル，ＶＣモデルあるいは周辺シ
ミュレーションモデルへのリンクをいう。これらのテス
トクラスタの具体的な構成例については後述する。
３００内のテストクラスタ３０４は、テストベンチ，テ
ストシナリオ，タスク，モデルを含む。テストベンチと
は、テスト用システム構造及び機能モデルからなってい
る。テストシナリオとは、システムレベルの検証の流
れ、システム動作シーケンスをいう。タスクとは、ＶＣ
を初期化するタスクあるいは特定機能を実行させるタス
クをいう。モデルとは、テストベンチの構成で使用され
るシミュレーションモデル，ＶＣモデルあるいは周辺シ
ミュレーションモデルへのリンクをいう。これらのテス
トクラスタの具体的な構成例については後述する。
【００４１】周辺モデルクラスタ４２０は、システム検
証を行なうときに使用するＶＣの周辺のモデルであっ
て、例えば外部メディア，外部メモリ，通信用ＬＳＩに
おける伝送路，センサーなどを記述したモデルなどがあ
る。ＶＣだけでなくこのような周辺モデルを組み合わせ
ることにより、全体のシステム検証を円滑に行なうこと
が可能になる。ＶＣインターフェースモデルは、システ
ムシミュレーションを行なう際に各ＶＣを係合させてシ
ミュレーションを行なうためのつなぎのモデルとなる部
分である。
証を行なうときに使用するＶＣの周辺のモデルであっ
て、例えば外部メディア，外部メモリ，通信用ＬＳＩに
おける伝送路，センサーなどを記述したモデルなどがあ
る。ＶＣだけでなくこのような周辺モデルを組み合わせ
ることにより、全体のシステム検証を円滑に行なうこと
が可能になる。ＶＣインターフェースモデルは、システ
ムシミュレーションを行なう際に各ＶＣを係合させてシ
ミュレーションを行なうためのつなぎのモデルとなる部
分である。
【００４２】また、ＶＣＤＢＭＳ２００は、ＶＣＤＢ１
００に対する登録や、ＶＣＤＢ１００の外方からの検
索，インスタンスの生成，その他下記に説明する各種の
処理を行なう。登録には、新たなコアとして登録するほ
か、既存ＶＣを参照して新たなＶＣを生成し、そのＶＣ
の機能を改変したり、ＶＣ内のデータの追加登録を行な
ったり，差分管理情報を格納したりすることが含まれ
る。検索とは、どのレベルのＶＣでどういう種類の情報
が欲しいかということの検索である。
００に対する登録や、ＶＣＤＢ１００の外方からの検
索，インスタンスの生成，その他下記に説明する各種の
処理を行なう。登録には、新たなコアとして登録するほ
か、既存ＶＣを参照して新たなＶＣを生成し、そのＶＣ
の機能を改変したり、ＶＣ内のデータの追加登録を行な
ったり，差分管理情報を格納したりすることが含まれ
る。検索とは、どのレベルのＶＣでどういう種類の情報
が欲しいかということの検索である。
【００４３】そして、ＶＣＤＢＭＳ２００内には、テス
トシナリオ生成，目的別検証用モデル（シミュレーショ
ンモデル）の生成，システム検証モデル（システムシミ
ュレーションモデル）の生成などを行なう機能検証支援
手段５００と、動作回数解析及び回路最適化手段６００
と、ＶＣインターフェース合成手段７００と、ＶＣ故障
検査方式の選択・最適化や故障検査スケジュールの立案
を行なうための故障検査戦略最適化手段８００とが設け
られている。
トシナリオ生成，目的別検証用モデル（シミュレーショ
ンモデル）の生成，システム検証モデル（システムシミ
ュレーションモデル）の生成などを行なう機能検証支援
手段５００と、動作回数解析及び回路最適化手段６００
と、ＶＣインターフェース合成手段７００と、ＶＣ故障
検査方式の選択・最適化や故障検査スケジュールの立案
を行なうための故障検査戦略最適化手段８００とが設け
られている。
【００４４】図２は、本実施形態のＶＣＤＳにおける設
計の基本的な流れを示す図である。同図に示すように、
仕様レベル，動作レベル及びＲＴレベルのいずれにおい
ても、記述，検証，評価，合成の手順によりＶＣの生
成，改変などが行なわれる。例えば、仕様レベルにおい
ては、仕様ＶＣであるＳ１，Ｓ２が選び出されたり、新
たなＶＣであるＳ３が生成されたりする。その際、図中
矢印に示す方向に沿ってデータが流れて、データの記
述，検証，評価が行なわれ、評価はフィードバックされ
る。動作レベルでは、各仕様ＶＣであるＳ１，Ｓ２，Ｓ
３に対応した動作ＶＣであるＤ１，Ｄ２，Ｄ３が生成さ
れるが、各ＶＣはハードウェア，ソフトウェアに機能分
割される。また、ＲＴレベルでは、各動作ＶＣであるＤ
１，Ｄ２，Ｄ３に対応するＲＴ−ＶＣであるＲ１，Ｒ
２，Ｒ３が生成されるとともに、これらを接続するバ
ス，ＣＰＵ，メモリ等が生成される。つまり、より具体
化されることになる。
計の基本的な流れを示す図である。同図に示すように、
仕様レベル，動作レベル及びＲＴレベルのいずれにおい
ても、記述，検証，評価，合成の手順によりＶＣの生
成，改変などが行なわれる。例えば、仕様レベルにおい
ては、仕様ＶＣであるＳ１，Ｓ２が選び出されたり、新
たなＶＣであるＳ３が生成されたりする。その際、図中
矢印に示す方向に沿ってデータが流れて、データの記
述，検証，評価が行なわれ、評価はフィードバックされ
る。動作レベルでは、各仕様ＶＣであるＳ１，Ｓ２，Ｓ
３に対応した動作ＶＣであるＤ１，Ｄ２，Ｄ３が生成さ
れるが、各ＶＣはハードウェア，ソフトウェアに機能分
割される。また、ＲＴレベルでは、各動作ＶＣであるＤ
１，Ｄ２，Ｄ３に対応するＲＴ−ＶＣであるＲ１，Ｒ
２，Ｒ３が生成されるとともに、これらを接続するバ
ス，ＣＰＵ，メモリ等が生成される。つまり、より具体
化されることになる。
【００４５】各々のタスクは、外部入出力部及び仕様Ｖ
Ｃと状態遷移などで記述されている。仕様ＶＣは、状態
遷移，論理，真理値表などを表現できる言語あるいは図
形で記述されている。
Ｃと状態遷移などで記述されている。仕様ＶＣは、状態
遷移，論理，真理値表などを表現できる言語あるいは図
形で記述されている。
【００４６】このように、各階層にＶＣを配置してこれ
らを総合的に管理することにより、従来の機能ブロック
とは異なり、フレキシブルに利用できるデータベースの
提供を図ることができる。
らを総合的に管理することにより、従来の機能ブロック
とは異なり、フレキシブルに利用できるデータベースの
提供を図ることができる。
【００４７】図３は、図１に示すシステムの機能部分を
抜き出して示すブロック回路図である。同図において、
ＶＣクラスタを格納しているデータベース格納層に情報
を入力するための入力部と、データベース格納層からの
出力情報を受ける出力部と、データベース格納層，入力
部及び出力部を制御する制御部とを有する。ＶＣクラス
タには、仕様ＶＣを生成する仕様層と動作ＶＣを生成す
る動作層とを含む仕様動作層と、ＲＴ−ＶＣを生成する
ＲＴ層という機能が存在する。このうち、仕様層と動作
層とは必ずしも明確に区分できない場合があるので、仕
様動作層と一括して示されている。ここで、動作とは１
つの仕様に対してソフトウェア，ハードウェアの割り当
てを定めたものであって、一般的には１つの仕様に対し
て複数の動作がある。ＲＴ（レジスター・トランスフ
ァ）とは、動作に対してハードウェア的に実現できるも
のであって、一般的には１つの動作に対して、重視する
パラメータの相違などに応じた何種類かの実現方法があ
る。すなわち、後に詳しく説明するように、１つの仕様
ＶＣに対して複数の動作ＶＣを、１つの動作ＶＣに対し
て複数のＲＴ−ＶＣをそれぞれ階層的に有しているのが
一般的である。ただし、仕様と動作とはいずれも機能的
な概念を表すものともいえるので、その区別が困難な場
合もあり、その場合には、仕様・動作ＶＣとしてデータ
ベースを持っておくことも可能である。
抜き出して示すブロック回路図である。同図において、
ＶＣクラスタを格納しているデータベース格納層に情報
を入力するための入力部と、データベース格納層からの
出力情報を受ける出力部と、データベース格納層，入力
部及び出力部を制御する制御部とを有する。ＶＣクラス
タには、仕様ＶＣを生成する仕様層と動作ＶＣを生成す
る動作層とを含む仕様動作層と、ＲＴ−ＶＣを生成する
ＲＴ層という機能が存在する。このうち、仕様層と動作
層とは必ずしも明確に区分できない場合があるので、仕
様動作層と一括して示されている。ここで、動作とは１
つの仕様に対してソフトウェア，ハードウェアの割り当
てを定めたものであって、一般的には１つの仕様に対し
て複数の動作がある。ＲＴ（レジスター・トランスフ
ァ）とは、動作に対してハードウェア的に実現できるも
のであって、一般的には１つの動作に対して、重視する
パラメータの相違などに応じた何種類かの実現方法があ
る。すなわち、後に詳しく説明するように、１つの仕様
ＶＣに対して複数の動作ＶＣを、１つの動作ＶＣに対し
て複数のＲＴ−ＶＣをそれぞれ階層的に有しているのが
一般的である。ただし、仕様と動作とはいずれも機能的
な概念を表すものともいえるので、その区別が困難な場
合もあり、その場合には、仕様・動作ＶＣとしてデータ
ベースを持っておくことも可能である。
【００４８】ただし、以下の故障検査戦略を最適化する
処理を行なう場合には、ＶＣは必ずしも階層化されてい
なくてもよい。また、ＶＣとは別の概念のＩＰコアに本
発明のコアとを適用することも可能である。
処理を行なう場合には、ＶＣは必ずしも階層化されてい
なくてもよい。また、ＶＣとは別の概念のＩＰコアに本
発明のコアとを適用することも可能である。
【００４９】［故障検査戦略を最適化する方法］図４
は、故障検査戦略を最適化する方法を示すブロック図で
ある。同図に示すように、設計要求がなされると、故障
検査戦略最適化手段８００により、ＶＣＤＢ１００から
ＲＴ層のＶＣ（ＲＴ−ＶＣ）と、故障検査方式とが選択
される。設計要求には、システムＬＳＩの要求仕様（面
積，ピン数，テスト時間，優先制約重み情報など）や、
ＶＣ情報がある。故障検査戦略最適化手段８００は、歩
留まりが悪いＶＣの検査は先に行なうなどの記述を含む
故障検査戦略知識ベースを参照して、各種のパラメータ
を考慮した最適化の演算を行ない、各ＶＣに最適なテス
ト手法の指定と１チップの故障検査制御回路の構成方法
の指定と各ＶＣ及びチップ全体をテストするためのテス
トベンチとを選び出す。
は、故障検査戦略を最適化する方法を示すブロック図で
ある。同図に示すように、設計要求がなされると、故障
検査戦略最適化手段８００により、ＶＣＤＢ１００から
ＲＴ層のＶＣ（ＲＴ−ＶＣ）と、故障検査方式とが選択
される。設計要求には、システムＬＳＩの要求仕様（面
積，ピン数，テスト時間，優先制約重み情報など）や、
ＶＣ情報がある。故障検査戦略最適化手段８００は、歩
留まりが悪いＶＣの検査は先に行なうなどの記述を含む
故障検査戦略知識ベースを参照して、各種のパラメータ
を考慮した最適化の演算を行ない、各ＶＣに最適なテス
ト手法の指定と１チップの故障検査制御回路の構成方法
の指定と各ＶＣ及びチップ全体をテストするためのテス
トベンチとを選び出す。
【００５０】図１１は、システムＬＳＩ設計におけるテ
スト戦略の決定の位置づけを示すフローチャート図であ
る。まず、コア（ＶＣ）の選択を含むアーキテクチャ設
計を行なった後、テスト戦略を行ない、テスト戦略決定
の結果をシステムＬＳＩやコア（ＶＣ）のテスト手法と
して出力する。その後、ＲＴＬの設計及びＤＦＴとを行
なう際に、設計者がこのテスト手法を参照することが可
能である。また、テスト戦略決定の結果決定されたテス
ト手法は、下流テストツールの入力ファイルとしておく
ことも可能である。
スト戦略の決定の位置づけを示すフローチャート図であ
る。まず、コア（ＶＣ）の選択を含むアーキテクチャ設
計を行なった後、テスト戦略を行ない、テスト戦略決定
の結果をシステムＬＳＩやコア（ＶＣ）のテスト手法と
して出力する。その後、ＲＴＬの設計及びＤＦＴとを行
なう際に、設計者がこのテスト手法を参照することが可
能である。また、テスト戦略決定の結果決定されたテス
ト手法は、下流テストツールの入力ファイルとしておく
ことも可能である。
【００５１】このとき、ＶＣは、機能動作の設計に関す
る情報（性能スペック，ＲＴＬ等の回路記述など）と、
テスト設計に関する情報とを備えている。そして、動作
レベルの設計では、機能動作の性能スペックに関する情
報に加えて、本発明の最適なテスト設計コストの実現に
関する処理結果によりコア（ＶＣ）の選択が行なわれ
る。また、これ以降の設計は、その処理結果とＶＣのＶ
ＣＤＢ内のＲＴＬ記述等の設計に関する情報に基づいて
進められる。
る情報（性能スペック，ＲＴＬ等の回路記述など）と、
テスト設計に関する情報とを備えている。そして、動作
レベルの設計では、機能動作の性能スペックに関する情
報に加えて、本発明の最適なテスト設計コストの実現に
関する処理結果によりコア（ＶＣ）の選択が行なわれ
る。また、これ以降の設計は、その処理結果とＶＣのＶ
ＣＤＢ内のＲＴＬ記述等の設計に関する情報に基づいて
進められる。
【００５２】ここで、上記ＶＣＤＢ１００には、機能が
同じでテスト手法が互いに異なる複数のＶＣクラスタが
格納されている。このテスト手法は、例えば図１に示す
ＶＣクラスタ３００内のテストクラスタ３０４に格納さ
れている。これをテストシナリオということもある。こ
の実施形態においては、ＶＣＤＢ１００には、ＶＣクラ
スタの１つについて、機能が同じでテストパターンが互
いに異なる複数のテスト手法が格納されている。さら
に、ＶＣＤＢ１００には、ＶＣそれぞれに少なくとも１
つのテスト手法についてのテストコストに関連する情報
が格納されており、例えば、コアの検査時に外部から制
御及び観測が必要なピン数，テストパターン長，検査用
回路の付加による集積回路装置の面積の増大，故障検出
率，テスト時間，設計工数及び集積回路装置の歩留まり
などがある。また、ＶＣＤＢ１００内には、テスト制約
に関連する情報も格納されており、例えば、検査モード
にコアを制御するためのピンの状態，コアが破壊されな
い安全な状態に制御するためのピンの状態，ダイナミッ
ク又はスタティックであることの制限，テストパターン
の分割の可否及びその分割位置に関する情報がある。
同じでテスト手法が互いに異なる複数のＶＣクラスタが
格納されている。このテスト手法は、例えば図１に示す
ＶＣクラスタ３００内のテストクラスタ３０４に格納さ
れている。これをテストシナリオということもある。こ
の実施形態においては、ＶＣＤＢ１００には、ＶＣクラ
スタの１つについて、機能が同じでテストパターンが互
いに異なる複数のテスト手法が格納されている。さら
に、ＶＣＤＢ１００には、ＶＣそれぞれに少なくとも１
つのテスト手法についてのテストコストに関連する情報
が格納されており、例えば、コアの検査時に外部から制
御及び観測が必要なピン数，テストパターン長，検査用
回路の付加による集積回路装置の面積の増大，故障検出
率，テスト時間，設計工数及び集積回路装置の歩留まり
などがある。また、ＶＣＤＢ１００内には、テスト制約
に関連する情報も格納されており、例えば、検査モード
にコアを制御するためのピンの状態，コアが破壊されな
い安全な状態に制御するためのピンの状態，ダイナミッ
ク又はスタティックであることの制限，テストパターン
の分割の可否及びその分割位置に関する情報がある。
【００５３】ここで、テスト手法とは、テストを実現す
るためのテスト用回路の構成方法及び測定方法（スキャ
ン・ＢＩＳＴ・Ｉｓｏｌａｔｉｏｎ・ＩＤＤＱ・ディレ
イテスト等）と、それらの方法を用いる場合に使用する
具体的なテストパターンを表す。また、テストパターン
は採用された回路の構成方法及び測定方法に応じて加工
がなされた上で、実際のテストが行なわれる。
るためのテスト用回路の構成方法及び測定方法（スキャ
ン・ＢＩＳＴ・Ｉｓｏｌａｔｉｏｎ・ＩＤＤＱ・ディレ
イテスト等）と、それらの方法を用いる場合に使用する
具体的なテストパターンを表す。また、テストパターン
は採用された回路の構成方法及び測定方法に応じて加工
がなされた上で、実際のテストが行なわれる。
【００５４】次に、テストコストを最小化するための対
策について説明する。
策について説明する。
【００５５】例えば、テストコストを面積とテスト時間
と設計工数の３つのパラメータによって評価するとす
る。この場合、総テストコストＣtotlは、面積コストＣ
sizeとテスト時間コストＣtimeと設計工数コストＣproc
の和として表される。
と設計工数の３つのパラメータによって評価するとす
る。この場合、総テストコストＣtotlは、面積コストＣ
sizeとテスト時間コストＣtimeと設計工数コストＣproc
の和として表される。
【００５６】Ｃtotl＝Ｃsize＋Ｃtime＋Ｃproc ところが、上述のように禁止事項やトレードオフになる
関係があるので、ユーザの重視度合いに応じて、面積コ
スト，テスト時間コスト，設計工数コストに対して、そ
れぞれ重み付けα，β，γをつけることにより、制約条
件を考慮したコストの評価を行なうことができる。
関係があるので、ユーザの重視度合いに応じて、面積コ
スト，テスト時間コスト，設計工数コストに対して、そ
れぞれ重み付けα，β，γをつけることにより、制約条
件を考慮したコストの評価を行なうことができる。
【００５７】その結果、テストコストを最小化するため
の評価関数は、下記式で表されることになる。
の評価関数は、下記式で表されることになる。
【００５８】 Ｃtotl＝α・Ｃsize＋β・Ｃtime＋γ・Ｃproc そして、上式に基づいてテストコストを最小化するため
のテスト手法を選択することが可能になる。ただし、評
価関数を構築するに際しては、上述の３つのパラメータ
だけでなく他のパラメータを組み込むことができる。
のテスト手法を選択することが可能になる。ただし、評
価関数を構築するに際しては、上述の３つのパラメータ
だけでなく他のパラメータを組み込むことができる。
【００５９】このときに行なわれる具体的な処理内容に
ついては、以下の具体例において説明する。
ついては、以下の具体例において説明する。
【００６０】−第１の具体例− まず、テストパターンの分割によるテストコストの低減
に関する第１の具体例について説明する。
に関する第１の具体例について説明する。
【００６１】図５（ａ），（ｂ）は、テストパターンの
分割による故障検査戦略の最適化を図る前後における検
査パターンを示す図である。図（ａ）（ｂ）において、
縦軸は検査に要する時間（ｔ）を表し、横軸は検査対象
となる回路のピン番号（ｎ）を示している。一般に、１
つのテストパターンには、多くの事項をテストするプロ
グラムが組み込まれている。図５（ａ）において、検査
パターン中の１つの部分Ａにおいては、１番ピンから５
０番ピンまでのピンが使用され、故障検査に要する時間
がｔ１であるということを表している。同様に、検査パ
ターン中の他の部分Ｂにおいては、１番ピンから１００
番ピンまでのピンが使用され、故障検査に要する時間ｔ
２であることを表している。そして、検査パターンの各
部分Ｃ，Ｄ，Ｅ，Ｆの時間がそれぞれｔ３，ｔ４，ｔ
５，ｔ６，ｔ７であるとする。つまり、検査パターンの
合計の検査時間は、（ｔ１＋ｔ２＋ｔ３＋ｔ４＋ｔ５＋
ｔ６）である。
分割による故障検査戦略の最適化を図る前後における検
査パターンを示す図である。図（ａ）（ｂ）において、
縦軸は検査に要する時間（ｔ）を表し、横軸は検査対象
となる回路のピン番号（ｎ）を示している。一般に、１
つのテストパターンには、多くの事項をテストするプロ
グラムが組み込まれている。図５（ａ）において、検査
パターン中の１つの部分Ａにおいては、１番ピンから５
０番ピンまでのピンが使用され、故障検査に要する時間
がｔ１であるということを表している。同様に、検査パ
ターン中の他の部分Ｂにおいては、１番ピンから１００
番ピンまでのピンが使用され、故障検査に要する時間ｔ
２であることを表している。そして、検査パターンの各
部分Ｃ，Ｄ，Ｅ，Ｆの時間がそれぞれｔ３，ｔ４，ｔ
５，ｔ６，ｔ７であるとする。つまり、検査パターンの
合計の検査時間は、（ｔ１＋ｔ２＋ｔ３＋ｔ４＋ｔ５＋
ｔ６）である。
【００６２】ところが、共通のピンさえ使用しなければ
ある検査と別の検査とを並行して行なうことができるは
ずである。
ある検査と別の検査とを並行して行なうことができるは
ずである。
【００６３】そこで、図５（ｂ）に示すように、テスト
パターンを各部分Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに分割して、
その順序を入れ替えることにより、検査パターン全体の
実施に要する時間を、（ｔ１＋ｔ２＋ｔ３＋ｔ４＋ｔ
５）に低減することができる。つまり、時間ｔ６の分だ
けを節減できることになる。
パターンを各部分Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆに分割して、
その順序を入れ替えることにより、検査パターン全体の
実施に要する時間を、（ｔ１＋ｔ２＋ｔ３＋ｔ４＋ｔ
５）に低減することができる。つまり、時間ｔ６の分だ
けを節減できることになる。
【００６４】このように、分割が可能な検査パターンに
ついては、時間について分割し、使用するピンが互いに
オーバーラップしない範囲でテストを行なう順序を入れ
替えることにより、テスト時間に要するコストを最小化
することができる。
ついては、時間について分割し、使用するピンが互いに
オーバーラップしない範囲でテストを行なう順序を入れ
替えることにより、テスト時間に要するコストを最小化
することができる。
【００６５】−第２の具体例− 次に、テストにおけるＶＣＤＢの学習機能に関する第２
の具体例について説明する。図６は、学習機能を付加し
たＬＳＩ設計手順を概略的に示すフローチャート図であ
る。
の具体例について説明する。図６は、学習機能を付加し
たＬＳＩ設計手順を概略的に示すフローチャート図であ
る。
【００６６】まず、ステップＳＴ８０１において、ＶＣ
ＤＢ１００からテスト用データを取り出して、その中か
ら実際にテストに用いるデータを決定する。このとき、
最初のテストにおいては、例えばＶＣの面積などの値と
して推定値を用いる。次に、ステップＳＴ８０２におい
て、テスト手法を決定する。次に、ステップＳＴ８０３
において、例えばＲＴレベルでテスト設計（テスト回路
の設計や具体的なテストベクトルの作成）を実施する。
次に、このテストの結果をＬＳＩ設計に反映させる処理
を行なう。一方、ステップＳＴ８０３におけるテストを
実施した結果、例えばＶＣの面積などに関して、最初の
ステップ８０１において入力したデータよりもより精度
の高い実データが得られる。
ＤＢ１００からテスト用データを取り出して、その中か
ら実際にテストに用いるデータを決定する。このとき、
最初のテストにおいては、例えばＶＣの面積などの値と
して推定値を用いる。次に、ステップＳＴ８０２におい
て、テスト手法を決定する。次に、ステップＳＴ８０３
において、例えばＲＴレベルでテスト設計（テスト回路
の設計や具体的なテストベクトルの作成）を実施する。
次に、このテストの結果をＬＳＩ設計に反映させる処理
を行なう。一方、ステップＳＴ８０３におけるテストを
実施した結果、例えばＶＣの面積などに関して、最初の
ステップ８０１において入力したデータよりもより精度
の高い実データが得られる。
【００６７】そこで、ステップＳＴ８０５において、こ
の実データをＶＣＤＢ内に格納する（データを更新して
もよいし、ＶＣＤＢ１００内の別の場所に格納してもよ
い）。そして、次のテストの際には、ステップＳＴ８０
１において、ＶＣＤＢ１００からこの実データを取り出
してテストに使用する。
の実データをＶＣＤＢ内に格納する（データを更新して
もよいし、ＶＣＤＢ１００内の別の場所に格納してもよ
い）。そして、次のテストの際には、ステップＳＴ８０
１において、ＶＣＤＢ１００からこの実データを取り出
してテストに使用する。
【００６８】これにより、ＶＣＤＢに学習機能が付加さ
れ、テストを繰り返す毎にテストの精度が向上すること
になる。
れ、テストを繰り返す毎にテストの精度が向上すること
になる。
【００６９】−第３の具体例− 次に、テスト制約特に異なる種類のテストの組み合わせ
に関する第３の具体例について説明する。ここでの組み
合わせとは、あるＶＣにおいて採用するテスト手法と他
のＶＣにおいて採用するテスト手法との組み合わせをい
う。まず、禁止される組み合わせについて説明する。
に関する第３の具体例について説明する。ここでの組み
合わせとは、あるＶＣにおいて採用するテスト手法と他
のＶＣにおいて採用するテスト手法との組み合わせをい
う。まず、禁止される組み合わせについて説明する。
【００７０】＜禁止される組み合わせ＞ １．ＩＤＤＱとディレイ故障テストとの組み合わせ ＩＤＤＱとディレイ故障テストとは同時に検査を行なっ
てはならない。ＩＤＤＱは、テスト対象の回路にあるテ
ストパターンを与えながらあるタイミングでテストパタ
ーンを止める（クロックを止める）。テストパターンが
変化しないので、回路はスタティックになる。このと
き、オフリークがあると故障と判定するものである。デ
ィレイ故障とは、ある動作周波数（例えば１００ＭＨ
ｚ）で回路が動作するかどうかを判定するテストであ
る。このテストは、テストパターンを止めると意味がな
いので、ＩＤＤＱと組み合わせることはできない。 ２．ＩＤＤＱテストとＤＲＡＭのテストとの組み合わせ ＩＤＤＱ／ＤＲＡＭは、同時にＬＳＩ実装（ＶＣとして
採用）してはならない。ＤＲＡＭは記憶部であるキャパ
シタから絶えずリーク電流を流しているので、ＩＤＤＱ
を行なっても意味がないからである。ただし、ＤＲＡＭ
であってもリークの小さいものであれば、この制限は不
要である。 ３．at speedテストとスキャン Isolationテストとの組
み合わせ at speedテストとスキャン Isolationテストとは同時に
実施してはならない。図７（ａ），（ｂ）は、スキャン
Isolationテストとat speedテストの方法をそれぞれ概
略的に示す図である。スキャン Isolationテストとは、
バウンダリースキャンテストと同じ原理に基づくテスト
であって、図７（ａ）に示すように、ＬＳＩの１つの入
力ピンから入力されるあるテストパターンを共通の信号
線からフリップフロップを介してＶＣの各入力端子に次
々にシフトインし、ＶＣから出力されるパターンを出力
ピンからＬＳＩの外部に出力し、両者のテストパターン
の一致・不一致から配線等の故障をテストする方法であ
る。一方、at speedテストとは、図７（ｂ）に示すよう
に、ＶＣの各入力端子に個別に連続するパターンを与え
て、その連続性をチェックするテストである。したがっ
て、このテストを行なう際にスキャン Isolationテスト
を付加したのでは、途中でテストパターンの連続性が保
持されないので、テストが不能になる。 ４．ピンの競合 ピンの競合は同時に検査を行なってはならない。図８に
示すように、共通の入力ピンを介して共通のクロックを
受けるＶＣ１，ＶＣ２がある場合に、外部からクロック
を制御する必要があって、ＶＣ１は１００ＭＨｚが必要
なパターンでテストを行なう必要があり、ＶＣ２は５０
ＭＨｚでテストを行なう必要があることがある。このよ
うな場合には、共通の入力ピンに関して、ＶＣ１とＶＣ
２とのテストが競合した関係となるので禁止される。
てはならない。ＩＤＤＱは、テスト対象の回路にあるテ
ストパターンを与えながらあるタイミングでテストパタ
ーンを止める（クロックを止める）。テストパターンが
変化しないので、回路はスタティックになる。このと
き、オフリークがあると故障と判定するものである。デ
ィレイ故障とは、ある動作周波数（例えば１００ＭＨ
ｚ）で回路が動作するかどうかを判定するテストであ
る。このテストは、テストパターンを止めると意味がな
いので、ＩＤＤＱと組み合わせることはできない。 ２．ＩＤＤＱテストとＤＲＡＭのテストとの組み合わせ ＩＤＤＱ／ＤＲＡＭは、同時にＬＳＩ実装（ＶＣとして
採用）してはならない。ＤＲＡＭは記憶部であるキャパ
シタから絶えずリーク電流を流しているので、ＩＤＤＱ
を行なっても意味がないからである。ただし、ＤＲＡＭ
であってもリークの小さいものであれば、この制限は不
要である。 ３．at speedテストとスキャン Isolationテストとの組
み合わせ at speedテストとスキャン Isolationテストとは同時に
実施してはならない。図７（ａ），（ｂ）は、スキャン
Isolationテストとat speedテストの方法をそれぞれ概
略的に示す図である。スキャン Isolationテストとは、
バウンダリースキャンテストと同じ原理に基づくテスト
であって、図７（ａ）に示すように、ＬＳＩの１つの入
力ピンから入力されるあるテストパターンを共通の信号
線からフリップフロップを介してＶＣの各入力端子に次
々にシフトインし、ＶＣから出力されるパターンを出力
ピンからＬＳＩの外部に出力し、両者のテストパターン
の一致・不一致から配線等の故障をテストする方法であ
る。一方、at speedテストとは、図７（ｂ）に示すよう
に、ＶＣの各入力端子に個別に連続するパターンを与え
て、その連続性をチェックするテストである。したがっ
て、このテストを行なう際にスキャン Isolationテスト
を付加したのでは、途中でテストパターンの連続性が保
持されないので、テストが不能になる。 ４．ピンの競合 ピンの競合は同時に検査を行なってはならない。図８に
示すように、共通の入力ピンを介して共通のクロックを
受けるＶＣ１，ＶＣ２がある場合に、外部からクロック
を制御する必要があって、ＶＣ１は１００ＭＨｚが必要
なパターンでテストを行なう必要があり、ＶＣ２は５０
ＭＨｚでテストを行なう必要があることがある。このよ
うな場合には、共通の入力ピンに関して、ＶＣ１とＶＣ
２とのテストが競合した関係となるので禁止される。
【００７１】＜トレードオフになる組み合わせ＞ １．Isoletion 方式におけるスキャン方式とパラレル方
式 図９（ａ），（ｂ）は、それぞれスキャン方式とパラレ
ル方式とを説明するための図である。図９（ａ）に示す
ように、パラレル方式はＬＳＩの各入力ピンからＶＣの
各入力端子に個別にテストパターンを入力し、個別の出
力ピンから出力されるデータのパターンと各出力端子毎
に比較する方法であるので、共通のテストパターンを使
用することが可能である。しかし、テストのためのピン
数がＶＣ毎にＶＣの端子の数だけ必要となる。一方、ス
キャン方式の場合には、図９（ｂ）に示すように、テス
トのためのＬＳＩの入出力ピンはＶＣ１つにつき１つず
つで済むが、テストパターン長はＶＣ周辺のフリップフ
ロップの数に応じて長くなる。従って、テストパターン
長とピン数とがトレードオフの関係になる。 ２．フルスキャンＡＴＰＧと故障ＳＩＭ フルスキャンＡＴＰＧとはＣＡＤツールを用いたフルス
キャン方式であって、ＶＣ内部のフリップフロップにセ
レクタを付設してなるシフトレジスタを設けたものであ
る。フルスキャンＡＴＰＧの場合、１００％近い故障検
出率で検査を行なうことができ、設計工数が少ないとい
う利点があるが、セレクタが必要な分だけ回路面積が増
大する不利益がある。一方、故障ＳＩＭとはスキャンの
ない方式であって、ＬＳＩ全体の面積は小さくて済む
が、故障ＳＩＭの予想設計工数が多くなるという不利益
がある。つまり、両者はトレードオフの関係にある。 ３．フルスキャンＡＴＰＧとＬ−ＢＩＳＴ Ｌ−ＢＩＳＴとは自動テストを行なう技術であって、ピ
ン数が少なくて済むという利点がある。一方、フルスキ
ャンＡＴＰＧの場合は、上述の利点はあるが、外部ピン
に関しては、ＶＣへのテストパターンの印加や出力の観
測のために外部ピンを外部から観測・制御する必要があ
るという不利益がある。よって、両者はトレードオフの
関係にある。 ４．Isolation のパラレル方式とＬ−ＢＩＳＴ すでに説明したように、Isolation のパラレル方式では
テストパターン長は短くて済むが、ＬＳＩの入出力ピン
の数は多くなる。一方、Ｌ−ＢＩＳＴではピン数は少な
いが、テストパターン長は比較的長くなる。従って、両
者はトレードオフの関係を有する。
式 図９（ａ），（ｂ）は、それぞれスキャン方式とパラレ
ル方式とを説明するための図である。図９（ａ）に示す
ように、パラレル方式はＬＳＩの各入力ピンからＶＣの
各入力端子に個別にテストパターンを入力し、個別の出
力ピンから出力されるデータのパターンと各出力端子毎
に比較する方法であるので、共通のテストパターンを使
用することが可能である。しかし、テストのためのピン
数がＶＣ毎にＶＣの端子の数だけ必要となる。一方、ス
キャン方式の場合には、図９（ｂ）に示すように、テス
トのためのＬＳＩの入出力ピンはＶＣ１つにつき１つず
つで済むが、テストパターン長はＶＣ周辺のフリップフ
ロップの数に応じて長くなる。従って、テストパターン
長とピン数とがトレードオフの関係になる。 ２．フルスキャンＡＴＰＧと故障ＳＩＭ フルスキャンＡＴＰＧとはＣＡＤツールを用いたフルス
キャン方式であって、ＶＣ内部のフリップフロップにセ
レクタを付設してなるシフトレジスタを設けたものであ
る。フルスキャンＡＴＰＧの場合、１００％近い故障検
出率で検査を行なうことができ、設計工数が少ないとい
う利点があるが、セレクタが必要な分だけ回路面積が増
大する不利益がある。一方、故障ＳＩＭとはスキャンの
ない方式であって、ＬＳＩ全体の面積は小さくて済む
が、故障ＳＩＭの予想設計工数が多くなるという不利益
がある。つまり、両者はトレードオフの関係にある。 ３．フルスキャンＡＴＰＧとＬ−ＢＩＳＴ Ｌ−ＢＩＳＴとは自動テストを行なう技術であって、ピ
ン数が少なくて済むという利点がある。一方、フルスキ
ャンＡＴＰＧの場合は、上述の利点はあるが、外部ピン
に関しては、ＶＣへのテストパターンの印加や出力の観
測のために外部ピンを外部から観測・制御する必要があ
るという不利益がある。よって、両者はトレードオフの
関係にある。 ４．Isolation のパラレル方式とＬ−ＢＩＳＴ すでに説明したように、Isolation のパラレル方式では
テストパターン長は短くて済むが、ＬＳＩの入出力ピン
の数は多くなる。一方、Ｌ−ＢＩＳＴではピン数は少な
いが、テストパターン長は比較的長くなる。従って、両
者はトレードオフの関係を有する。
【００７２】−第４の具体例− 次に、ＶＣの選択によってテスト時間を最小化する方式
に関する第４の具体例について説明する。
に関する第４の具体例について説明する。
【００７３】図１０（ａ），（ｂ）は、それぞれ検査最
小化処理を行なう前と最小化処理を行なった後における
各ＶＣのテストパターンを時間とピン数とによって表し
たものである。ＶＣＤＢ１００には、図１０（ａ）に示
すようなＶＣ１，ＶＣ２，ＶＣ３，ＶＣ４の選択を行な
った場合、そのテストパターンからテスト時間が長くな
ることがわかったとする。このテストパターンは、テス
ト手法の割付によってテスト時間とピン数とが変わる。
上述のように、ＶＣＤＢ１００には、機能が同じでテス
ト手法（ここでは、テストパターン）が異なる複数のＶ
Ｃが格納されている。そこで、ＶＣＤＢ１００には、Ｖ
ＣＤＢ１００内から、各々ＶＣ１，ＶＣ２，ＶＣ３，Ｖ
Ｃ４と同じ機能をもちテストパターンが異なる他のＶＣ
をそれぞれ選択してテスト時間を演算し、最小のテスト
時間を与える組み合わせＶＣ１’，ＶＣ２’，ＶＣ
３’，ＶＣ’を決定する。
小化処理を行なう前と最小化処理を行なった後における
各ＶＣのテストパターンを時間とピン数とによって表し
たものである。ＶＣＤＢ１００には、図１０（ａ）に示
すようなＶＣ１，ＶＣ２，ＶＣ３，ＶＣ４の選択を行な
った場合、そのテストパターンからテスト時間が長くな
ることがわかったとする。このテストパターンは、テス
ト手法の割付によってテスト時間とピン数とが変わる。
上述のように、ＶＣＤＢ１００には、機能が同じでテス
ト手法（ここでは、テストパターン）が異なる複数のＶ
Ｃが格納されている。そこで、ＶＣＤＢ１００には、Ｖ
ＣＤＢ１００内から、各々ＶＣ１，ＶＣ２，ＶＣ３，Ｖ
Ｃ４と同じ機能をもちテストパターンが異なる他のＶＣ
をそれぞれ選択してテスト時間を演算し、最小のテスト
時間を与える組み合わせＶＣ１’，ＶＣ２’，ＶＣ
３’，ＶＣ’を決定する。
【００７４】これにより、テストコストの最小化を演算
するときのテスト時間をより有利な状態とすることがで
きる。
するときのテスト時間をより有利な状態とすることがで
きる。
【００７５】なお、上記実施形態においては、故障検査
のためのテストを前提として説明したが、本発明はかか
る実施形態に限定されるものではなく、例えば性能テス
トなどの故障検査以外のテストについても適用できる。
のためのテストを前提として説明したが、本発明はかか
る実施形態に限定されるものではなく、例えば性能テス
トなどの故障検査以外のテストについても適用できる。
【００７６】
【発明の効果】本発明の集積回路装置の設計用データベ
ースによると、故障検査などのテストの戦略を、テスト
時間やテスト制約条件などによって定まるテストコスト
の面から最適化するのに有用な設計用データベースを提
供することができる。
ースによると、故障検査などのテストの戦略を、テスト
時間やテスト制約条件などによって定まるテストコスト
の面から最適化するのに有用な設計用データベースを提
供することができる。
【００７７】本発明の集積回路装置の設計方法による
と、故障検査などのテストの戦略を、テスト時間やテス
ト制約条件などによって定まるテストコストの面から最
適化することができる。
と、故障検査などのテストの戦略を、テスト時間やテス
ト制約条件などによって定まるテストコストの面から最
適化することができる。
【図１】本発明の実施形態に係るシステムＬＳＩ設計の
ためのデザインシステム（ＶＣＤＳ）の構成を概念的に
示す図である。
ためのデザインシステム（ＶＣＤＳ）の構成を概念的に
示す図である。
【図２】本発明の実施形態のＶＣＤＳにおけるタスクの
基本的な流れを示す図である。
基本的な流れを示す図である。
【図３】図１に示すシステムの機能部分を抜き出して示
すブロック回路図である。
すブロック回路図である。
【図４】本発明の実施形態における故障検査戦略を最適
化する方法を示すブロック図である。
化する方法を示すブロック図である。
【図５】（ａ），（ｂ）は、本発明の実施形態における
テストパターンの分割による故障検査戦略の最適化を図
る前後における検査パターンを示す図である。
テストパターンの分割による故障検査戦略の最適化を図
る前後における検査パターンを示す図である。
【図６】本発明の実施形態における学習機能を付加した
ＬＳＩ設計手順を概略的に示すフローチャート図であ
る。
ＬＳＩ設計手順を概略的に示すフローチャート図であ
る。
【図７】（ａ），（ｂ）は、本発明の実施形態における
スキャン Isolationテストとatspeedテストの方法をそ
れぞれ概略的に示す図である。
スキャン Isolationテストとatspeedテストの方法をそ
れぞれ概略的に示す図である。
【図８】本発明の実施形態における共通の入力ピンを介
して共通のクロックを受ける，テスト周波数が互いに異
なる２つのＶＣが１つのＬＳＩ内に配置されている例を
示すブロック図である。
して共通のクロックを受ける，テスト周波数が互いに異
なる２つのＶＣが１つのＬＳＩ内に配置されている例を
示すブロック図である。
【図９】（ａ），（ｂ）は、本発明の実施形態における
それぞれスキャン方式とパラレル方式とを説明するため
の図である。
それぞれスキャン方式とパラレル方式とを説明するため
の図である。
【図１０】（ａ），（ｂ）は、本発明の実施形態におけ
る検査最小化処理を行なう前と最小化処理を行なった後
における各ＶＣのテストパターンを時間とピン数とによ
ってそれぞれ表した図である。
る検査最小化処理を行なう前と最小化処理を行なった後
における各ＶＣのテストパターンを時間とピン数とによ
ってそれぞれ表した図である。
【図１１】システムＬＳＩ設計におけるテスト戦略の決
定の位置づけを示すフローチャート図である。
定の位置づけを示すフローチャート図である。
１００ ＶＣＤＢ（ＶＣデータベース） ２００ ＶＣＤＢＭＳ（ＶＣデータベースマネージ
ャ） ３００ ＶＣクラスタ ３０１ 仕様ＶＣ ３０２ 動作ＶＣ ３０３ ＲＴ−ＶＣ ３０４ テストベクタクラスタ ３１０ 動作回数解析モデル ３２０ 目的別機能検証モデル ３３０ 故障検査手法情報 ４０１ アーキテクチャ情報 ４０２ システム検証用データベース ４１０ テストクラスタ ４２０ 周辺モデルクラスタ ４３０ ＶＣインターフェースモデル ５００ 機能検証支援手段 ６００ 動作回数解析及び回路最適手段 ７００ ＶＣインターフェース合成手段 ８００ 故障検査戦略最適化手段
ャ） ３００ ＶＣクラスタ ３０１ 仕様ＶＣ ３０２ 動作ＶＣ ３０３ ＲＴ−ＶＣ ３０４ テストベクタクラスタ ３１０ 動作回数解析モデル ３２０ 目的別機能検証モデル ３３０ 故障検査手法情報 ４０１ アーキテクチャ情報 ４０２ システム検証用データベース ４１０ テストクラスタ ４２０ 周辺モデルクラスタ ４３０ ＶＣインターフェースモデル ５００ 機能検証支援手段 ６００ 動作回数解析及び回路最適手段 ７００ ＶＣインターフェース合成手段 ８００ 故障検査戦略最適化手段
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/82 Ｃ (72)発明者 市川 修 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5B046 AA08 BA09 JA04 KA05 5B048 AA20 CC18 DD05 DD10 EE01 EE08 FF02 5F064 DD25 DD39 HH10 HH11 HH14
Claims (14)
- 【請求項１】 集積回路装置を設計するために必要なデ
ータを格納する複数のコアを有する集積回路装置の設計
用データベースであって、 機能が同じでテスト手法が互いに異なる複数のコアが格
納されていることを特徴とする集積回路装置の設計用デ
ータベース。 - 【請求項２】 集積回路装置を設計するために必要なデ
ータを格納する複数のコアを有する集積回路装置の設計
用データベースであって、 上記コアの１つについて、少なくとも１つのテスト手法
が格納されていることを特徴とする集積回路装置の設計
用データベース。 - 【請求項３】 集積回路装置を設計するために必要なデ
ータを格納する複数のコアを有する集積回路装置の設計
用データベースであって、 それぞれのコアのテスト方法についてテストコストに関
連する情報が格納されていることを特徴とする集積回路
装置の設計用データベース。 - 【請求項４】 請求項３に記載の集積回路装置の設計用
データベースにおいて、 上記テストコストに関連する情報は、コアの検査時に外
部から制御及び観測が必要なピン数，テストパターン
長，検査用回路の付加による集積回路装置の面積の増
大，故障検出率，テスト時間，設計工数及び集積回路装
置の歩留まりのうち少なくともいずれか１つであること
を特徴とする集積回路装置の設計用データベース。 - 【請求項５】 集積回路装置を設計するために必要なデ
ータを格納する少なくとも１つのコアを有する集積回路
装置の設計用データベースであって、 それぞれのコアのテスト方法についてテスト制約に関連
する情報が格納されていることを特徴とする集積回路装
置の設計用データベース。 - 【請求項６】 請求項５に記載の集積回路装置の設計用
データベースにおいて、 上記テスト制約に関連する情報は、検査モードにコアを
制御するためのピンの状態，コアが破壊されない安全な
状態に制御するためのピンの状態，ダイナミック又はス
タティックであることの制限，テストパターンの分割の
可否及びその分割位置のうち少なくともいずれか１つで
あることを特徴とする集積回路装置の設計用データベー
ス。 - 【請求項７】 集積回路装置を設計するために必要なデ
ータを格納する複数のコアを有し、上記各コア毎に複数
のテスト手法が格納されているコアデータベースを用い
た集積回路装置の設計方法であって、 上記設計用データベースから集積回路装置のテストに使
用するコアとテスト手法とを選び出すステップ（ａ）
と、 上記選び出されたコア及びテスト手法についてトータル
のテストコストを見積もり演算するステップ（ｂ）と、 テストコストを最小にするコア及びテスト手法を決定す
るステップ（ｃ）とを含むことを特徴とする集積回路装
置の設計方法。 - 【請求項８】 請求項７に記載の集積回路装置の設計方
法において、 上記ステップ（ｂ）では、見積もられたテストコストを
表示することを特徴とする集積回路装置の設計方法。 - 【請求項９】 請求項７に記載の集積回路装置の設計方
法において、 上記ステップ（ｂ）では、選び出されたテスト手法が制
約条件を満たしているか否かを判別し、検査に用いるこ
とが可能なピン数の制約条件の下にテストコストの見積
もり演算を行なうことを特徴とする集積回路装置の設計
方法。 - 【請求項１０】 請求項９に記載の集積回路装置の設計
方法において、 上記ステップ（ｂ）では、選び出されたテスト手法が制
約条件に反する場合には、エラー表示を行なうことを特
徴とする集積回路装置の設計方法。 - 【請求項１１】 請求項７に記載の集積回路装置の設計
方法において、 上記ステップ（ｂ）では、選び出されたコアのテストパ
ターンを検査に用いることが可能なピン数の制約の下に
時間について分割し、テスト時間が最短になるようにテ
ストパターンを変形した状態でテストコストの見積もり
演算を行なうことを特徴とする集積回路装置の設計方
法。 - 【請求項１２】 請求項７に記載の集積回路装置の設計
方法において、 上記ステップ（ｂ）では、テストコストに影響を与える
パラメータについて優先順位に重み付けを行なうことに
よりテストコストの見積もり演算を行なうことを特徴と
する集積回路装置の設計方法。 - 【請求項１３】 集積回路装置を設計するために必要な
データを格納する，機能が同じでテスト手法が互いに異
なる複数のコアを有するコアデータベースを用いた集積
回路装置の設計方法であって、 上記設計用データベースから設計上のテストに使用する
コア及びテスト手法を選び出すステップ（ａ）と、 上記選び出されたコア及びテスト手法について、制約条
件の下にテストコストを見積り演算するステップ（ｂ）
と、 上記選び出されたコアを当該コアと機能が同じでテスト
手法が異なる他のコアと置き換えるステップ（ｃ）と、 上記ステップ（ｃ）を繰り返し行なって最小のテストコ
ストを与えるコア及びテスト手法を決定するステップ
（ｄ）とを含むことを特徴とする集積回路装置の設計方
法。 - 【請求項１４】 請求項１３に記載の集積回路装置の設
計方法において、 上記ステップ（ｄ）では、テスト手法を時間とピン番号
とを座標とする平面上のテストパターンにより表したと
きに、使用可能なピンの制約の下にテスト時間が最小に
なるようにコア及びテスト手法を決定することを特徴と
する集積回路装置の設計方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124034A JP2000315221A (ja) | 1999-04-30 | 1999-04-30 | 集積回路装置の設計用データベース及び集積回路装置の設計方法 |
| TW089108236A TW526436B (en) | 1999-04-30 | 2000-04-28 | Design database for integrated circuit device and design method for integrated circuit device |
| US09/561,342 US6615389B1 (en) | 1999-04-30 | 2000-04-28 | Database for designing integrated circuit device, and method for designing integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11124034A JP2000315221A (ja) | 1999-04-30 | 1999-04-30 | 集積回路装置の設計用データベース及び集積回路装置の設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315221A true JP2000315221A (ja) | 2000-11-14 |
Family
ID=14875398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11124034A Withdrawn JP2000315221A (ja) | 1999-04-30 | 1999-04-30 | 集積回路装置の設計用データベース及び集積回路装置の設計方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6615389B1 (ja) |
| JP (1) | JP2000315221A (ja) |
| TW (1) | TW526436B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011118492A (ja) * | 2009-12-01 | 2011-06-16 | Silicon Test Technologies Inc | テストフロー提示コンピュータプログラム、テストフロー提示コンピュータシステム |
| CN109144528A (zh) * | 2018-07-27 | 2019-01-04 | 深圳市浦洛电子科技有限公司 | 一种自动检测引脚识别SPI Flash具体型号的方法及系统 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030229612A1 (en) * | 2002-06-10 | 2003-12-11 | Keller S. Brandon | Circuit design duplication system |
| US9057764B2 (en) * | 2011-10-27 | 2015-06-16 | International Business Machines Corporation | Detection of unchecked signals in circuit design verification |
| CN109342920A (zh) * | 2018-09-30 | 2019-02-15 | 上海华力集成电路制造有限公司 | 集成电路芯片失效点定位方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0597087B1 (en) * | 1992-06-02 | 1999-07-28 | Hewlett-Packard Company | Computer-aided design method for multilevel interconnect technologies |
| US5487018A (en) * | 1993-08-13 | 1996-01-23 | Vlsi Technology, Inc. | Electronic design automation apparatus and method utilizing a physical information database |
| JP3165765B2 (ja) * | 1993-09-20 | 2001-05-14 | 富士通株式会社 | Ｃａｄ設計支援装置 |
| US5625816A (en) * | 1994-04-05 | 1997-04-29 | Advanced Micro Devices, Inc. | Method and system for generating product performance history |
| US5539652A (en) * | 1995-02-07 | 1996-07-23 | Hewlett-Packard Company | Method for manufacturing test simulation in electronic circuit design |
-
1999
- 1999-04-30 JP JP11124034A patent/JP2000315221A/ja not_active Withdrawn
-
2000
- 2000-04-28 US US09/561,342 patent/US6615389B1/en not_active Expired - Lifetime
- 2000-04-28 TW TW089108236A patent/TW526436B/zh not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011118492A (ja) * | 2009-12-01 | 2011-06-16 | Silicon Test Technologies Inc | テストフロー提示コンピュータプログラム、テストフロー提示コンピュータシステム |
| CN109144528A (zh) * | 2018-07-27 | 2019-01-04 | 深圳市浦洛电子科技有限公司 | 一种自动检测引脚识别SPI Flash具体型号的方法及系统 |
| CN109144528B (zh) * | 2018-07-27 | 2021-06-08 | 深圳市浦洛电子科技有限公司 | 一种自动检测引脚识别SPI Flash具体型号的方法及系统 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW526436B (en) | 2003-04-01 |
| US6615389B1 (en) | 2003-09-02 |
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