KR100851524B1 - ＳｏＣ 코아로직의 천이 지연 고장 테스트를 지원하는ＩＥＥＥ 1500 래퍼 셀 및 이를 이용한 테스트 방법 - Google Patents

Abstract

본 발명은 SoC 코아로직의 천이 지연 고장을 테스트하기 위하여 코아로직의 입력 또는 출력 포트에 연결되는 래퍼 셀에 있어서,제1 멀티플렉서와, 상기 제1 멀티플렉서로부터 출력된 데이터를 입력받아, 후속하여 연결된 다른 래퍼 셀의 제1 멀티플렉서로 출력하는 제1 플립플롭과, 상기 제1 플립플롭의 출력과 CFI(Core Function Input) 데이터 중 어느 하나를 선택하여 출력하는 제2 멀티플렉서와, 상기 제2 멀티플렉서로부터 출력된 데이터를 입력받아 출력하는 제2 플립플롭 및 상기 제2 플립플롭의 출력과 상기 CFI 데이터 중 어느 하나를 선택하여 CFO(Core Function Output) 데이터로 출력하는 제3 멀티플렉서를 포함하되, 상기 제1 멀티플렉서는 상기 제2 플립플롭의 출력과 CTI(Core Test Input) 데이터 중 어느 하나를 선택하여 출력하는 SoC 코아로직의 천이 지연 고장 테스트용 레퍼 셀을 제공한다.

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Description

ＳｏＣ 코아로직의 천이 지연 고장 테스트를 지원하는 ＩＥＥＥ 1500 래퍼 셀 및 이를 이용한 테스트 방법{IEEE 1500 wrapper cell for supporting transition delay fault of SoC core logic and the test method using the wrapper cell}

도 1은 종래의 IEEE 1500 래퍼 셀 구조를 도시한 도면.

도 2는 본 발명에 따른 SoC 코아로직의 천이 지연 고장 테스트를 지원하는 래퍼 셀 구조를 도시한 도면.

도 3a 내지 도 3c는 본 발명에 따라 도 2에 도시된 레퍼 셀에 테스트 패턴을 저장하는 과정을 도시한 도면.

도 4는 본 발명에 따라 도 2에 도시된 래퍼 셀을 이용하여 테스트 패턴을 코아로직에 인가하고 그 결과값을 저장하는 과정을 도시한 도면.

도 5는 본 발명에 따라 테스트 결과값을 출력하는 과정을 도시한 도면.

도 6은 본 발명에 이용되는 처이 지연 고장 테스트 제어기 회로를 도시한 도면.

도 7은 도 6에 도시한 그루 로직(Glue Logic)회로의 상세 구성도.

도 8은 도 6에 도시한 래퍼 클럭(WRCK) 발생회로의 상세 구성도.

도 9는 도 6에 도시한 래퍼 신호 제어(WSC) 게이팅 회로의 회로도.

도 10은 도 6에 도시한 래퍼 셀 제어(WCC) 발생 회로의 회로도.

본 발명은 SoC의 천이 지연 고장 테스트를 지원하는 방법 및 장치에 관한 것으로서, 구체적으로는 IEEE 1500 래퍼 셀 구조 및 제어기와 이를 통해 구현되는 테스트 방법에 관한 것이다.

SoC의 집적도와 동작 속도의 증가로 인하여 지연 고장 테스트의 중요성이 더욱 커지고 있다. 지연 고장 모델에는 경로 지연 모델과 천이 지연 고장 모델이 있다. 천이지연 고장 모델은 입력 값이 0에서 1로 천이 할 때 발생하는 지연으로 문제가 되는 상승 지연 고장과 1에서 0으로 천이 할 때 발생하는 지연으로 문제가 되는 하강 지연 고장으로 나뉜다.

집적도의 증가로 인해 칩 제조시 발생하는 고장으로 인해 칩의 동작 기능상에 문제가 발생했을 경우 이를 점검 할 수 있는 방법의 어려움 또한 증가 하였다. 이러한 문제를 해결하기 위하여 칩 상에서의 내장된 intellectual property (IP) 코어의 연결선 고장, 고착 고장, 지연 고장 점검을 위한 IEEE 1500이 제정되었다.

IP 코어의 사용으로 인해 칩 제작 시간의 단축, 면적의 축소, 재사용성의 증가 등 여러 가지 이점이 있지만 칩의 집적도 증가와 동작 속도 증가는 큰 타이밍 허용범위를 가지고 설계하기 어렵다는 문제점을 야기했다. 이러한 이유로 기존의 고착 고장, 연결선 고장 등으로 인한 문제도 중요 하지만 지연 고장에 대한 문제점이 더욱 중요한 문제로 대두되고 있다.

지연 고장은 회로내의 신호의 진행 지연이 모델링 된 지연 이상으로 커지게 되어 발생하는 제조과정 중 발생하는 문제로 정의할 수 있으며 천이 고장 모델과 경로 지연 고장 모델로 나눌 수 있다. 본 발명에서는 코어 내부의 천이 고장 모델의 테스트 방법에 초점을 맞추고 있다.

지연 고장을 테스트하기 위하여 다양한 연구가 진행 되어 왔다. 기존의 연구는 래퍼를 사용하지 않는 스캔 테스트가 주를 이루었다. 이와 관련한 종래 기술을 살펴보면 다음과 같다.

퍼막 등의 논문(H.J. Vermaak and H.G. Kerkhoff, "Enhanced P1500 Compliant Wrapper suitable for Delay Fault Testing of Embedded Cores," Proceedings of the Eighth IEEE European Test Workshop, 2003.)에서는 최종 천이 발생(Last Transition Generator: LTG) 셀을 스캔 체인 내부에 삽입함으로써 전역 스캔 인에 이블 신호와 LTG 셀의 값의 논리 조합으로 지역 스캔 인에 이블 신호를 생성하여 ‘Launch off Shift' 방식의 지연 고장 테스트를 수행 하는 방식을 제안하고 있다. 니사르 등의 논문(Nisar Ahmed, C.P. Ravikumar, Mohammad Tehranipoor, Jim Plusquellic, "At-Speed Transition Fault Testing With Low Speed Scan Enable," VLSI Test Symposium, 2005.)에서는 스캔 플립플롭의 구조를 듀얼 플립플롭으로 변경하고 각 스캔 인에이블 신호와 추가적인 스캔 모드(Enhanced Scan Mode: ESM)신호를 이용하여 테스트를 제어하는 방법과, Transition Launch (TL) 플립플롭 구조를 스캔 인에이블 신호와 천이 인에이블(Transition Enable: TEN) 신호를 이용하여 테스트를 제어하는 방법을 제안하고 이를 이용하여 ’broadside‘ 방식의 지연 고장 테스트를 수행하는 방식을 제안하고 있다. 또한 SoC의 동작 속도의 증가와 다중 클럭 환경에서 테스트를 수행하기 위해 내부의 PLL 회로를 이용하여 클럭을 생성하고 스캔 테스트를 수행 하는 연구도 진행 되었다(N. Devtaprasanna, A. Gunda, P. Krishnamurthy, S.M. Reddy, I. Pomeranz, "METHODS FOR IMPROVING TRANSITION DELAY FAULT COVERAGE USING BROADSIDE TESTS," IEEE International Test Conference, 2005.).

또한, IEEE 1500 표준을 이용한 연구로 입력과 출력 래퍼 구조를 변경하고 오실레이션 테스트 방법을 이용하여 지연 고장 테스트를 수행하는 방법이 제안되기도 하였다(Matthias Beck, Olivier Barondeau, Martin Kaibel, Frank Poehl, Lin Xijiang, Ron Press, "Logic Design For On-Chip Test Clock Generation - Implementation Details and Impact on Delay Test Quality," Proceedings of the Design, Automation and Test in Europe, 2005.). 칭 등의 논문(Qiang Xu, Nicola Nicolici, “DFT infrastructure for broadside two-pattern test of core-based SOCs," IEEE Transactions on Computers, Volume 55, Issue 4, April 2006)에서는 broadside 방식의 지연 고장 테스트를 수행하기 위하여 IEEE 1500 래퍼 셀 구조를 제안하고 LOADPROD 모드와 TPTEST 모드를 이용한다.

그런데, 적은 면적 오버헤드를 가지고 테스트 시간을 감소시키며 SoC 내의 코어의 효과적인 테스트를 수행하기 위해서는 천이지연 고장 테스트시 연속적인 테스트 패턴을 인가하고 테스트 결과를 한 시스템 클럭 안에 캡처하는 것이 바람직하다.

하지만, 위에서 제시된 종래기술들은 모두 상승 지연 고장과 하강 지연 고장을 동시에 테스트할 수 없으며 두 번의 명령어 인가를 해야 한다. 또한 종래의 기술 은 테스트를 위한 입력 래퍼 셀의 구조와 출력 래퍼 셀의 구조가 다르고 테스트 수행을 위한 테스트 제어기가 제시되어 있지 않다. 종래기술의 문제점을 구체적인 예를 들어 설명하면 다음과 같다.

도 1은 IEEE 1500 표준에서 제시하고 있는 천이 지연 고장 테스트를 지원하는 종래의 래퍼 셀 구조를 도시한 도면이다.

SoC 내부 코어 테스트를 목적으로 하는 IEEE 1500 표준에는 테스트를 수행을 지원하기 위해 5가지의 이벤트를 정의 하고 있으며 천이 고장 테스트를 지원하는 이벤트로 Transfer를 사용하고, 이를 제어하기 위한 신호로서 TransferDR 신호를 이용한다.

도 1의 셀 구조는 고장 테스트 모드시 천이 지연 고장 테스트 및 다른 일반적인 테스트의 수행을 지원한다. 하지만 이 셀 구조에는 다음과 같은 몇 가지의 단점이 있다. 우선 면적의 증가 관점에서 보면 도면 1의 셀 구조는 2개의 플립플롭과 하나의 멀티플렉스 외에 8개의 AND 게이트, 5개의 OR 게이트, 3개의 인버터로 구성 되어있음을 알 수 있다. 기능에 따라 SoC 내부 코어 다수의 입력과 출력 포트를 가질 것이다. 코어의 테스트를 위하여 입력과 출력 포트 모두에 IEEE 1500 래퍼 셀을 연결 했을 때 늘어나는 입력, 출력 포트 수에 비례하여 면적의 증가로 인하여 문제가 발생할 것이다. 다음 문제로는 천이 고장 테스트를 제외한 일반적인 고장 테스트할 때 테스트 패턴의 인가 관점에서 보면 하나의 셀에서 다음 셀로 테스트 패턴을 이동 시킬 때 많은 클럭을 소모 한다는 점을 들 수 있다. 도 1에서 보면 첫 번째 셀에서 1 bit의 테스트 패턴이 CTI에서 CTO를 통해 다음 셀까지 이동하기에는 첫 번째 저장 요소인 플립플롭 dff_1에 저장된 후 다음 클럭에 두 번째 저장 요소인 플립플롭 dff_2 에 저장되어 CTO를 통해 다음 셀의 CTI에 값을 전달하게 된다. 이와 같이 1 bit의 테스트 패턴을 다음 cell에 전달하기 위해서는 2 클럭이 소모된다.

이상과 같이, 종래기술로는 테스트시 많은 시간이 소요되며 면적 오버헤드가 상당히 발생하는 문제점이 있다. 따라서, IEEE 1500 을 이용한 테스트를 위한 보다 실질적이고 구체적인 연구가 필요하다.

본 발명은 한 시스템 클럭 내에서 SoC의 천이지연 고장테스트를 수행할 수 있는 방법을 제공하는 데 있다.

본 발명은 다른 목적은 위 방법을 수행하기 위한 IEEE 래퍼 셀 구조를 제공하는 데 있다.

본 발명의 또 다른 목적은 위 방법 및 래퍼 셀 구조에서 IEEE 1149.1 TAP 제어기를 활용할 수 있도록 하는 신규한 테스트 제어기 회로를 제공하는 데 있다.

전술한 본 발명의 목적을 이루기 위하여 본 발명은, SoC 코아로직의 천이 지연 고장을 테스트하기 위하여 코아로직의 입력 또는 출력 포트에 연결되는 래퍼 셀에 있어서, 제1 멀티플렉서와, 상기 제1 멀티플렉서로부터 출력된 데이터를 입력받아, 후속하여 연결된 다른 래퍼 셀의 제1 멀티플렉서로 출력하는 제1 플립플롭과, 상기 제1 플립플롭의 출력과 CFI(Core Function Input) 데이터 중 어느 하나를 선택하여 출력하는 제2 멀티플렉서와, 상기 제2 멀티플렉서로부터 출력된 데이터를 입력받아 출력하는 제2 플립플롭 및 상기 제2 플립플롭의 출력과 상기 CFI 데이터 중 어느 하나를 선택하여 CFO(Core Function Output) 데이터로 출력하는 제3 멀티플렉서를 포함하되, 상기 제1 멀티플렉서는 상기 제2 플립플롭의 출력과 CTI(Core Test Input) 데이터 중 어느 하나를 선택하여 출력하는 SoC 코아로직의 천이 지연 고장 테스트용 레퍼 셀을 제공한다.

상기 제1 플립플롭에서 제2 플립플롭으로의 데이터 전송은, 3개의 클럭(WRCK)에 의하여 수행되는 되고, 상기 클럭(WRCK)은 시스템 클럭과 동기된다.

본 발명의 다른 특징에 따라, SoC 코아로직의 천이 지연 테스트를 위한 테스트 회로로서, 테스트 대상이 되는 코아로직과, 상기 코아로직의 입력 포트 및 출력 포트에 연결되는, 전술한 복수의 래퍼 셀을 포함하고, 상기 입력 포트에 연결되는 래퍼 셀(입력 셀)은 내부의 제3 멀티플렉스로부터의 데이터가 상기 코아로직의 입력 포트에 인가되고,

상기 출력 포트에 연결되는 래퍼 셀(출력 셀)은 코아로직의 출력 포트로부터의 데이터를 제2 멀티플렉서로 입력받도록 구성된 것인 SoC 코아로직의 천이 지연 테스트를 위한 테스트 회로가 제공된다.

본 발명의 다른 특징에 따라, SoC 코아로직의 천이 지연 고장 테스트 방법으로서, 테스트 패턴을 상기 코아로직의 입력 포트에 연결된 래퍼 셀(입력 셀)에 저장하는 단계와, 각 입력 셀에 저장된 테스트 패턴을 테스트 대상 코어에 인가하고 테스트 결과를 캡처하여 상기 코아로직의 출력 포트에 연결된 래퍼 셀(출력 셀)에 저장하 는 단계와, 상기 출력 셀에 저장된 테스트 결과를 출력하여 테스트 결과를 확인하는 단계를 포함하며, 상기 상승 천이 지연 고장 테스트와 하강 천이 지연 고장 테스트를 연속하는 시스템 클럭마다 수행하여 총 3개의 시스템 클럭내에 상승 및 하강 천이 지연 고장 테스트를 수행하는 것인 SoC 코아로직의 천이 지연 고장 테스트 방법이 제공된다.

상기 테스트 패턴을 입력 셀에 저장하는 단계는, 상기 입력 셀 내부의 제1 플립플롭에 테스트 데이터를 인가하는 단계와, 상기 제1 플립플롭의 테스트 데이터를 상기 입력 셀 내부의 제2 플립플롭에 전달하는 단계와, 상기 제1 플립플롭에 후속의 테스트 데이터를 인가하는 단계를 포함한다.

상기 제1플립플롭에서 상기 제2 플립프롭으로의 테스트 데이터 전달은 3개의 시스템 클럭 동안 수행되는 것이 바람직하고, 테스트 결과를 캡처하여 상기 출력 셀에 저장하는 단계는, 상기 입력 셀의 제2 플립플롭에 저장된 첫 번째 테스트 데이터가 코아로직에 인가되며, 이와 동시에 상기 입력 셀의 제1 플립플롭에 저장된 두 번째 테스트 데이터가 상기 제2 플립플롭으로 전달되는 단계와, 다음 시스템 클럭에서, 상기 첫 번째 테스트 데이터에 대한 코아로직으로부터의 결과값이 상기 출력 셀의 제2 플립플롭에 저장되고, 이와 동시에 상기 입력 셀의 제2 플립플롭으로부터 상기 코아로직에 두 번째 테스트 데이터가 입력되는 단계와, 그 다음 시스템 클럭에서, 상기 출력 셀의 제2 플립플롭에 저장된 데이터가 상기 출력 셀의 제1 플립플롭으로 전달되고, 이와 동시에 두 번째 테스트 데이터에 대한 상기 코아로직으로부터의 결과값이 상기 출력 셀의 제2 플립플롭으로 저장되는 단계를 포함한다.

이럼으로써 3개의 클럭 동안에 상승 천이 지연 고장과 하강 천이 지연 고장을 모두 테스트할 수 있다.

이하, 본 발명의 바람직한 실시예와 첨부 도면을 참조하여 본 발명의 구성에 대하여 상세히 설명한다.

도 2는 본 발명에 따른 래퍼 셀(Wrapper Cell) 구조이다.

IEEE P1500 에 의한 SoC 내부 회로의 연결을 테스트하는 것은 기본적으로 경계 주사 방식에서 사용된 경계 주사 셀(Boundary Scan Cell)의 개념과 유사한 래퍼 셀(Wrapper Cell)이라고 불리는 기본 구조를 사용하여 경계 주사 방식과 유사한 개념으로 받아들일 수 있지만 SoC 환경에서의 테스트는 보드 수준보다 훨씬 복잡한 내부 구조에 대해서 수행해야 할 여러 테스트를 한번에 수행하므로 고도의 테스트환경과 더욱 긴 테스트 수행 시간을 필요로 한다. 따라서 테스트 수행 시간의 단축은 테스트 길이의 단축과 깊은 관련을 맺고 있으며, 이는 연결 테스트를 수행함에 있어서도 마찬가지이다.

도 2의 래퍼 셀 구조는 2개의 플립플롭(FF1, FF2)과 3개의 멀티플렉서로 구성되어 있다. 코어의 테스트를 위하여 입력과 출력 포트 모두에 IEEE 1500 래퍼 셀을 연결하고 늘어나는 입력, 출력 포트 수에 비례하여 면적이 증가함을 고려하였을 경우 제안하고 있는 셀을 사용하면 적은 면적 오버 헤드를 가지고 테스트를 수행할 수 있다.

전체 테스트 순서는 세 단계로 나눌 수 있으며 첫 번째는 테스트 패턴을 래퍼 셀에 저장하는 단계, 두 번째는 각 래퍼 셀에 저장된 테스트 패턴을 테스트 대상 코 어에 인가하고 테스트 결과를 캡처하여 저장하는 단계, 마지막은 출력 래퍼 셀에 저장된 테스트 결과를 출력하여 테스트 결과를 확인하는 단계이다.

본 발명에 따른 래퍼 셀은 전술한 테스트를 수행하기 위하여 다음과 같은 동작 특성을 가진다. 천이 지연 고장 테스트를 지원하기 위해서는 각 래퍼 셀의 적절한 위치에 테스트 패턴이 저장되어야 하고, 이를 내부 코어에 연속적으로 인가한 후 테스트 결과를 한 시스템 클럭 안에 출력 셀에 저장하여야 한다. 이러한 동작을 TransferDR 신호를 이용하여 제어한다. 테스트 패턴을 각 셀의 입력할 때 각 셀의 동작은 Shift, Transfer, Shift 의 순서로 각 셀의 플립플롭에 저장된다.

먼저 도 3a 내지 도 3c를 참조하여 테스트 순서 중 첫번째 단계로서, 코아 로직의 입력 포트에 연결된 래퍼 셀(WC1, WC2)(이하 ‘입력 래퍼 셀’이라함)에 테스트 데이터 패턴을 저장하는 단계를 설명한다.
도 3a 및 도 3c는 테스트 순서 중 첫 번째 단계로서, 입력 래퍼 셀(WC1, WC2)에서 테스트 데이터 패턴을 저장하는 단계를 나타내고, 도 3b는 테스트 수행 타이밍도를 나타낸다. 이하에서 도 3a에 도시된 바와 같이 코아로직의 입력 포트에 연결되는 입력 래퍼 셀은 2개이며 이들이 시리얼하게 연결되었다고 전제하고 설명한다. 또한 설명의 편의상 테스트 데이터 패턴의 흐름을 점선으로 도시하였다.

ShiftWR 신호의 값이 '1'인 구간(P1)중 WRCK 신호의 첫번째 상승 에지(a)에서 첫번째 입력 래퍼 셀(WC1)의 CTI 포트를 통해 테스트 데이터가 입력 래퍼 셀(WC1)의 FF1에 저장되고 CTO 포트를 통해 후속하여 연결된 두번째 입력 래퍼 셀(WC2)로 테스트 데이터가 전달된다. 그리고, ShiftWR 신호의 값이 '1'인 구간(P1)중 WRCK 신호의 두번째 상승 에지(b)에서 두번째 입력 래퍼 셀(WC2)의 FF1에 저장된다.
도 3a에 도시된 바와 같이, 예를 들어 3개의 래퍼 셀이 간단한 코어에 연결되어 있을 때 세 번의 테스트 클럭의 상승 엣지(c)에 의해 3개의 래퍼 셀의 FF1에는 원하는 패턴이 저장된다. 래퍼 셀의 개수가 늘어남에 따라 테스트 제어기를 조절하여 패턴 입력시간을 늘려 ShiftWR 신호의 값이 ‘1’을 유지하고 테스트 패턴을 입력하면 된다.

상승 지연 천이와 하강 지연 천이를 연속적으로 수행하기 위하여, 코아로직에 인가되는 데이터에 의하여 코아로직 내부에서 0->1->0 또는 1->0->1의 데이터 변환이 연속적으로 이루어질 수 있도록 최소 연속되는 2개의 테스트 데이터 비트가 필요하므로, 래퍼 셀의 FF1 및 FF2에 각각 적절한 테스트 데이터 비트가 저장되어야 한다.

따라서, 각 래퍼 셀(WC1, WC2)의 FF2에 테스트 데이터 비트를 저장하기 위하여, FF1에 저장된 테스트 데이터 비트를 FF2에 저장하며, 이를 위해 각 래퍼 셀(WC1, WC2)은 도 3c에 도시된 바와 같은 동작을 수행한다. TransferDR 신호의 값이 ‘1’ 인 구간(P2)에서 첫 번째 상승 엣지(d)에서는 FF1에서 FF2로 패턴을 이동하고 두 번째 상승 엣지(e)에서는 FF2에서 FF1로 패턴을 이동하고 세 번째 상승 엣지(f)에서 다시 FF1에 저장된 테스트 패턴을 FF2로 이동시켜 최종적으로 FF1에 저장된 테스트 패턴을 FF2로 이동시킨다.

Transfer 동작 수행을 통해 FF1에 저장된 첫 번째 테스트 패턴을 FF2로 이동 시켜 저장한 후 다시 ShiftWR 신호의 값이 ‘1’인 구간(P3)에서 세 번의 테스트 클럭에 의해 두 번째 테스트 데이터 비트를 각 래퍼 셀(WC1, WC2)의 FF1에 저장한다. 이러한 과정을 통해 각 셀의 FF1, FF2에 테스트 패턴을 저장하여 천이 지연 테스트를 수행하기 위한 준비를 한다.
정리해서 다시 설명하면, 도 3b에서 P1 구간동안 각 래퍼 셀(WC1, WC2)의 FF1에 테스트 데이터 비트를 저장하고(Shfit), P2 구간동안 각 래퍼 셀(WC1, WC2)의 FF1의 테스테 데이터 비트를 FF2로 이동시키고(Transfer), P3 구간동안 각 래퍼 셀(WC1, WC2)의 FF1에 테스트 데이터 비트를 저장한다(Shfit).

전술한 과정 중 FF1에서 FF2로 테스트 데이터 비트를 전달하는 데 3개의 클럭 기간을 소요하는 이유는 후술하는 테스트 패턴의 인가 및 결과값 저장 과정에서 3개의 클럭이 소요되는데, 이러한 제어 신호를 발생하는 제어 회로의 단순화를 위하여 본 발명의 바람직한 실시예에서 제시하는 테스트 과정 전체에서, 래퍼 셀 내부의 데이터 전달, 즉 FF1과 FF2 사이의 데이터 전달은 3개의 클럭을 소요하도록 설계하였기 때문이다.

당업자에게, 본 명세서를 지득한 후 FF1에서 FF2로의 데이터 전달을 한 클럭 에서 이루어지도록 변경 설계할 수 있음은 자명하다.

도 3a 내지 도 3c에 도시된 과정을 통해 코어에 연결된 각 래퍼 셀(WC1, WC2)의 플립플롭(FF1, FF2)에는 천이 지연 고장 테스트를 위한 테스트 패턴이 저장된다.

이하에서 도 3b 및 도 4를 참조하여 테스트의 두 번째 단계인 테스트 대상 코어에 테스트 패턴을 인가하고 테스트 결과를 캡쳐하는 과정을 설명한다. 도 4에서 테스트의 두 번째 단계인 테스트 대상 코어에 테스트 패턴을 인가하고 테스트 결과를 캡처하는 과정을 보이고 있다.

천이 지연 고장의 종류에는 노드의 값이 0에서 1로 천이 할 때 발생하는 지연으로 문제가 되는 상승 지연 고장과 노드의 값이 1에서 0으로 천이 할 때 발생하는 하강 지연 고장의 두 가지가 있다. 본 발명에서 제안하는 TransferDR 값이 ‘1’인 구간에서의 세 번의 시스템 클럭에 의하여 래퍼 셀(WC1, WC2) 내부에서의 테스트 패턴을 이동시키는 방법은 내부 코어(CL)로 인가하기 위한 테스트 패턴의 초기화를 하고 래퍼 셀(WC1, WC2) 내부에서 테스트 패턴의 이동으로 0에서 1로 천이, 1에서 0으로의 천이를 발생시킬 수 있기 때문에 하나의 테스트 패턴을 이용하여 한 번의 테스트 사이클(3개의 시스템 클럭 소요)에 상승 지연 고장 테스트와 하강 지연 고장 테스트를 연속적으로 수행할 수 있다. SoC 내부 코어(CL)의 천이 지연 고장 테스트를 위해서는 천이를 발생시키는 연속 적인 테스트 패턴을 코어(CL)에 인가하고 상승 천이 지연 고장 테스트 또는 하강 천이 지연 테스트 결과를 각각 한 시스템 클럭에 캡처해야 한다.

테스트 대상인 코어(CL)의 왼쪽에 연결된 래퍼 셀(WC1, WC2)이 입력 래퍼 셀이 되고 오른쪽에 연결된 셀(WC3)이 출력 래퍼 셀이다. 도 3b의 테스트 수행 타이밍 도에서 TransferDR 신호의 값이 ‘1’ 인 구간(P4)에서 첫번째 상승 엣지(g)와 두번째 상승 엣지(h)에서 각 입력 래퍼 셀(WC1, WC2)의 FF2와 FF1에 저장되었던 테스트 패턴을 순차적으로 테스트 대상 코어(CL)로 인가한다. 입력 래퍼 셀(WC1, WC2)에 저장된 테스트 패턴을 테스트 대상 코어(CL)에 인가한 후 테스트 결과를 저장할 때 출력 포트에 연결된 출력 래퍼 셀(WC3)에서의 동작을 설명한다. P4 구간에서 첫번째 상승 엣지(g)에서 입력 래퍼 셀(WC1, WC2)에서 인가한 테스트 패턴의 테스트 결과를 두번째 상승 엣지(h)에서 CFI 포트를 통해 FF2에 저장한다. 입력 래퍼 셀(WC1, WC2)에서 두번째 상승 엣지(h)에서 인가한 테스트 패턴의 테스트 결과를 세번째 상승 엣지(i)에서 FF2에 저장하고, 이때 FF2에 저장되어 있던 두번째 상승 엣지(g)에서의 결과는 FF1 으로 이동한다. 따라서, 출력 래퍼 셀(WC3)의 FF1과 FF2 에는 테스트 결과가 저장된다.

위 과정에서 입력 래퍼 셀(WC1, WC2)의 FF2와 FF1에 저장된 테스트 패턴을 순차적으로 코아(CL)로 인가하기 위해서 첫번째 상승 에지(g)에서 FF2에 저장되어 있던 첫번째 테스트 데이터 비트를 코아 로직(CL)으로 인가하는 동시에, FF1에 저장되어 있던 두번째 테스트 데이터 비트를 FF2로 이동하고, 두번째 상승 에지(g)에서 FF2로 이동된 두번째 테스트 데이터 비트를 코아로직(CL)에 인가한다.

도 3b 및 도 5를 참조하여, 마지막 단계로 출력 래퍼 셀(WC3)에 저장된 테스트 결과를 출력하는 단계를 설명한다. 테스트 결과를 출력하기 위해 테스트 패턴을 입력할 때 수행했던 동작과 유사한 과정을 수행한다. 도 5의 과정을 보면 출력 래퍼 셀(WC3)에서 FF1에 저장된 테스트 결과를 도 3b의 ShiftWR 신호의 값이 ‘1’ 인 구간(P5)에서 출력 래퍼 셀(WC3)의 CTO 포트를 통해 결과를 출력하고 TransferDR 신호의 값이 ‘1’ 인 구간(P6)에서 세 번의 시스템 클럭에 의해 FF2에 저장된 테스트 결과를 FF1로 이동한다. 이동 후 다시 ShiftWR 신호의 값이 ‘1’ 인 구간(P7)에서 출력 래퍼 셀(WC3)의 CTO 포트를 통해 결과를 출력한다.

이상의 도 3a 내지 도 5를 참조하여 설명한 세 단계를 거쳐 SoC 내부 코어(CL)의 천이 지연 고장 테스트를 수행할 수 있다. 래퍼 셀의 FF1에서 FF2로 테스트 패턴을 이동시킬 때 TransferDR 신호의 값이 ‘1’인 구간에서 세 번의 시스템 클럭을 이용하는 방법은 내부 코어에 테스트 패턴을 인가하고 테스트 결과 값을 캡처 하는 과정과 출력 셀에서 테스트 결과를 TDO 코트를 통해서 출력하는 과정에서 동일하게 사용한다. 이 방법을 이용함으로써 하나의 테스트 패턴을 이용하여 상승 지연 고장 테스트와 하강 지연 고장 테스트를 동시에 수행 할 수 있다. 또한 각 단계별 제어 신호를 생성하기 위한 복잡한 회로의 구현 없이 간단한 제어 신호 생성 회로를 이용하여 셀의 동작을 제어 하여 전체 테스트를 수행 하고 테스트 과정을 분할 할 수 있다.

본 발명에 따른 래퍼 셀 구조는 면적과 테스트 수행 시간에 대하여 장점이 있다. 테스트 수행시 소요되는 시간의 관점에서 본다면 천이 고장 테스트를 제외한 일반 테스트 모드시 테스트 패턴을 각 래퍼 셀에 입력하는 시간을 반으로 줄일 수 있는 장점이 있다.

테스트 패턴을 각 래퍼 셀에 입력하는 과정은 도 3a 및 도 3c에 도시된 데이터의 이동으로 알 수 있다. 첫 번째 래퍼 셀(WC1)에서 1 bit의 테스트 패턴이 CTI 포트를 통해 입력되고 래퍼 셀(WC1)의 첫 번째 저장 요소인 FF1에 저장된 후 CTO 통해 다음 래퍼 셀(WC2)의 CTI 포트로 연결되고 두 번째 래퍼 셀(WC2)의 FF1 에 값을 전달하게 된다. 이는 IEEE 1500 표준에서 제안하는 도 1에 도시된 구조에서 테스트 패턴을 다음 셀로 이동시키기 위해 두 개의 플립플롭을 거치는 것에 비해 하나의 플립플롭(FF1)만을 거치기 때문에 테스트 패턴의 입력 시간을 반으로 줄일 수 있다. 이와 같이 본 발명에서 제안하는 셀 구조는 면적 증가, 테스트 시간의 단축 등의 장점이 있다.

이하, 본 발명에 따르는 래퍼 셀을 본 발명의 방법에 의하여 동작시키기 위한 제어신호를 발생하는 제어 회로에 대하여 설명한다.

IEEE 1500 표준은 IEEE 1149.1과 비슷한 구조를 코어에 적용하되, IEEE 1149.1의 TAP 제어기와 같은 테스트 제어부 없이, 사용자가 다양한 테스트를 접근 메커니즘(Test Access Mechanism; TAM)을 구현하여 테스트할 수 있도록 Wrapper Interface Port(WIP), Wrapper Boundary Cell (WBC)의 기능 등을 정의하고 있다. Wrapper Serial Port(WSP) 접근 메커니즘은 정의되어 있지 않기 때문에, 획기적인 방법이 제안되지 않는 한, 기존에 많이 사용되었던 IEEE 1149.1 TAP을 이용하게 될 것이다.

IEEE 1149.1 경계스캔 (Boundary Scan)은 보드 테스트를 위한 표준으로 널리 사용되어 왔지만, 유한 상태기로 이루어진 Test Access Port (TAP) 제어기의 제어신호는 TAP 제어기의 상태에 따라 진행하기 때문에 테스트를 수행하기 위한 테스트 데이터를 인가하고 테스트 결과를 관측 하는 과정에서 2.5테스트 클럭 싸이클이 소요된다는 문제점을 가지고 있다. 이러한 문제를 해결하여 IEEE 1149.1 TAP 제어기를 이용하여 IEEE 1500 래퍼를 제어하여 SoC 내부 코어를 테스트하기 위해서는 별도의 인터페이스 회로가 필요하며 이에 대한 간단한 예가 IEEE 1500 표준에 나와 있다. 기존의 IEEE 1500 표준에서는 천이 지연 고장 테스트를 수행 할 수 있는 래퍼 셀 구조와 이를 이용한 테스트 수행 타이밍 도 만을 예로 제시 하고 있으며 테스트 수행을 제어하기 위한 회로 구조와 제어 메커니즘에 대한 언급이 없다.

본 발명에서는 IEEE 1500 제어 신호를 생성하기 위한 테스트 제어기 회로와 IEEE 1149.1 TAP을 이용하여 천이 고장 테스트를 효과적으로 수행할 수 방법을 제안한다.

도 6은 IEEE 1149.1 의 TAP 제어기에서 발생하는 신호를 이용하여 IEEE 1500 래퍼 셀의 제어 신호를 생성하여 테스트를 수행하기 위한 테스트 제어기 회로 구조이다. 제안하는 테스트 제어기 회로는 수행하는 테스트 동작에 따라 WRCK를 생성해 주기 위한 Wrapper Clock Generate Logic, TAP 제어기의 신호를 이용하여 IEEE 1500 의 제어 신호를 생성하기 위한 Glue logic, SelectWIR 신호에 따라 WIR과 WBR 로의 신호 연결을 선택하기 위한 WSC Gating Logic, WBR 의 테스트 동작을 제어하기 위한 멀티플렉스 선택 신호와 플립플롭의 동작을 제어하기 위한 신호를 생성하는 Wrapper Cell Control Signal Generate Logic 으로 구성 되어 있다.

래퍼 클럭 생성 회로는 천이 지연 고장 테스트를 하는 과정에서 SoC 내부 코어에 테스트 패턴을 인가할 때는 TCK를 사용하고 결과값을 가져 올 때는 한 시스템 클럭 안에 해야 하는 문제를 해결하기 위하여 테스트 순서에 맞게 TCK와 시스템 클럭을 연결하여 래퍼 클럭(WRCK)을 생성하는 기능을 한다. 테스트 패턴을 인가 할 때는 도면 7의 아래쪽 부분에서 Clock Gating Cell(CGC)에 N_ShiftWR 신호와 TCK를 연결하여 두 신호의 조합으로 WRCK을 생성한다. 결과 값을 가져 올 때는 위쪽부분에서 CGC에 TransferDR 신호와 시스템 클럭을 연결하여 두 신호의 조합으로 WRCK를 생성한다.

IEEE 1149.1 표준의 TAP 제어기를 통해 IEEE 1500 래퍼 셀을 제어 하여 테스트를 수행하기 위해서는 래퍼 시리얼 제어 신호가 필요하다. 도 8의 회로를 통해 TAP 을 통해 생성되는 신호의 간단한 논리 조합으로 래퍼 시리얼 제이 신호를 생성할 수 있다. 또한 본 발명에서 제안하는 천이 지연 고장 점검을 하기 위해서는 일반 테스트 제어 신호뿐만 아니라 Transfer 이벤트를 제어 하는 TransferDR 신호가 필요하다. 이는 TAP생성 신호인 Shift_DR_State, Shift_IR_State 신호와 지연 고장 테스트의 수행을 의미하는 WS_INTEST _DELAY 신호의 논리 조합으로 TransferDR 신호를 생성할 수 있다.

Glue logic에서 생성된 SelectWIR 신호의 값에 따라 WIR과 WBR을 선택하여 수행할 테스트의 종류를 선택하는 명령어를 인가하고 WBR 에 선택된 테스트를 수행하기 위한 제어 신호를 보낸다. 도 9의 간단한 회로를 통해 SelectWIR 의 값이 1일 경우에는 WIR 을 선택하여 테스트 명령어를 인가하고 SelectWIR 의 값이 0일 경우는 Glue Logic에서 생성된 신호를 WBR 에 연결하여 줌으로써 테스트를 수행 할 수 있다.

제안하는 셀 구조를 이용하여 테스트를 수행하기 위해서는 원하는 테스트 패턴을 인가하고 결과값을 가져 오기 위해서는 셀을 구성하고 있는 멀티플렉서와 플립플롭의 적절한 순서의 제어가 필요하다. 도 10의 회로를 이용하여 제어 신호를 생성할 수 있다.

입력 셀 과 출력 셀은 동일한 구조를 사용하고 있기 때문에 IO_FACE 신호를 이용하여 입력 셀 과 출력 셀의 데이터 이동 경로의 제어를 바꾸어 줌으로써 코어 내부의 테스트뿐만 아니라 코어간의 연결선 고장 테스트도 수행할 수 있다.

이상에서 살펴본 바와 같이, EEE 1149.1 TAP 제어기를 이용하여 IEEE 1500으로 연결된 SoC 내부 코어를 테스트하기 위해서는 추가적인 테스트 제어기 회로가 필 요하다. 추가적인 테스트 제어기 회로의 증가로 약간의 면적이 증가하였지만 코어의 입력과 출력이 늘어남에 따라 비례적으로 증가하는 래퍼 셀의 면적에 비해 면적상에 큰 문제가 되지는 않는다.

도 6에서 제안하는 테스트 제어기 회로를 이용하여 생성한 제어 신호를 이용하여 천이 지연 고장 테스트를 수행하는 방법은 다음과 같은 순서로 진행할 수 있다. 천이 고장 테스트를 수행하기 위해 테스트 패턴을 인가하고 결과를 관측하는 과정은 TMS를 조절함으로써 TAP 제어기의 상태를 천이시켜 테스트를 수행한다.

1. 천이 고장 테스트 명령어를 읽어 온 후 디코딩 하고, WS_INTEST_DELAY 신호의 값을 1로 인가한다. TAP 제어기의 상태 천이는 Reset → Idle → Select_DR → Select_IR → Capture_IR → Shift_IR → ... → Exit1_IR → Update_IR→ Idle 순으로 이동한다.

2. IEEE 1500 래퍼 셀에 테스트 패턴을 인가한다. TAP 제어기의 상태 천이를 Idle → Select_DR → Capture_DR → Shift_DR → Exit1_DR → Pause_DR → Exit2_DR → Shift_DR 순서로 이동 한다.

3. 테스트 대상 코어에 테스트 패턴인가 및 테스트 결과를 관측한다. TAP 제어기의 상태 천이를 Shift_DR → Exit1_DR → Pause_DR → Exit2_DR 순서로 이동한다. 입력 셀에서 테스트 패턴을 인가하고, 출력 셀에서 테스트 결과를 저장한다.

4. 3번의 과정에서 저장한 테스트 결과를 TDO 포트를 통하여 확인한다. TAP 제어기의 상태 천이를 Shift_DR → Exit1_DR → Pause_DR → Exit2_DR → Shift_DR 순서로 이동하여 테스트 결과를 출력한다.

제시된 제어회로에 연결된 TAP 제어기가 1번에서 4번까지의 순서로 상태천이함으로써, 도 3, 4, 및 5를 참조하여 전술한 래퍼 셀의 동작이 수행된다.

제안하는 테스트 알고리즘을 이용하여 IEEE 1149.1 TAP 제어기를 통해 IEEE 1500 래퍼 셀 제어 신호를 생성하고 테스트를 제어하여 SoC 내부 코어의 천이 지연 고장 테스트를 효율적으로 수행할 수 있다.

전술한 바와 같이, 본 발명에서 제시한 알고리즘과 구조를 이용한 SoC 내부 코어의 천이 지연 고장 테스트를 수행 하는 방법은 기존의 IEEE　1149.1 기반의 TAP 제어기를 통하여 본 발명에서 제안하는 테스트 제어기 회로를 통해 제안하는 IEEE 1500 래퍼 셀을 제어함으로써 적은 면적 오버 헤드를 가지고 짧은 테스트 시간에 효율적으로 천이 지연 고장 테스트를 수행할 수 있다.

Claims (12)

1. SoC 코아로직의 천이 지연 고장을 테스트하기 위하여 코아로직의 입력 또는 출력 포트에 연결되는 래퍼 셀에 있어서,

   제1 멀티플렉서;

   상기 제1 멀티플렉서로부터 출력된 데이터를 입력받아, 후속하여 연결된 다른 래퍼 셀의 제1 멀티플렉서로 출력하는 제1 플립플롭;

   상기 제1 플립플롭의 출력과 CFI(Core Function Input) 데이터 중 어느 하나를 선택하여 출력하는 제2 멀티플렉서;

   상기 제2 멀티플렉서로부터 출력된 데이터를 입력받아 출력하는 제2 플립플롭; 및

   상기 제2 플립플롭의 출력과 상기 CFI 데이터 중 어느 하나를 선택하여 CFO(Core Function Output) 데이터로 출력하는 제3 멀티플렉서를 포함하되,

   상기 제1 멀티플렉서는 상기 제2 플립플롭의 출력과 CTI(Core Test Input) 데이터 중 어느 하나를 선택하여 출력하는 SoC 코아로직의 천이 지연 고장 테스트용 레퍼 셀.
2. 제1항에 있어서,상기 제1 플립플롭에서 제2 플립플롭으로의 데이터 전송은,

   3개의 클럭(WRCK)에 의하여 수행되는 것인 레퍼 셀.
3. 제2항에 있어서, 상기 클럭(WRCK)은,

   시스템 클럭과 동기되는 것인 래퍼 셀.
4. SoC 코아로직의 천이 지연 테스트를 위한 테스트 회로로서,

   테스트 대상이 되는 코아로직과,

   상기 코아로직의 입력 포트 및 출력 포트에 연결되는, 제1항 내지 제3항 중 어느 한 항에 기재된 복수의 래퍼 셀을 포함하고,

   상기 입력 포트에 연결되는 래퍼 셀(입력 셀)은 상기 제3 멀티플렉스로부터의 데이터가 상기 코아로직의 입력 포트에 연결되고,

   상기 출력 포트에 연결되는 래퍼 셀(출력 셀)은 코아로직의 출력 포트로부터의 데이터를 제2 멀티플렉서로 입력받도록 구성된 것

   인 SoC 코아로직의 천이 지연 테스트를 위한 테스트 회로.
5. 제4항에 있어서, 상기 입력 셀로부터의 천이 지연 고장 테스트용 데이터는,

   코아로직에 입력된 후 다음 시스템 클럭에 출력 셀에 코아로직으로부터의 결과 데이터가 저장되는 것인 테스트 회로.
6. 제5항에 있어서, 상기 천이 지연 고장 테스트용 데이터는,

   매 시스템 클럭마다 연속하여 입력되고 출력되는 것인 테스트 회로.
7. SoC 코아로직의 천이 지연 고장 테스트 방법으로서,

   테스트 패턴을 상기 코아로직의 입력 포트에 연결된 래퍼 셀(입력 셀)에 저장하는 단계와,

   각 입력 셀에 저장된 테스트 패턴을 테스트 대상 코어에 인가하고 테스트 결과를 캡처하여 상기 코아로직의 출력 포트에 연결된 래퍼 셀(출력 셀)에 저장하는 단계와,

   상기 출력 셀에 저장된 테스트 결과를 출력하여 테스트 결과를 확인하는 단계

   를 포함하며,

   상기 상승 천이 지연 고장 테스트와 하강 천이 지연 고장 테스트를 연속하는 시스템 클럭마다 수행하여 총 3개의 시스템 클럭내에 상승 및 하강 천이 지연 고장 테스트를 수행하는 것인 SoC 코아로직의 천이 지연 고장 테스트 방법.
8. 제7항에 있어서, 상기 테스트 패턴을 입력 셀에 저장하는 단계는,

   상기 입력 셀 내부의 제1 플립플롭에 테스트 데이터를 인가하는 단계와,

   상기 제1 플립플롭의 테스트 데이터를 상기 입력 셀 내부의 제2 플립플롭에 전달하는 단계와,

   상기 제1 플립플롭에 후속의 테스트 데이터를 인가하는 단계

   를 포함하는 것인 테스트 방법.
9. 제8항에 있어서, 상기 제1플립플롭에서 상기 제2 플립프롭으로의 테스트 데이터 전달은,

   3개의 시스템 클럭 동안 수행되는 것인 테스트 방법.
10. 제7항에 있어서, 상기 테스트 결과를 캡처하여 상기 출력 셀에 저장하는 단계는,

    상기 입력 셀의 제2 플립플롭에 저장된 첫 번째 테스트 데이터가 코아로직에 인가되며, 이와 동시에 상기 입력 셀의 제1 플립플롭에 저장된 두 번째 테스트 데이터가 상기 제2 플립플롭으로 전달되는 단계와,

    다음 시스템 클럭에서, 상기 첫 번째 테스트 데이터에 대한 코아로직으로부터의 결과값이 상기 출력 셀의 제2 플립플롭에 저장되고, 이와 동시에 상기 입력 셀의 제2 플립플롭으로부터 상기 코아로직에 두 번째 테스트 데이터가 입력되는 단계와,

    그 다음 시스템 클럭에서, 상기 출력 셀의 제2 플립플롭에 저장된 데이터가 상기 출력 셀의 제1 플립플롭으로 전달되고, 이와 동시에 두 번째 테스트 데이터에 대한 상기 코아로직으로부터의 결과값이 상기 출력 셀의 제2 플립플롭으로 저장되는 단계

    를 포함하는 것인 테스트 방법.
11. 제10항에 있어서,상기 첫 번째 테스트 데이터 및 두 번째 테스트 데이터는,

    상기 코아로직의 상승 및 하강 천이 지연 고장을 테스트할 수 있도록 구성되 는 테스트 패턴을 이루는 것인 테스트 방법.
12. 제7항에 있어서, 상기 테스트 결과를 출력하는 단계는,

    상기 출력 셀의 제1 플립플롭의 데이터를 외부로 출력하고, 이와 동시에 상기 출력 셀의 제2 플립플롭의 데이터를 상기 제1 플립플롭으로 전달하는 단계와,

    다음 클럭에서, 상기 제1 플립플롭의 저장된 데이터를 외부로 출력하는 단계

    를 포함하는 것인 테스트 방법.

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