JP3190580B2 - フューズの数を少なくしたメモリデバイス - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、冗長メモリセルを
有するメモリシステムに関する。より詳しく述べれば、
本発明は、置き換え用フューズの数を少なくしたデユア
ルポートメモリシステムにおける行または列の置き換え
に関する。

【０００２】

【従来の技術】半導体製造技術及びメモリ設計の進歩に
より、数百万ビットの情報を保持する半導体メモリの商
用製品が製造されるようになった。製造者にとっては、
あるチップを販売する前にそのチップ上の各々の、そし
て全てのビットがアドレス可能であることを検査してお
くことが重要である。しかしながら、各チップ上のビッ
トの数が膨大であるので、製造したチップの全てのビッ
ト位置が機能するものと想定することは非現実的であ
る。製造プロセスに物理的欠陥があると、１またはそれ
以上のビットに欠陥を生じさせることなく、このような
高ビット密度のデバイスを製造することは極めて困難で
ある。製造者は、アドレスの全範囲にわたって機能する
ことを保証せずにメモリチップを販売することはできな
い。欠陥ビットを有するチップを破棄することは不経済
であり、非効率的であり、そして高価につく。従って、
不可避のビット欠陥を補償するための冗長ビットを有す
るメモリチップを製造できるアプローチを提供すること
が望ましい。

【０００３】従来、設計者はメモリデバイス内に１また
はそれ以上の行または列を組み込んでメモリチップ内の
ビット誤りをパッチする方法を使用していた。換言すれ
ば、試験の結果メモリ内にビット欠陥が存在することが
分かった時にアクセスできる冗長セルを設けていたので
ある。例えば、もしメモリアレイの第１列のあるビット
に欠陥が見出された場合には、典型的には第１列全部を
置き換え用の列と置き換える。このパッチは、ポリシリ
コンフューズのバンクを使用して達成される。パッチさ
れた列のアドレスは、公知の技術を使用してフューズバ
ンク内へ書き（焼き）込まれる。このようにして、欠陥
列のアドレスがメモリに指示されると、置き換えられた
列が代わりにアクセスされるようになる。この解決法
は、欠陥ビットによって使用不能にされるメモリチップ
の数を少なくする。しかしながらこの解決法は、フュー
ズバンクが占めるダイスペース、及び付随するコンパレ
ータ論理の費用が高くつく。

【０００４】簡単な例として、複数の物理的な行及び列
からメモリ素子の単一アレイを形成するものとする。行
と列との交差点が、個々にアドレス可能なビットであ
る。例えば製造またはプロセス欠陥の結果として、もし
これらのビットの１つが欠陥であれば、それは置き換え
なければならない。一般に、１つの物理的に連続した行
または列内のビットを（その行または列内の他の全ての
ビットを修復せずに）修復することは実行不可能である
と考えられている。例えば、もし列Ａ０内のあるビット
が欠陥であれば、列Ａ０全体を置き換えることになる。
メモリアレイの行または列全体を置き換えるのに使用で
きる典型的なフューズバンクは、アドレスライン毎に
（例えば、ラインＡ０及びその相補ラインのための）２
つのフューズを含んでいる。従ってこのアプローチを使
用すると、９ビットワイドのアドレスの単一の列または
行を置き換えるには 18 のフューズが必要になる。フュ
ーズバンクは、置き換えられる列または行のアドレスを
表すのに適切なフューズをとばす、即ち溶断することに
よって「プログラム」される。構成している導電性ポリ
シリコンリンクからなるこれらのフューズを溶断するに
は、典型的にはレーザビームを使用する。次いで、フュ
ーズバンクからのコードがアドレスコンパレータへ送ら
れる。もしメモリアレイへ送られたアドレスが、フュー
ズバンク内に格納されているアドレスと一致すれば、通
常はそのアドレスによってアクセスされる列がアクセス
されなくなり、代わりに、置き換えられた列がアクセス
されるようになる。この冗長技術は、ある列内のビット
の数が大きくなると特に不経済になる（何故ならば、実
際には比較的少数のビットしか欠陥でないにも拘わら
ず、多数のビットが修復のために破棄されてしまうから
である）。この技術はビットを浪費するだけではなく、
貴重なダイスペースのかなりな量をも消費する。９ビッ
トワイドのアドレスの場合のこの簡単な例でも、単一の
置き換え用の列を実現するのに合計 18 のフューズと、
最少 21 個のトランジスタが必要である（その他にも、
アドレスコンパレータ回路内に何等かのトランジスタが
必要である）。

【０００５】フューズおよび比較論理が占めるダイ面積
の大きさは、考え得る合計修復の数と共にメモリデバイ
スのダイのサイズを大きくさせがちである。フューズ自
体もダイスペースを占有するが、付近の回路を損傷させ
ることなく、高い信頼度でフューズをレーザビームによ
って溶断することができるように、各フューズをブラン
クまたは「フィールド」領域によって取り囲まなければ
ならないので、貴重なサブストレート面積はさらに侵食
される。近代的なレーザ修復機器を用いても、フューズ
「ピッチ」（即ち、１つのフューズの中心から、次のフ
ューズの中心までの距離）は典型的には４乃至６μｍで
あり、フューズの高さは典型的には６乃至８μｍであ
る。この方式におけるフューズバンク及び比較ブロック
のためのダイ面積は、合計ダイの数％にも到達し得る。
全てのフューズを物理的に溶断するのには付加的な製造
費用がかかる。従って、フューズの数を少なくし、無駄
に破棄される機能ビットの数を少なくした冗長アプロー
チを提供することが望まれている。

【０００６】修復される列内で無駄に破棄される機能ビ
ットの数を少なくする一方法は、例えばメモリを複数の
物理的アレイに分割することである。各サブアレイは、
各サブアレイに近接して位置するローカル冗長行及び列
を使用して、他のサブアレイには無関係に修復すること
ができる。この冗長技術は、ストレージの与えられた冗
長ビットの数に関して、単一アレイ方式よりも効率的で
ある（何故ならば、各行または列毎の修復のために破棄
しなければならないビットが少なく、従ってより独立的
な修復が可能であるからである）。分割アレイは与えら
れた冗長ストレージの量に対してより独立的な修復を可
能にするが、修復の数が多くなると必然的にフューズバ
ンクの数が多くなる。本質的には、各サブアレイは、そ
のアレイ内で修復される各冗長行または列毎に１つのフ
ューズバンクを伴っていなければならない。例えば、も
し各サブアレイ内に２つの冗長行と２つの冗長列とが存
在しているものとすれば、 16 のサブアレイを含むメモ
リデバイスは 16 ×２×２＝ 64 のフューズバンクを含
み、各フューズバンクはそれ自体のアドレスコンパレー
タ論理を有している。これらのフューズ及び比較論理が
占めるダイ面積の大きさは、考え得る修復の合計数と共
に大きくなり得る。

【０００７】修復されたアドレスをプログラムするのに
必要なフューズの数を少なくするために、設計者は事前
デコードアドレス方式に頼ってきた。これらの事前デコ
ード計画は、必要フューズの数を log₂ ｎ＋１（但し、
ｎはアドレスラインの数）まで少なくすることはできる
が、これらの方式によってフューズの数は少なくなる代
わりに、アドレス比較論理内のトランジスタ及び相互接
続はかなり多くなる。事前デコードアドレスは他の機能
を遂行するために既に存在していることが多いが、事前
デコード冗長アドレス方式を実現するためには付加的な
論理ゲートが必要である。デコードされていようと、い
まいと、冗長アドレス方式が占める小さいダイ面積はリ
トグラフィック設計規則並びに使用するレーザ修復機器
の制約の関数であり、各応用毎に異なり得る。

【０００８】冗長列についての事前デコード方式は、典
型的なシステムにおいてフューズの数を少なくするのに
有用であるが、この方式がそれ程適していない若干の応
用が存在する。例えば、図１に示す汎用デユアルポート
メモリ１０、または米国特許第 4,636,986号、4,648,07
7 号、4,747,081 号、または4,866,678 号に開示されて
いるデバイスのようなマルチポートメモリデバイスにお
いては、冗長及び修復の問題は複雑である。これらのデ
バイスは、典型的には、ランダムアクセスメモリ（ＲＡ
Ｍ）ポート１６、及び順次アクセスメモリ（ＳＡＭ）ポ
ート１８を含んでいる。ＳＡＭ １４は、単一のアドレ
スされた行を例えばＲＡＭアレイ１２から受信するよう
に構成された直列レジスタであることができる。メモリ
の行がＳＡＭへ転送されてしまうと、ＳＡＭはＲＡＭ動
作には無関係に、そして非同期的に順次にアクセスする
ことができる。メモリのＲＡＭ部分内のビットを修復す
るためには、１またはそれ以上の冗長列２４を含んでい
なければならない。それに応じて、１またはそれ以上の
ＳＡＭレジスタセルが冗長レジスタセル２６に置き換え
られ、ＲＡＭアレイ１２内の対応する冗長列からＳＡＭ
内へ転送されたデータにアクセスする必要が生じた場合
には、必ず冗長ＳＡＭレジスタがアクセスされるように
プログラムされなければならない。典型的には、プリセ
ット可能なカウンタを含む（ＳＡＭに順番のアドレスを
与えるために使用する）小さいＲＡＭとしてＳＡＭを構
成することによって、ＳＡＭは順次にアドレスされる。
これらのアドレスは、メモリアレイ１２に割当てられて
いる列と１：１で対応する。転送が発生した後の２つの
ポートは非同期であるので、典型的には、ＳＡＭ １４
がカウンタ・ＳＡＭ制御論理２２を介して修復されたＳ
ＡＭアドレスにアクセスするのとは異なる時点に、ＲＡ
Ｍアレイ１２は対応する修復された列アドレスにアクセ
スする。以上のように従来は、デュアルポートメモリの
ＲＡＭの列、及びＳＡＭのレジスタセルに対して分離し
たフューズ及び比較論理を使用していた。冗長ＲＡＭ列
アドレスのためには、ＳＡＭのためのフューズを分離す
るために電流を必要とするので、事前方式を使用する場
合であってもフューズの数は２倍になっていた。前述し
たように、修復回路がこのように２倍になることは、そ
れが貴重なダイ面積を占めるので望ましいことではな
い。

【０００９】従って、フューズ及び置き換え回路が占め
るダイ面積の大きさを最小にするような手法で、デュア
ルポートメモリシステムに冗長ストレージ位置を提供す
る方式が必要とされている。この方式は、メモリの２つ
のポートのための分離したフューズ回路を使用する必要
性を排除することが好ましい。

【００１０】

【発明の概要】本発明によれば、第１及び第２のメモリ
を有するメモリデバイスのための冗長回路が提供され、
このメモリデバイスは、第１の冗長アドレスをプログラ
ムするために、第１のメモリと第２のメモリとの間で共
用されるフューズプログラミング回路を含んでいる。第
１のアドレス比較回路は、受信した第１のメモリに関す
るアドレスと第１の冗長アドレスとを比較する。第１の
アドレス比較回路は、受信したアドレスが第１の冗長ア
ドレスと同一である時に、冗長アドレス選択信号を生成
する。第２のアドレス比較回路は、受信した第２のメモ
リに関するアドレスと第１の冗長アドレスとを比較す
る。第２のアドレス比較回路は、受信したアドレスが第
１の冗長アドレスと同一である時に、冗長アドレス選択
信号を生成する。

【００１１】本発明の冗長回路は、例えばビデオＲＡＭ
のようなデュアルポートメモリデバイスに使用可能であ
る。更に、本発明の実施例は、１より多くのポートを有
する単一のメモリを含む他のマルチポートメモリデバイ
スと共に使用可能である。その結果として、マルチポー
トメモリデバイス内のフューズ回路を共用する能力が与
えられる。これは製造及び処理費用を低減させる他に、
ダイ面積を大幅に縮小させる。本発明の本質及び長所は
以下の添付図面に基づく説明から完全に理解されるであ
ろう。

【００１２】

【実施例】以下に図２及び３を参照して本発明の一実施
例を説明する。詳しく述べればこの実施例は、例えば図
１に示すデバイス（ＲＡＭ及びＳＡＭの両方を有する）
のようなデュアルポートメモリデバイスに使用するよう
に設計されている。図２及び３の回路によれば、デュア
ルポートメモリデバイスの２つのポートは同一のフュー
ズプログラム回路を共用しながら、アドレス比較回路を
分離させ続けることができる。この実施例はＡ０−Ａ５
で示されている６ビットアドレスを有するメモリと共に
使用するように設計されているが、当業者であれば、他
のサイズのメモリデバイスへの拡張は容易に考案できよ
う。図２はフューズプログラミング回路３０及びＲＡＭ
アドレス比較回路３１を示しており、図３はＳＡＭアド
レス比較回路６０を示している。図２のＲＡＭアドレス
比較回路３１、及び図３のＳＡＭアドレス比較回路６０
によって、フューズプログラミング回路３０は、ＲＡＭ
１２とＳＡＭ １４との間で共用可能になる。これに
より、フューズプログラミング回路を重複させる必要性
が排除され、貴重なダイスペースが節約され、フューズ
の溶断動作の時間が短縮される。更にこの方式によれ
ば、メモリの両ポートのためのフューズバンクを実現す
るデコーディング方式が使用できるようになる。これに
より、ダイスペースを、従来の方式よりもさらに節約す
ることができる。

【００１３】フューズプログラミング回路３０は、アド
レスラインの２つのビットに対して２つのフューズＦ１
及びＦ２を使用する。図示してある回路の部分では、置
き換えアドレスラインはＲＡＭ １２のアドレスＡ０及
びＡ１について示してある。２つのビットの各グループ
（図示してないがビット対Ａ２／Ａ３及びＡ４／Ａ５の
ために対応回路が設けられている）が、ＮＡＮＤゲート
４８−５４で形成されている２−４デコーダへの入力で
ある。反転される入力及び出力は、論理ゲートの入力ま
たは出力に小円で示されている（当分野においては一般
的である）。デコーダの４つの出力は、入力対の４つの
異なるバイナリ組合わせに対応する。例えば、もしＡ
１、Ａ０が０１に等しいアドレスを修復することを望ん
でいれば、フューズＦ１を溶断し、フューズＦ２は溶断
しない。フューズ修復回路３０のこの組合わせによっ
て、ＮＯＲゲート４２の出力は高信号になり、一方他の
３つのＮＯＲゲート４０、４４、４６の出力は低信号に
なる（信号ｒ ｅｎａｂｌｅが低信号であるものとし
て）。高信号であるＮＯＲゲート４２の出力がＮＭＯＳ
トランジスタＮ２のゲートに印加され、このトランジス
タをターンオンさせる。他の各ＮＭＯＳトランジスタＮ
１、Ｎ３及びＮ４は、そのゲートに高信号が印加されな
いので非導通状態のままである。

【００１４】もしアドレスラインＡ１、Ａ０が次に１０
に等しくセットされれば、ＮＡＮＤゲート５０の出力が
低信号になり、それが信号ラインｒｓｅｌｅｃｔ１０へ
供給される（この場合も、信号ｒ ｅｎａｂｌｅが低信
号であるものとする）。もしビットラインＡ２−Ａ５も
現在のアドレスを置き換えるべきであることを表してい
れば（即ち、ｒｓｅｌｅｃｔ３２及びｒｓｅｌｅｃｔ５
４が全て低信号であれば）、出力信号ｒｓｅｌｅｃｔ
（ＲＡＭ）は高信号になる。これによりＲＡＭは印加さ
れたアドレスに対して置き換え列にアクセスされること
になる。もし、ＮＯＲゲート５６への何れかのｒｓｅｌ
ｅｃｔ信号入力が高信号であれば、置き換え列はアクセ
スされない。本発明は、回路３０をＲＡＭアドレス比較
回路３１と共用するようにしたＳＡＭアドレス比較回路
６０を付加することによって、フューズ置き換え回路を
重複させる必要性を排除している。ＳＡＭアドレス比較
回路６０は、２−４デコーダへの入力がカウンタアドレ
スビットＣ１−Ｃ０であることを除けば、回路３０と同
一である。前述したように、図１のデュアルポートメモ
リシステムのＳＡＭポート１８は、典型的にＳＡＭ論理
ブロック２２内のカウンタを使用してアクセスされる。
ポート１８は順次ポートである。本発明の好ましい実施
例では、ＳＡＭアドレス比較回路６０には、ＲＡＭアド
レス比較回路３１へ供給されるアドレスビットに対応す
るカウンタビットが供給される。即ち、６ビットアドレ
スデバイスでは、アドレスビットＡ０−Ａ１はカウンタ
ビットＣ０−Ｃ１と対にされ、Ａ２−Ａ３はＣ２−Ｃ３
と対にされ、そしてＡ４−Ａ５はＣ４−Ｃ５と対にされ
ている。このようにすると、フューズ修復回路３０内の
ＮＯＲゲート４０−４６の出力は直接ＳＡＭアドレス比
較回路６０へ通過させることができ、メモリデバイス１
０のＲＡＭ及びＳＡＭ部分のための別々のフューズ修復
回路の必要性が排除される。

【００１５】図３のアドレス比較回路６０は、比較回路
３１と同じように機能する。修復されるアドレスがＡ１
であり、Ａ０＝０１であり、そしてＮＯＲゲート４２の
出力が論理１であるものとすれば、ＮＭＯＳトランジス
タＮ６がターンオンする。もしカウンタビットＣ１、Ｃ
０が０１に等しければ、ＮＡＮＤゲート６４が出力する
論理０は信号ｒｓｅｌｅｃｔ１０としてＮＯＲゲート７
０へ印加される。ＮＯＲゲート７０への各入力が低信号
である時に限って信号ｒ ｓｅｌｅｃｔ r（ＳＡＭ）が
高信号になり、置き換えＳＡＭ位置を考える必要がある
ことを表す。この方式を使用すると、必要なフューズの
数は、従来の方式と比較して少なくとも半分まで減少す
る。当業者ならば、上述した論理は、異なるアドレスサ
イズを受け入れるように必要に応じて変更できることは
理解されよう。更に、特定のゲートに関して説明した
が、これは単なる一実施例に過ぎない。他の組合わせ論
理配列を使用しても本発明の特色を実現できる。

【００１６】更に、この説明はＲＡＭポート及びＳＡＭ
ポートを有するデュアルポートメモリに焦点を合わせて
いるが、本発明の原理はいろいろな他のマルチポートデ
バイス内のフューズ回路を少なくするために適用するこ
とができる。例えば、デュアルポートＳＲＡＭは、典型
的にはデュアルポートメモリセルの同一メモリアレイに
インタフェースされている２つの分離したアドレスポー
ト及びデータポートから形成されている。一方のポート
は修復された行または列アドレスにアクセスし、他方の
ポートは他のアドレスにアクセスするのが一般的であ
る。本発明の回路は、このようなデュアルポートメモリ
デバイス、並びに類似の冗長方式を使用する他のメモリ
においてフューズ修復回路を共用することができる。本
発明のさらなる実施例を、先ず図４を参照して説明す
る。前述したように、可能な場合には、メモリの各サブ
アレイを独立的に修復可能として処理すると有利であ
る。即ち、どの任意列アドレスも、メモリの他のどのア
レイにも影響を与えずにメモリの単一サブアレイ内で修
復することができるようにするのである。しかしなが
ら、このような修復はマルチポートシステムにおいては
複雑である。それは、これらのシステムが各サブアレイ
に関連する多くの成分を有しているからである。図４
は、デュアルポートメモリデバイスのサブアレイを動作
させるのに使用できる回路例の一部分を示している。

【００１７】この例では、ＳＡＭ ８６が２つのＲＡＭ
メモリアレイ８４、８８の間に位置している。２つのビ
ットラインセンス増幅器９２、９４も、２つのＲＡＭア
レイ８２、８４の間に位置しており、列ＭとＮにまたが
って図示のようにビットラインに接続されている。ＳＡ
Ｍ ８６は、半分の列の数の中に保持される量に等しい
データの量を保持できるように構成されている。つま
り、この例のＳＡＭ ８６は、アレイ８４またはアレイ
８６の列Ｍまたは列Ｎからのデータを保持することはで
きるが、列Ｍ及びＮの両方のデータを保持することはで
きない。本発明はＳＡＭのビット幅がメモリのＲＡＭ部
分の列の全数を受け入れるのに十分に大きいようなアー
キテクチャにも使用できることは当業者ならば理解でき
よう。図４には、アレイ８４またはアレイ８８の何れか
からデータがＳＡＭ ８６にロードされてしまった後
に、ＳＡＭ ８６にアクセスするのに使用されるカウン
タ・デコード回路９０も示されている。ＳＡＭ ８６
は、典型的にはアレイ８４またはアレイ８８の何れかの
中のある行にアクセスし、次いでアレイ８４またはアレ
イ８８の何れかの中の列からのデータをＳＡＭ ８６内
の対応レジスタ位置へ転送することによってロードされ
る。アレイ８４またはアレイ８８の何れかから列データ
がＳＡＭ ８６内へロードされた後は、ＳＡＭ ８６は
そのデータを不確定の時間にわたった保持し、要求があ
り次第そのデータをＳＡＭポートを通して供給しなけれ
ばならない。先行技術のように、フューズ及びアドレス
比較論理がそれぞれ１つの特定メモリアレイに割当てら
れている場合には、もしアレイ８４及びアレイ８８が異
なる修復された列アドレスを有していれば潜在的な問題
が発生する。例えば、アレイ８４内において列Ｍが修復
されているがアレイ８８内においては修復されていなけ
れば、カウンタがアドレスＭに到達した時、もし最も新
しくロードされたデータがアレイ８４からのものであれ
ば修復されたものとして、しかしもし最も新しくロード
されたデータがアレイ８８からのものであれば修復され
ていないものとして、アクセスを処理する何等かの手段
を設けなければならない。このシステムは、たとえアレ
イ８８内の列Ｍが欠陥でなくても列Ｍを無条件に修復す
ることによってこの問題を解消する。このようにする
と、ＳＡＭのために分離したフューズ及び比較論理を使
用し、列Ｍを修復されたアドレスとして無条件に処理す
るようにプログラムすることができる。しかしながらこ
の方式は、アレイ８８内の列Ｍが欠陥ではない時に、そ
の列Ｍを修復するために予備列を無駄使いすることにな
り、修復効率が低下するので満足できるものではない。

【００１８】従って本発明の実施例は、デュアルポート
メモリシステム内のサブアレイを独立的に修復できるよ
うにしながら、フューズ及びアドレス比較回路をメモリ
デバイスの２つのポートの間で共用できるようにしてい
る。次に、図５を参照して修復回路を説明する。図５に
は、履歴マルチプレクサ回路１００が２つのメモリアレ
イ８４、８８、及び共用ＳＡＭ ８６と共に示されてい
る。２つのメモリアレイ８４、８８はそれぞれ、各アレ
イ内の欠陥列を修復するようにプログラムするための独
立のフューズプログラミング及びアドレス比較回路（図
２の３０、３１）を有している。これらの回路からの出
力信号７２は２つの分離されたＳＡＭアドレス比較回路
へ入力されるのではなく、履歴マルチプレクサ回路１０
０を使用するマルチプレクサ方式を使用して共用ＳＡＭ
８６のために単一のＳＡＭアドレス比較回路６０を使
用できるようにしている。これは、冗長論理成分を少な
くしているにも拘わらず、ＲＡＭ及びＳＡＭのための分
離したフューズの必要性を排除して、ダイスペースを節
約する。

【００１９】詳しく説明すれば、２つの各ＲＡＭアレイ
８４、８８毎のフューズプログラム回路３０からの出力
７２は２−１マルチプレクサ回路１０８へ入力される。
制御信号ｍｕｘ１及びｍｕｘ２がマルチプレクサ回路１
０８へ入力され、マルチプレクサ１０８への２つの入力
（７２または７２’）のどちらを出力としてＳＡＭアド
レス比較回路６０へ供給するかを選択する。一実施例で
は、もしｍｕｘ１が高信号であり、ｍｕｘ２が低信号で
あれば、アレイ８４に関連する信号７２がマルチプレク
サ回路１０８を通過してＳＡＭアドレス比較回路６０へ
印加され、もしｍｕｘ２が高信号であれば入力７２’が
印加される。もし入力７２がＳＡＭアドレス比較回路６
０へ印加されれば、これらの入力はメモリアレイ８４の
冗長が調べられる。もし入力７２’が印加されればアレ
イ８８の冗長が調べられる。

【００２０】マルチプレクサ回路１０８への制御入力
（ｍｕｘ１及びｍｕｘ２）は、デュアルポートメモリデ
バイスにおいて一般的に使用されている転送ライン入力
に基づいて生成される。転送ライン入力は、ＲＡＭメモ
リアレイの列からＳＡＭレジスタへのデータの転送を可
能にし、その後にデュアルポートメモリの第２のポート
から出力させるのに使用される。例えば図５に示す実施
例では、転送ライン入力ｘｆｅｒ １Ｍ及びｘｆｅｒ
１Ｎはデータをアレイ８４の列Ｍ及びＮからＳＡＭへ転
送するために使用され、一方ラインｘｆｅｒ ２Ｍ及び
Ｎはデータをアレイ８８の列Ｍ及びＮから転送するため
に使用される。これらの転送ラインはＯＲゲート１０
２、１０４への入力であり、これらのゲートはアレイ８
４またはアレイ８８の何れが選択されたのかを指示す
る。ＯＲゲート１０２、１０４の出力はセット・リセッ
ト（ＳＲ）フリップフロップ１０６への入力である。

【００２１】転送ライン入力ｘｆｅｒ １Ｍまたはｘｆ
ｅｒ １Ｎが高信号になると、データはアレイ８４から
ＳＡＭへ転送される。同時に、ＮＯＲゲート１０２の出
力が高信号になり、ＳＲフリップフロップ１０６をセッ
トしてＳＲフリップフロップ出力信号ｍｕｘ１を高信号
にさせ、出力信号ｍｕｘ２を低信号にさせる。この時点
から、ＳＡＭへの次の転送が遂行されるまで、アレイ８
４に関連する回路（図２）の出力がマルチプレクサ回路
１０８を通過してＳＡＭアドレス比較論理６０へ印加さ
れ、ＳＡＭへの最後の転送がメモリアレイ８４からであ
ったことを表明する。従って、ＳＡＭ論理９０のカウン
タが、ＲＡＭアレイ８４内の修復された列のアドレスに
一致するＳＡＭ ８６内の列アドレスに到達すると、そ
のアドレスは修復されていると決定され、ＳＡＭからの
データがこのアドレスにプログラムされている関連予備
列から（元の欠陥列からではなく）読み出される。同様
にｘｆｅｒ ２Ｍまたはｘｆｅｒ ２Ｎが高信号になる
と、データはＲＡＭアレイ８８からＳＡＭへ転送され、
将来デュアルポートメモリデバイスの順次読み出しポー
トを通して読み出されるのに備えてＳＡＭ内にラッチさ
れる。同時に、ＯＲゲート１０４の出力が高信号にな
り、ＳＲフリップフロップ１０６をリセットしてＳＲフ
リップフロップの出力信号ｍｕｘ１を低信号にさせ、出
力信号ｍｕｘ２を高信号にさせる。この時点から、ＳＡ
Ｍへの次の転送が遂行されるまで、アレイ８８に関連す
る図２’の回路の出力がマルチプレクサ回路１０８を通
ってＳＡＭアドレス比較論理６０へ印加され、ＳＡＭへ
の最後の転送がＲＡＭアレイ８８からであったことを表
明する。従って、カウンタがＲＡＭアレイ８８内の修復
された列のアドレスに一致するＳＡＭ ８６内の列アド
レスに到達すると、そのアドレスは修復されていると決
定され、ＳＡＭ ８６からのデータがこのアドレスにプ
ログラムされている関連予備列から（元の欠陥列からで
はなく）読み出される。

【００２２】以上の結果、（以上のようにしなければ高
価なフューズ回路の重複を必要とする）共用ＳＡＭメモ
リのような複雑なメモリデバイスにおけるフューズ回路
を共用する能力が得られる。必要とされるフューズの数
を、例えば半分だけ除去することによって、ダイ面積の
かなりな大きさが節約される。更に、精密レーザ手順に
よって溶断しなければならないフューズの数を少なくす
ることによって、製造費及び処理費が節約される。以上
に、ビデオＤＲＡＭのようなデュアルポートメモリデバ
イスに使用するための一実施例を説明したが、本発明の
特色は他のマルチポートメモリデバイスにも実現するこ
とが可能である。図６は、単一のメモリ１１２を有する
デュアルポートメモリ１１０を示している。２つのポー
ト１１４、１１６はメモリ１１２にアクセスする。各ポ
ートは分離したアクセスライン１１８、１２０を有し、
これらのラインはアドレス比較回路３１、３１’を通し
てメモリ１１２に接続されている。２つのポート１１
４、１１６は、アドレス比較回路３１、３１’及びフュ
ーズプログラム回路３０を使用することによってフュー
ズを共用する。これによって、貴重なダイスペースが節
約され、製造時間及び費用を減少させながらメモリ１１
２の修復性が保証される。

【００２３】当業者ならば、本発明が、本発明の思想ま
たは本質的な特徴から逸脱することなく他の特定形状で
実現できることは明白であろう。例えば、上述した実施
例は多くのメモリ製品または冗長性を必要とする他のデ
バイスと共に使用することができる。回路は低信号の場
合が活動（アクティブロウ）、または高信号の場合が活
動（アクティブハイ）として機能させることが可能であ
る。また、回路は正及び／または負エッジでトリガする
ことができる。当業者ならば、特定の要望に応ずるよう
にトランジスタの型を変化させることが可能であろう。
従って、以上の本発明の説明は例示に過ぎず、本発明の
範囲を制限するものではない。

【図面の簡単な説明】

【図１】ランダム及び順次アクセスメモリのための冗長
ストレージ素子及び分離した修復回路を含む、典型的な
デュアルポートメモリデバイスの要素を示すブロック線
図である。

【図２】本発明による冗長回路のフューズプログラム回
路及びＲＡＭアドレス比較回路部分のブロック線図であ
る。

【図３】本発明による冗長回路のＳＡＭアドレス比較回
路部分のブロック線図である。

【図４】共用センス増幅器、共用順次アクセスメモリ構
成を使用するデュアルポートメモリデバイスのブロック
線図である。

【図５】本発明による履歴マルチプレクサ回路をさらに
含む図３のデュアルポートメモリデバイスのブロック線
図である。

【図６】多重ポートメモリデバイスを実現した本発明の
実施例を示すブロック線図である。

【符号の説明】

１０ デュアルポートメモリデバイス １２ ランダムアクセスメモリ（ＲＡＭ） １４ 順次アクセスメモリ（ＳＡＭ） １６ ＲＡＭポート １８ ＳＡＭポート ２２ カウンタ・ＳＡＭ制御論理 ２４ 冗長列 ２６ 冗長レジスタセル ３０ フューズプログラミング回路 ３１ ＲＡＭアドレス比較回路 ４０−４６ ＮＯＲゲート ４８−５４ ＮＡＮＤゲート ６０ ＳＡＭアドレス比較回路 ６２−６８ ＮＡＮＤゲート ７０ ＮＯＲゲート ８０ デュアルポートメモリデバイス ８２、８４、８８ ＲＡＭアレイ ８６ ＳＡＭ ９０ ＳＡＭ論理（カウンタ・デコード回路） ９２、９４ ビットラインセンス増幅器 １００ 履歴マルチプレクサ回路 １０１、１０２ ＮＯＲゲート １０６ セット・リセットフリップフロップ １０８ ２−１マルチプレクサ回路 １１０ デュアルポートメモリデバイス １１２ メモリデバイス １１４、１１６ ポート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00 G11C 11/40 - 11/419

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 第１のメモリ及び第２のメモリを有する
   メモリデバイスのための冗長回路であって、 第１の冗長アドレスをプログラムするために、上記第１
   のメモリと上記第２のメモリとの間で共用される共用フ
   ューズプログラミング回路と、上記 共用フューズプログラミング回路に結合し、上記第
   １のメモリに関して受信したアドレスと上記第１の冗長
   アドレスとを比較し、上記受信したアドレスが上記第１
   の冗長アドレスと同一である時に冗長アドレス選択信号
   を生成する第１のアドレス比較回路と、 上記共用フューズプログラミング回路に結合し、上記第
   ２のメモリに関して第２の受信したアドレスと上記第１
   の冗長アドレスとを比較し、上記受信したアドレスが上
   記第１の冗長アドレスと同一である時に冗長アドレス選
   択信号を生成する第２のアドレス比較回路と、 第３のメモリと、 第２の冗長アドレスをプログラムするために、上記第２
   のメモリと上記第３のメモリとの間で共用される第２の
   共用フューズプログラミング回路と、 上記第２の共用フューズプログラミング回路に結合し、
   上記第３のメモリに関して受信したアドレスと上記第２
   の冗長アドレスとを比較し、上記受信したアドレスが上
   記第２の冗長アドレスと同一である時に冗長アドレス選
   択信号を生成する第３のアドレス比較回路と、順序論理回路を有し、 上記第１のメモリを使用するの
   か、または上記第３のメモリを使用するのかを指示する
   制御信号を受信して上記第１のアドレス比較回路と上記
   第３のアドレス比較回路との間を選択する履歴マルチプ
   レクサ回路と、 を備えていることを特徴とする冗長回路。
2. 【請求項２】 第１のメモリと、第２のメモリと、第３
   のメモリとを有するデュアルポートメモリデバイスと共
   に使用するために、冗長メモリ位置にアクセスするため
   の装置であって、 第１の冗長アドレスをプログラムするために、上記第１
   のメモリと上記第２のメモリとの間で共用される第１の
   フューズプログラミング手段と、 第２の冗長アドレスをプログラムするために、上記第２
   のメモリと上記第３のメモリとの間で共用される第２の
   フューズプログラミング手段と、 上記第１のメモリに関して受信したアドレスと上記第１
   の冗長アドレスとを比較し、上記受信したアドレスが上
   記第１の冗長アドレスと同一である時に冗長アドレス選
   択信号を生成する第１のアドレス比較手段と、 上記第２のメモリに関して第２の受信したアドレスと上
   記第１の冗長アドレスとを比較し、上記受信したアドレ
   スが上記第１の冗長アドレスと同一である時に冗長アド
   レス選択信号を生成する第２のアドレス比較手段と、 上記第３のメモリに関して受信したアドレスと上記第２
   の冗長アドレスとを比較し、上記受信したアドレスが上
   記第２の冗長アドレスと同一である時に冗長アドレス選
   択信号を生成する第３のアドレス比較手段と、 上記第１のメモリを使用するのか、または上記第３のメ
   モリを使用するのかを指示する制御信号を受信して上記
   第１のアドレス比較回路と上記第３のアドレス比較回路
   との間を選択する順序論理回路を有する履歴マルチプレ
   クサ手段と、 を備えていることを特徴とする装置。