KR20020078043A - 디램 데이터 라인 리던던시 구조 - Google Patents

Abstract

본 발명은 리페어(Repair)되는 데이터 라인의 범위를 세분화하여 리페어 효율을 향상시키기 위한 디램 데이터 라인 리던던시 구조에 관한 것으로, 결함 셀의 데이터 라인을 리던던트 데이터 라인으로 리페어함에 있어서, 결함 셀의 데이터 라인 대신에 리던던트 데이터 라인을 이용하여 상기 불량 데이터 라인 옆으로 나머지 데이터 라인을 쉬프트시키어 데이터 입/출력에 연결하는 쉬프트 스위치 결함구제 블록과, 로우 뱅크별 결함 셀의 데이터 라인의 신호를 상기 쉬프트 스위치 결함구제 블록에 출력하는 불량 데이터 라인 인식부를 구비하여 서로 다른 로우 뱅크에서 서로 다른 데이터 라인을 갖는 셀이 리페어될 수 있도록 구성된다.

Description

디램 데이터 라인 리던던시 구조{Scheme of DRAM Data Line Redundancy}

본 발명은 메모리 소자에 관한 것으로 특히, 리페어(Repair)되는 데이터 라인의 범위를 세분화하여 리페어 효율을 향상시키기 위한 디램 데이터 라인 리던던시 구조에 관한 것이다.

디램(DRAM : Dynamic Random Access Memory)은 대표적인 메모리 소자로, 데이터를 저장할 수 있는 장치와 이곳으로부터 외부의 데이터를 실어오거나 기억된 데이터를 외부로 실어내는 장치로 크게 나눌 수 있다.

데이터를 전달하는 장치를 주변회로라 하며, 저장 장치를 셀 어레이(Cell Array)라 부르는데 상기 셀 어레이는 단위 기억 소자들이 매트릭스(Matrix) 형태로 모여 있는 집합체이다.

이와 같은 디램에서 셀(Cell)이나 로우(Row) 또는 칼럼(Column)이 불량(failed)일 때 이를 대체하여 온전하게 동작할 수 있도록 하는 것을 리페어(Repair)라고 한다.

이하, 첨부된 도면을 참조하여 종래의 디램 데이터 라인 리던던시 구조를 설명하면 다음과 같다.

도 1은 일반적인 디램에서의 데이터 흐름을 나타낸 도면이고, 도 2는 종래 쉬프트 스위치 결함구제 블록에서 결함 데이터 라인 교체 방법을 도시한 도면이고, 도 3은 종래 기술에 따른 디램 리던던시 회로에 의해 리페어된 메모리 셀을 나타낸 도면이다.

일반적인 디램에서의 데이터 흐름은 도 1에 도시된 바와 같이, 데이터가 축적된 메모리 셀 어레이(11) 예를 들어, m×n 메모리 셀 어레이에서 로우 디코더(Row Decoder)에 따라 n개의 워드라인(Word line) 중 1개가 선택되며, 상기 선택된 워드라인에 달린 m 비트(bit)의 메모리 데이터가 m개의 비트 라인 센스 앰프(12)에 전달하여 증폭된다.

이어, 칼럼 어드레스(Column Address)에 의한 칼럼 선택(13)에 따른 특정 비트 라인 선택에 의하여 상기 m개의 비트 라인 센스 앰프(12) 중 1개의 센스 앰프가 데이터 입/출력선(Data In/Out)에 연결된다.

이때, 상기 쉬프트 스위치 결함구제 블록(14)은 불량이 발생된 셀 대신 리던던트 셀의 데이터 라인을 데이터 입/츨력(Data In/Out)에 연결하여 리페어(Repair)하는데, 그 상세한 구성은 도 2에 도시된 바와 같이, 결함이 있는 데이터 라인(failed) 옆으로 나머지 데이터 라인을 쉬프트(Shift)시키어 결함이 있는 데이터 라인(failed)을 리던던트 데이터 라인으로 대체시키는 쉬프트 스위치(Shift Switch) 방식을 채택하고 있다.

따라서, 종래의 데이터 라인 리던던시 구조는 로우 뱅크(Row Bank)에 관계없이 동일한 데이터 라인을 사용하는 모든 셀들을 동시에 교체하도록 동작하며, 따라서 도 3에 도시된 바와 같이 불량이 발생된 셀뿐만 아니라 상기 불량이 발생된 셀과 데이터 라인을 공유하는 다른 로우 뱅크(Row Bank) 내부의 셀도 리페어되게 된다.

따라서, 상기와 같은 종래의 디램 데이터 라인 리던던시 구조는 다음과 같은 문제점이 있다.

첫째, 불량인 셀을 리페어하는 경우 그 셀과 데이터 라인을 공유하는 다른 로우 뱅크 내의 셀이 동시에 교체되어 리페어될 필요가 없는 셀까지 교체되어지므로 셀의 사용 효율이 저하된다.

둘째, 셀의 사용 효율이 낮고 불량 셀을 대체하기 위한 리던던시 셀의 개수가 한정적이기 때문에 모든 불량 셀을 리페어할 수 없으므로 메모리 소자의 수율이 저하된다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 불량이 아니면서도 불필요하게 교체되는 셀의 수를 줄이고 이를 통해 리페어할 수 있는 셀의 수를 증가시키어 리페어 효율을 향상시킬 수 있는 디램 데이터 라인 리던던시 구조를 제공하는데 그 목적이 있다.

도 1은 일반적인 디램에서의 데이터 흐름을 나타낸 도면

도 2는 종래 쉬프트 스위치 결함구제 블록에서 결함 데이터 라인 교체 방법을 도시한 도면

도 3은 종래 기술에 따른 디램 리던던시 회로에 의해 리페어된 메모리 셀을 나타낸 도면

도 4는 본 발명의 디램 데이터 라인 리던던시 구조를 이용한 데이터 흐름을 나타낸 도면

도 5는 도 4의 쉬프트 스위치 결함구제 블록과 불량 데이터 라인 인식부의 관계를 나타낸 도면

도 6은 쉬프트 스위치 결함구제 블록의 상세 회로도

도 7은 도 6의 스위치의 상세 회로도

도 8은 도 5의 퓨즈 박스의 상세 회로도

도 9는 도 8의 로우 뱅크 어드레스 인식 퓨즈부의 회로도

도 10은 도 8의 데이터 라인 어드레스 인식 퓨즈부의 회로도

도 11은 도 8의 퓨즈 사용 인식부의 상세 회로도

도 12는 본 발명에 따른 디램 리던던시 회로에 의해 리페어된 메모리 셀을나타낸 도면

도면의 주요 부분에 대한 부호 설명

41 : 셀 어레이 42 : 비트 라인 센스 앰프

43 : 칼럼 선택 44 : 쉬프트 스위치 결함구제 블록

45 : 불량 데이터 라인 인식부

상기와 같은 목적을 달성하기 위한 본 발명의 디램 데이터 라인 리던던시 구조는 함 셀의 데이터 라인을 리던던트 데이터 라인으로 리페어함에 있어서, 결함 셀의 데이터 라인 대신에 리던던트 데이터 라인을 이용하여 상기 불량 데이터 라인 옆으로 나머지 데이터 라인을 쉬프트시키어 데이터 입/출력에 연결하는 쉬프트 스위치 결함구제 블록과, 로우 뱅크별 결함 셀의 데이터 라인의 신호를 상기 쉬프트 스위치 결함구제 블록에 출력하는 불량 데이터 라인 인식부를 구비하여 서로 다른 로우 뱅크에서 서로 다른 데이터 라인을 갖는 셀이 리페어될 수 있도록 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 디램 데이터 라인 리던던시 구조를 설명하면 다음과 같다.

도 4는 본 발명의 디램 데이터 라인 리던던시 구조를 이용한 데이터 흐름을 나타낸 도면이고, 도 5는 도 4의 쉬프트 스위치 결함구제 블록과 불량 데이터 라인 인식부의 관계를 나타낸 도면이고, 도 6은 쉬프트 스위치 결함구제 블록의 상세 회로도이고, 도 7은 도 6의 스위치의 상세 회로도이고, 도 8은 도 5의 퓨즈 박스의 상세 회로도이고, 도 9는 도 8의 로우 블록 어드레스 인식 퓨즈부의 회로도이고, 도 10은 도 8의 데이터 라인 어드레스 인식 퓨즈부의 회로도이고, 도 11은 도 8의 퓨즈 사용 인식부의 상세 회로도이고, 도 12는 본 발명에 따른 디램 리던던시 회로에 의해 리페어되는 메모리 셀을 나타낸 도면이다.

본 발명에 따른 디램 구조에서의 데이터 흐름은 도 4에 도시된 바와 같이, 데이터가 축적된 m×n 메모리 셀 어레어(41)에서 로우 디코더(Row Decoder)에 따라 n개의 워드라인(Word line) 중 1개가 선택된다.

이어, 상기 선택된 워드라인에 달린 m 비트(bit)의 메모리 데이터가 m개의 비트 라인 센스 앰프(42)에 전달되어 증폭된다.

그리고, 칼럼 어드레스(Column Address)에 의한 칼럼 선택(43)에 따른 특정 비트 라인 선택에 의하여 상기 m개의 비트 라인 센스 앰프(42) 중 1개의 센스 앰프가 데이터 입/출력선(Data In/Out)에 연결된다.

이때, 상기 쉬프트 스위치 결함구제 블록(44)은 불량이 발생된 셀 대신에 리던던트 셀을 이용하여 결함이 있는 셀의 데이터 라인 옆으로 나머지 데이터 라인을 쉬프트시키어 데이터 라인들을 데이터 입/ 츨력(Data In/Out)에 연결하는 방식으로 메모리 셀의 불량을 리페어(Repair)한다.

그리고, 불량 데이터 라인 인식부(45)에서는 각 셀의 불량 여부에 따라서 로우 어드레스(Row address)에 의해 서로 다른 로우 뱅크(Row bank)에 해당되는 셀에 대해서 서로 다른 데이터 라인을 구제하도록 상기 쉬프트 스위치 결함구제 회로(44)에 신호를 출력한다.

이하, 본 발명의 디램 데이터 라인 구조를 4개의 로우 뱅크, 2ⁿ개의 데이터 라인으로 구성되는 메모리 셀 어레이의 경우를 예를 들어 살펴보면 다음과 같다.

상기 불량 데이터 라인 인식부(45)는 도 5에 도시된 바와 같이, 로우 뱅크에 각각 대응되어 형성되는 4개의 퓨즈박스(300)와, 상기 퓨즈박스(300)들로부터의 출력 신호를 논리합하여 반전하는 낸드 게이트(NAND)로 구성된다.

이와 같은 불량 데이터 라인 인식부(45)는 상기 쉬프트 스위치 결함구제 회로(44)의 양측에서 상기 쉬프트 스위치 결함구제 회로(44)에 각각 left_id[0:n]과 right_id[0;n]을 출력하도록 구성된다.

그리고, 상기 쉬프트 스위치 결함구제 회로(44)는 도 6에 도시된 바와 같이, n개의 데이터 라인에 대응되는 제 1 내지 제 n 스위치부(switch[0] 내지 switch[n])로 구성되며 각 스위치부(switch[0] 내지 switch[n})에는 각각에 대응되는 데이터 라인 및 그 데이터 라인의 양측에서 이웃하는 2개의 데이터 라인이 입력되어 상기 불량 데이터 라인 인식부(45)로부터의 left_id[0;n] 및 right_id[0:n]에 의해 상기 3개의 데이터 라인 중 어느 하나를 데이터 입/출력(Data IN/Out)으로 연결한다.

그리고, 상기 제 1 내지 제 n 스위치부(Switch[0] 내지 Switch[n])의 구성은 도 7에 도시된 바와 같이, 3개의 데이터 라인 중 하나만을 데이터 입/츨력(Data In/Out)으로 연결하는 3-1 멀티플렉서부(MUX)와, 이를 제어하기 위한 좌측/우측 제어 논리 회로(left_shifter[m], right_shifter[m])로 구성된다.

여기서, 상기 3-1 멀티플렉서부(MUX)는 게이트 전극에 인가되는 상기 좌측 제어 논리 회로(left_shifter[m])의 출력 신호에 따라서 한쪽 전극에 인가되는 m-1 번째 데이터 라인 신호를 데이터 입/출력(Data In/Out)으로 출력하는 엔모스(NMOS[L])와, 게이트 전극에 인가되는 상기 우측 제어 논리 회로(right_shifter[m])의 출력 신호에 따라서 한쪽 전극에 인가되는 m+1 번째 데이터 라인 신호를 데이터 입/출력(Data In/Out)으로 출력하는 엔모스(NMOS[R])와, 상기 좌측 제어 논리 회로(left_shifter[m])의 출력 신호와 상기 우측 제어 논리회로(right_shifter[m])의 출력 신호를 논리합하고 반전하는 노아 게이트(NOR1)와, 게이트 전극에 인가되는 상기 노아 게이트(NOR1)의 출력 신호에 따라서 m 번째 데이터 라인 신호를 데이터 입/출력(Data In/Out)으로 출력하는 엔모스(NMOS[M])로 구성된다.

그리고, 상기 좌측 제어 논리 회로(left_shifter[m])는 left_id[n]이 하이(H)이고 디코딩된 어드레스 left_id[0 : n-1]이 스위치부(switch[m])에 대응되어 입력되는 데이터 라인[m]의 번호보다 크거나 같은 경우에 하이 신호를 출력하여 상기 m-1 번째 데이터 라인을 데이터 입/출력(Data in/out)으로 연결하고, 상기 우측 제어 논리 회로(right_shifter[m])는 이와는 반대로 right_id[n]이 하이(H)이고 디코딩된 어드레스 right_id[0 : n-1]이 스위치부(switch[m])에 대응되어 입력되는 데이터 라인[m]의 번호보다 작은 경우에 하이 신호를 출력하여 상기 m+1번째 데이터 라인을 데이터 입출력(Data in/out)으로 연결한다.

예를 들어, 7번째 데이터 라인을 왼쪽 리던던시 데이터 라인으로 리페어하는 경우에는 0부터 7번까지의 스위치부(switch[0] 내지 switch[7])는 각 m-1번째 데이터 라인을 데이터 입/출력(Data in/out)으로 연결하고 8번 이상의 스위치부(switch[8] 내지 switch[n])는 쉬프트(Shift)없이 m번째 데이터 라인을 데이터 입/출력(Data in/out)으로 연결한다.

또한, 7번째 데이터 라인을 오른쪽 리던던시 데이터 라인으로 리페어 하고자 하는 경우에는 0번부터 6번까지의 스위치부(switch[0] 내지 switch[6])는 쉬프트없이 데이터 라인을 데이터 입/출력(Data in/out)으로 연결하고 7번부터의스위치(switch[7] 내지 switch[n])는 m+1번째 데이터 라인을 쉬프트시키어 데이터 입/출력(Data in/out)으로 연결한다.

여기서, 동시에 2개의 데이터 라인을 리페어하는 경우에는 left_id[0:n-1]이 나타내는 데이터 라인의 번호가 right_id[0:n-1]이 나타내는 데이터 라인의 번호보다 클 경우에는 오동작을 하게되므로 왼쪽의 리던던시 데이터 라인이 보다 왼쪽의 결함 데이터 라인을 리페어하고 오른쪽의 리던던시 데이터 라인이 보다 오른쪽의 결함 데이터 라인을 리페어하도록 한다.

그리고, 상기 불량 데이터 라인 인식부(45)의 퓨즈 박스(300)의 구성은 도 8에 도시된 바와 같이, 리페어 동작에 따라 퓨즈를 사용함을 나타내는 신호를 출력하는 퓨즈 사용 인식부(303)와, 결함 데이터 라인의 로우 뱅크에 해당되는 어드레스 신호를 출력하는 로우 뱅크 어드레스 인식 퓨즈부(301)와, 상기 퓨즈 사용 인식부(303)의 출력 신호에 의해 인에이블 되어 리페어되는 데이터 라인의 번호를 출력하는 제 1 내지 제 n 데이터 라인 어드레스 인식 퓨즈부(302[1] 내지 302[n])와, 상기 로우 뱅크 어드레스 인식 퓨즈부(301)의 출력 신호와 상기 제 1 내지 제 n 데이터 라인 어드레스 인식 퓨즈부(302)로부터의 출력신호를 각각 논리곱하고 반전하여 결함 셀의 어드레스를 나타내는 신호를 2진 데이터로 출력하는 제 1 내지 제 n 낸드 게이트(NAND[0] 내지 NAND[n-1])와, 상기 퓨즈 사용 인식부(303)의 출력 신호와 상기 로우 뱅크 어드레스 인식 퓨즈부(301)의 출력 신호를 논리합하고 반전하여 각 로우 뱅크에서 리페어를 진행하여야 할지의 여부를 나타내는 신호를 출력하는 제 n+1 낸드 게이트(NAND[n])로 구성된다.

상기 로우 뱅크 어드레스 인식 퓨즈부(301)의 구성은 도 9에 도시된 바와 같이, 각 로우 뱅크에 대응되어 형성되며 각 게이트 전극에 디코딩된 로우 뱅크 어드레스(Row Bank Address [0] 내지 [3])가 각각 인가되고 한쪽 전극이 접지단에 연결되는 제 1 내지 제 4 엔모스(NMOS[0] 내지 NMOS[3])와, 한쪽 전극이 상기 제 1 내지 제 4 엔모스(NMOS[0] 내지 NMOS[3])의 다른쪽 전극에 연결되며 다른쪽 전극이 노드 A에 연결되는 제 1 내지 제 4 퓨즈(FS[0] 내지 FS[3])와, 게이트 전극에는 로우(Row)가 활성화 동안에 하이(H)를 유지하는 액티브 신호(active)가 인가되고 상기 전원전압(VCC) 단자와 상기 노드 A사이에 연결되는 피모스(PMOS)와, 상기 노드 A 신호를 반전하는 제 1 인버터(INV1)와, 상기 액티브 신호(active)를 반전하는 제 2 인버터(INV2)와 상기 제 1 인버터(INV1)와 제 2 인버터(INV2)의 출력 신호를 논리합하고 반전하여 불량이 있는 셀의 로우 뱅크 신호를 출력하는 노아 게이트(NOR2)로 구성된다.

그리고, 상기 데이터 라인 어드레스 인식 퓨즈부(302)는 도 10에 도시된 바와 같이, 상기 한쪽 전극이 전원전압(VCC) 단자에 연결되는 퓨즈(FS11)와, 게이트 전극에 상기 퓨즈 사용 인식부(303)의 출력 신호가 인가되고 한쪽 전극이 상기 퓨즈(FS11)의 다른쪽 전극에 연결되는 엔모스(NMOS11)와, 상기 엔모스(NMOS11)의 다른쪽 전극과 접지단 사이에 연결되는 저항(R11)과, 상기 퓨즈(FS11)의 다른쪽 전극 신호를 반전하는 인버터(INV3)와, 상기 퓨즈(FS11)의 다른쪽 전극과 접지단 사이에 연결되며 게이트 전극에는 상기 인버터(INV3)의 출력 신호가 인가되는 엔모스(NMOS12)와, 상기 인버터(INV3)의 출력 신호와 인코딩된 패일드 데이터 라인신호를 논리곱하고 반전하는 낸드 게이트(NAND11)와, 상기 낸드 게이트(NAND11)의 출력 신호를 반전하는 인버터(INV4)로 구성된다.

그리고, 상기 퓨즈 사용 인식부(303)는 도 11에 도시된 바와 같이 한쪽 전극이 전원전압(VCC)에 연결되는 퓨즈(FS12)와, 상기 퓨즈(FS12)의 다른쪽 전극과 접지단 사이에 연결되며 매우 큰 값을 갖는 저항(R12)과, 상기 퓨즈(FS12)의 다른쪽 전극 신호를 반전하는 인버터(INV5)와, 상기 퓨즈(FS12)의 다른쪽 전극과 접지단 사이에 연결되며 게이트 전극에 상기 인버터(INV5)의 출력 신호가 인가되는 엔모스(NMOS)로 구성된다.

상기한 본 발명에 따른 디램 데이터 라인 리던던시 구조에서는 도 12에 도시된 바와 같이, 서로 다른 로우 뱅크에 해당하는 셀에 관해서 서로 다른 데이터 라인을 리페어할 수 있다.

상기와 같은 본 발명의 디램 데이터 라인 리던던시 구조는 다음과 같은 효과가 있다.

첫째, 결함 데이터 라인의 리페어를 로우 뱅크 단위로 실시하므로 리페어 가능한 셀의 경우의 수를 크게 늘릴 수 있다.

둘째, 데이터 라인의 리페어를 로우 뱅크 단위로 실시함에 따라서 메모리 셀내에서 많은 결함이 발생되더라도 이를 구제할 수 있어 불량 소자의 수룰 줄일 수 있으므로 수율을 향상시킬 수 있고 생산 원가를 낮출 수 있다.

Claims (4)

1. 결함 셀의 데이터 라인을 리던던트 데이터 라인으로 리페어함에 있어서,

   결함 셀의 데이터 라인 대신에 리던던트 데이터 라인을 이용하여 상기 불량 데이터 라인 옆으로 나머지 데이터 라인을 쉬프트시키어 데이터 입/출력에 연결하는 쉬프트 스위치 결함구제 블록과;

   로우 뱅크별 결함 셀의 데이터 라인의 신호를 상기 쉬프트 스위치 결함구제 블록에 출력하는 불량 데이터 라인 인식부를 구비하여 서로 다른 로우 뱅크에서 서로 다른 데이터 라인을 갖는 셀이 리페어될 수 있도록 구성되는 것을 특징으로 하는 디램 데이터 라인 리던던시 구조.
2. 제 1 항에 있어서, 상기 불량 데이터 라인 인식부는 상기 쉬프트 스위치 결함 구제 블록의 좌측 및 우측에 각각 구비되며,

   좌측의 불량 데이터 라인 인식부는 결함 셀의 데이터 라인을 좌측의 데이터 라인들을 쉬프트하여 리페어하도록 동작하고 우측의 불량 데이터 라인 인식부는 결함 셀의 데이터 라인을 우측의 데이터 라인들을 쉬프트하여 리페어하도록 동작하도록 구성되는 것을 특징으로 하는 디램 데이터 라인 리던던시 구조.
3. 제 1 항에 있어서, 상기 불량 데이터 라인 인식부는 메모리 셀 어레이의 로우 뱅크에 각각 대응되어 형성되는 퓨즈박스들과;

   상기 퓨즈 박스들의 출력 신호를 논리 조합하여 불량 데이터 라인의 신호를 상기 쉬프트 스위치 결함구제 블록에 출력하는 조합회로로 구성됨을 특징으로 하는 디램 데이터 라인 리던던시 구조.
4. 제 3항에 있어서, 상기 퓨즈박스는 결함 셀의 로우 뱅크 어드레스 신호를 출력하는 로우 뱅크 어드레스 인식 퓨즈부와,

   리페어에 따른 퓨즈 사용을 나타내는 신호를 출력하는 퓨즈 사용 인식부와;

   상기 퓨즈 사용 인식부의 출력 신호에 의해 인에이블되어 결함 셀의 데이터 라인 신호를 2진 데이터로 출력하는 데이터 라인 어드레스 인식 퓨즈부들로 구성됨을 특징으로 하는 디램 데이터 라인 리던던시 구조.