KR100364817B1 - 로우 리던던시 회로 - Google Patents

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Abstract

본 발명은 리페어 효율을 향상시키기 위한 로우 리던던시 회로에 관한 것으로, 노멀 워드라인을 리페어하기 위한 리던던트 워드라인을 포함하는 셀 어레이들을 구동하기 위한 반도체 메모리 회로에 있어서, 제 1 내지 제 2 입력 어드레스 및 프리차지 신호에 따라서 제 1 신호 및 제 2 신호를 출력하는 복수개의 퓨즈 회로와; 상기 퓨즈 회로의 제 1 그룹의 제 1 신호들을 입력으로 하는 제 1 조합회로와; 상기 퓨즈 회로의 제 1 그룹의 제 2 신호들을 입력으로 하는 제 2 조합회로와; 상기 퓨즈 회로의 제 2 그룹의 제 1 신호들을 입력으로 하는 제 3 조합회로와; 상기 퓨즈 회로의 제 2 그룹의 제 2 신호들을 입력으로 하는 제 4 조합회로와; 상기 제 1 내지 제 4 조합회로의 출력 신호들이 각각 인가되는 제 1 내지 제 4 버스라인과; 상기 제 1 내지 제 4 버스라인들의 신호를 입력으로 하는 제 5 내지 제 8 조합회로들과; 상기 셀 어레이들에 대응하여 형성되며 상기 제 1 입력 어드레스와 프리차지 신호 그리고 각각 대응되어지는 제 5 내지 제 8 조합회로의 출력 신호를 입력으로 하여 노멀 워드라인을 구동하기 위한 신호를 출력하는 제 1 내지 제 4 노멀 워드라인 구동부와; 상기 제 2 입력 어드레스와 프리차지 신호 그리고 각각 대응되어지는 상기 제 1 내지 제 4 버스라인 신호를 입력으로 하여 리던던트 워드라인을 구동하기 위한 신호를 출력하는 리던던트 워드라인 구동회로를 포함하여 구성된다.

Description

로우 리던던시 회로{Row Redundancy Circuit}
본 발명은 반도체 메모리 소자에 관한 것으로 특히, 리페어(Repair) 효율 및 수율(Yield)을 향상시키기에 적합한 로우 리던던시 회로에 관한 것이다.
일반적으로 DRAM(Dynamic Random Access Memory)은 예비 메모리 셀을 두어 불량 셀을 대치시킴으로써 수율(Yield)을 높이는 방식을 채용한다.
이때, 리던던시 셀의 설치 단위에 따라 로우(Row) 리던던시, 칼럼 (Column) 리던던시, IO(Input-Output) 리던던시, 블럭(Block) 리던던시 등으로 그 방식을 구분할 수 있다.
이하, 첨부된 도면을 참조하여 종래의 로우 리던던시 회로를 설명하면 다음과 같다.
도 1은 종래 제 1 실시예에 따른 로우 리던던시 구성을 나타낸 도면이고, 도 2는 종래 제 2 실시예에 따른 로우 리던던시 구성을 나타낸 도면이고, 도 3은 종래 제 2 실시예에 따른 로우 리던던시의 상세 회로도이고, 도 4는 도 3의 퓨즈 회로이고, 도 5a 내지 도 5b는 로우 리던던시 회로의 동작 타이밍도이고, 도 6a 내지 도 6b는 종래 제 2 실시예에 의한 로우 리페어의 실시예를 나타낸 도면이다.
종래 제 1 실시예에 따른 로우 리던던시 회로는 도 1에 도시된 바와 같이, 셀 어레이들(11a 내지 11d)과, 각각의 셀 어레이들(11a 내지 11d)에 대응하여 각 셀 어레이 내부에 형성되는 4개의 리던던트(Redundant) 워드라인(rwl<0:3>)과, 상기 리던던트 워드라인(rwl<0:3>)들에 각각 대응하여 형성되는 퓨즈(xfuse) 회로(12)로 구성된다.
상기한 종래 제 1 실시예에 따른 로우 리던던시 회로는 불량 메모리 셀에 해당하는 어드레스를 퓨즈 회로(12)에서 퓨즈 컷팅(Fuse Cutting) 방식으로 프로그래밍(Programming)하면 불량 셀에 해당하는 어드레스 입력시 원래의 워드라인 대신에 프로그램밍된 퓨즈 회로(12)에 대응하는 리던던트 워드라인(rwl<0:3>)이 선택되도록 동작한다.
하지만, 이러한 방식은 리던던트 워드라인(rwl<0:3>)의 개수만큼 로우 어드레스 프로그래밍 퓨즈 회로(xfuse)(12)가 필요하며 상기 퓨즈 회로(12)가 차지하는 면적이 크기 때문에(예를 들어, 1개의 셀 어레이가 512 로우로 이루어졌다면 각 퓨즈 회로마다 18개의 퓨즈가 필요하다) 디바이스(Device)의 집적도가 저하되는 문제점이 있다.
상기한 문제점을 해결하기 위하여 퓨즈 회로의 개수를 절반으로 줄일 수 있는 종래 제 2 실시예에 따른 로우 리던던시 회로를 도입하게 되었다.
종래 제 2 실시예에 따른 로우 리던던시 회로는 도 2에 도시된 바와 같이, 셀 어레이들(21a 내지 21d)과, 상기 셀 어레이들(21a 내지 21d) 각각에 대하여 2개씩의 퓨즈 회로(xfuse)(22a 내지 22h)로 구성된다.
여기서, 상기 셀 어레이들(21a 내지 21d)은 셀 어레이 0 내지 셀 어레이 3으로 이루어진다.
그리고, 상기 셀 어레이 0(21a)에 위치한 퓨즈 회로(xfuse) 2개는 상기 셀 어레이들(21a 내지 21d)의 리던던트 워드라인(rwl<0:3>) 중 rwl<0>에 대응하게 되고, 셀 어레이 1(21b)에 위치한 퓨즈 회로(xfuse) 2개는 각 셀 어레이들(21a 내지 21d)의 rwl<1>에 대응하게 되고, 셀 어레이 2(21c)에 위치한 퓨즈 회로 2개는 각 셀 어레이들(21a 내지 21d)의 rwl<2>에 대응하게 되고, 셀 어레이 3(21d)에 위치한 퓨즈 회로 2개는 각 셀 어레이들(21a 내지 21d)의 rwl<3>에 대응하게 된다.
상기한 종래 제 2 실시예에 따른 로우 리던던트 회로를 도 3을 참조하여 상세히 설명하면 다음과 같다.
종래 제 2 실시예에 따른 로우 리던던트 회로는 셀 어레이들(21a 내지 21d) 및 상기 셀 어레이들(21a 내지 21d) 각각에 대하여 형성되는 리던던트 워드라인들(rwl<0:3>)로 구성되는 워드라인부(1)와, 상기 워드라인부(1)의 신호를 감지하여 증폭하는 센스앰프부와, 상기 워드라인부(1)를 구동하기 위한 워드라인구동부(2)와, 상기 워드라인 구동부(2)의 동작을 제어하기 위한 제어 회로부(3)로 구성된다.
여기서, 상기 워드라인부(1)는 복수개의 워드라인(wl<0:n>)으로 구성되는 셀 어레이들(21a 내지 21d)과, 상기 셀 어레이들(21a 내지 21d) 각각에 대하여 4개씩 추가되는 리던던트 워드라인들(wl<0:3>)로 구성된다.
그리고, 상기 센스앰프부는 상기 셀 어레이들(21a 내지 21d)의 양측에서 상기 셀 어레이들(21a 내지 21d)로부터의 신호를 감지하여 증폭하는 센스 앰프 어레이들(S/A array)(38)로 구성된다.
그리고, 상기 제어 회로부(3)는 프리코딩(Pre-coding)된 입력 어드레스(ax01∼ij)와 블럭(Block)을 선택하기 위한 프리코딩된 입력 어드레스(baxij)가 인가되는 제 1 버스라인(31a)과, 워드라인 디스에이블(Disable) 신호(wlcb)가 인가되는 제 2 버스라인(31b)과, 상기 셀 어레이들(21a 내지 21d) 각각에 대하여 2개씩 구성되며 상기 제 1 버스라인(31a) 및 제 2 버스라인(31b)의 신호에 따라서 설정되는 제 1 내지 제 8 퓨즈 회로(22a 내지 22h)와, 상기 제 1 버스라인(31a) 및 제 2 버스라인(31b)의 신호를 버퍼링(Buffering)하는 제 1 내지 제 4 버퍼 회로(32a 내지 32d)와, 상기 제 1 퓨즈 회로(22a)의 출력 신호와 상기 제 2 퓨즈 회로(22b)의 출력 신호를 논리곱하여 반전하는 제 1 낸드 게이트(33a)와, 상기 제 3 퓨즈 회로(22c)의 출력 신호와 상기 제 4 퓨즈 회로(22d)의 출력 신호를 논리곱하여 반전하는 제 2 낸드 게이트(33b)와, 상기 제 5 퓨즈 회로(22e)의 출력 신호와 상기제 6 퓨즈 회로(22f)의 출력 신호를 논리곱하여 반전하는 제 3 낸드 게이트(33c)와, 상기 제 7 퓨즈 회로(22g)의 출력 신호와 상기 제 8 퓨즈 회로(22h)의 출력 신호를 논리곱하여 반전하는 제 4 낸드 게이트(33d)와, 상기 제 1 낸드 게이트(33a)의 출력 신호가 인가되는 제 3 버스라인(34a)과, 상기 제 2 낸드 게이트(33b)의 출력 신호가 인가되는 제 4 버스라인(34b)과, 상기 제 3 낸드 게이트(33c)의 출력 신호가 인가되는 제 5 버스라인(34c)과, 상기 제 4 낸드 게이트(33d)의 출력 신호가 인가되는 제 6 버스라인(34d)과, 상기 셀 어레이들(21a 내지 21d) 각각에 대응하여 형성되며 상기 제 3 내지 제 6 버스라인(35a 내지 35d)의 출력 신호를 논리합하여 반전하는 제 1 내지 제 4 노아 게이트(35a 내지 35d)로 구성된다.
그리고, 상기 워드라인 구동부(2)는 상기 셀 어레이들(21a 내지 21d)의 노멀 워드라인(wl<0:n>)을 구동하기 위한 제 1 내지 제 4 노멀 워드라인 구동부(36a 내지 36d)와, 상기 셀 어레이들(21a 내지 21d) 각각에 대하여 형성된 리던던트 워드라인(rwl<0:3>)을 구동하기 위한 제 1 내지 제 4 리던던트 워드라인 구동부(37a<0:3> 내지 37d<0:3>)로 구성된다.
여기서, 상기 제 1 노멀 워드라인 구동부(36a)는 상기 제 1 노아 게이트(35a)의 출력 신호와 상기 제 1 버퍼 회로(32a)를 통하여 출력되는 프리코딩된 입력 어드레스(ax01∼ij) 및 워드라인 디스에이블 신호(wlcb)에 따라서 상기 셀 어레이 0(21a)을 구동하기 위한 신호를 출력한다.
그리고, 상기 제 2 내지 제 4 노멀 워드라인 구동부(36b 내지 36d)도 상기제 1 노멀 워드라인 구동부(36a)와 유사하게, 상기 제 2 내지 제 4 노아 게이트(35b 내지 35d)의 출력 신호와 상기 제 2 내지 제 4 버퍼 회로(32b 내지 32d)를 통하여 출력되는 프리코딩된 입력 어드레스(ax01∼ij)와 워드라인 디스에이블 신호(wlcb)에 따라서 상기 셀 어레이 1 내지 셀 어레이 3(21b 내지 21d)을 구동하기 위한 신호를 출력한다.
그리고, 상기 제 1 리던던트 워드라인 구동부(37a<0> 내지 37d<3>)는 상기 제 3 버스라인(34a) 신호와 상기 제 1 버퍼 회로(32a)를 통하여 출력되는 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij)와 워드라인 디스에이블 신호(wlcb)에 따라서 rwl<0>을 구동하기 위한 신호를 출력한다.
그리고, 상기 제 2 내지 제 4 리던던트 워드라인 구동부(37a<1:3> 내지 37d<1:3>)도 상기 제 1 리던던트 워드라인 구동부(37a<0> 내지 37d<3>)와 유사하게, 상기 제 4 내지 6 버스라인(34b 내지 34d) 신호와 상기 제 2 내지 제 4 버퍼 회로(32b 내지 32d)를 통하여 출력되는 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij)와 워드라인 디스에이블 신호(wlcb)에 따라서 리던던시 워드라인 rwl<1:3>을 구동하기 위한 신호를 출력한다.
그리고, 상기 제 1 내지 제 8 퓨즈 회로(22a 내지 22h)의 상세 회로도는 도 4에 도시된 바와 같이, 구동 직류 전압(Vcc)에 한쪽 전극이 연결되고 게이트 전극에는 워드라인 디스에이블 신호(wlcb)가 인가되는 제 1 피모스(41)와, 상기 프리코딩된 입력 어드레스(ax01<0:3> 내지 axij<0:3>) 및 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij<0:3>)에 대응하여 각각 4개씩 형성되며 한쪽 전극은 접지단자에 연결되고 게이트 전극에는 각각 대응되는 프리코딩된 입력 어드레스(ax01<0:3> 내지 axij<0:3>) 또는 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij<0:3>)가 인가되는 엔모스 어레이들(42)과, 상기 제 1 피모스(41)의 다른쪽 전극과 상기 엔모스 어레이들(42)의 다른쪽 전극 사이에 연결되는 퓨즈들(43)과, 상기 제 1 피모스(41)의 다른쪽 전극의 신호를 반전하여 출력 신호(out)로 출력하는 인버터(44)와, 상기 직류 구동 전압(Vcc)과 상기 제 1 피모스(41)의 다른쪽 전극사이에 직렬 연결되며 게이트 전극에 상기 출력 신호(out)가 인가되어지는 제 2 피모스(45)로 구성된다.
상기와 같이 구성되는 종래 제 2 실시예에 따른 로우 리던던시 회로의 동작을 도 5a 내지 도 5b를 참조하여 설명하면 다음과 같다.
워드라인 디스에이블 신호(wlcb)는 액티브 신호(active)에 의하여 하이(H)가 되고, 프리차지 신호(precharge)에 의하여 로우(L)가 된다.
노멀(Normal) 동작시에는 도 5a에 도시된 바와 같이, 프리코딩된 입력 어드레스(ax01∼axij)와 블럭 선택을 위한 프리코딩된 어드레스 신호(baxij)가 상기 액티브 신호에 의하여 하이(H)가 되면 상기 제 3 내지 제 6 버스라인(34a 내지 34d) 신호(rxc<0:3>)가 로우가 되고, 리페어(Repair) 여부 감지 신호인 상기 제 1 내지 제 4 노아 게이트(35a 내지 35d)의 출력 신호(rxc_detb)가 하이(H)가 되어 상기 제 1 내지 제 4 노멀 워드라인 구동 회로(36a 내지 36d)가 구동됨에 따라서 상기 셀 어레이(21a 내지 21d)의 워드라인(wl<0:n>)이 인에이블되고 리던던트워드라인들(rwl<0:3>)은 디스에이블(Disable)되게 된다.
그리고, 리페어 동작시에는 도 5b에 도시된 바와 같이, 상기 제 3 내지 제 6 버스라인(34a 내지 34d)의 신호(rxc<0:3>)가 하이(H)가 되고 상기 제 1 내지 제 4 노아 게이트(35a 내지 35d)의 출력 신호(rxc_detb)가 로우(L)가 되므로 상기 셀 어레이(21a 내지 21d)의 워드라인들(wl<0:n>)은 디스에이블되고 상기 리던던트 워드라인들(rwl<0:3>)이 인에이블되어 상기 리던던트 워드라인들(rwl<0:3>)에 대응되는 센스앰프 어레이(38)가 동작하게 된다.
그러나, 상기한 로우 리던던트 회로에 있어서 도 6a에 도시된 바와 같이 리던던트 워드라인들(rwl<0:3>) 중 rwl<0>만 양호하고 나머지 리던던트 워드라인은 불량인 경우, 두 개의 리던던트 셀 어레이에서만 워드라인 리페어가 가능하고 나머지 두 개의 셀 어레이에서는 리던던트 워드라인을 활용할 수 없게 된다.
그리고, 도 6b의 경우에도 여분의 퓨즈 회로와 리던던트 워드라인이 남아있지만, 1개의 셀 어레이가 더 이상 리페어 불가능함을 알 수 있다.
따라서, 상기와 같은 종래의 로우 리던던트 회로는 다음과 같은 문제점이 있다.
첫째, 여분의 퓨즈 회로와 리던던트 워드라인들이 남아있어도 리페어가 불가능하므로 워드라인 리페어 효율이 저하된다.
둘째, 퓨즈 활용도가 낮음으로 인하여 불량 워드라인을 효과적으로 리페어하지 못하므로 소자의 수율이 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 퓨즈 회로의 리페어 효율을 향상시키기 위한 로우 리던던트 회로를 제공하는데 그 목적이 있다.
도 1은 종래 제 1 실시예에 따른 로우 리던던시 구성을 나타낸 도면
도 2는 종래 제 2 실시예에 따른 로우 리던던시 구성을 나타낸 도면
도 3은 종래 제 2 실시예에 따른 로우 리던던시의 상세 회로도
도 4는 도 3의 퓨즈 회로
도 5a 내지 도 5b는 로우 리던던시 회로의 동작 타이밍도
도 6a 내지 도 6b는 종래 제 2 실시예에 의한 로우 리페어의 실시예를 나타낸 도면
도 7은 본 발명에 따른 로우 리던던시 구성의 개략도
도 8은 본 발명의 실시예에 따른 로우 리던던시의 상세 회로도
도 9는 도 8의 퓨즈 회로
도 10은 도 9의 퓨즈 회로의 프로그래밍의 예
도 11a 내지 도 11b는 본 발명에 따른 로우 리페어의 실시예를 나타낸 도면
도면의 주요 부분에 대한 부호 설명
wl<0:n> : 워드라인
rwl<0:n> : 리던던트 워드라인
71a 내지 71d : 셀 어레이 0 내지 셀 어레이 3
72a 내지 72h : 제 1 내지 제 8 퓨즈 회로
73a 내지 73d : 제 3 내지 제 6 버스라인
81a 내지 81b : 제 1 내지 제 2 버스라인
82a 내지 82d : 제 1 내지 제 4 버퍼 회로
83a 내지 83d : 제 1 내지 제 4 낸드 게이트
84a 내지 84d : 제 1 내지 제 4 노아 게이트
85a 내지 85d : 워드라인 구동회로
86a<0∼3> 내지 86d<0∼3> : 리던던트 워드라인 구동회로
87 : 센스앰프 어레이
상기와 같은 목적을 달성하기 위한 본 발명의 로우 리던던트 회로는 불량 노멀 워드라인을 리페어하기 위한 리던던트 워드라인을 포함하는 셀 어레이들을 구동하기 위한 반도체 메모리 회로에 있어서, 제 1 내지 제 2 입력 어드레스 및 프리차지 신호에 따라서 제 1 신호 및 제 2 신호를 출력하는 복수개의 퓨즈 회로와; 상기 퓨즈 회로의 제 1 그룹의 제 1 신호들을 입력으로 하는 제 1 조합회로와; 상기 퓨즈 회로의 제 1 그룹의 제 2 신호들을 입력으로 하는 제 2 조합회로와; 상기 퓨즈 회로의 제 2 그룹의 제 1 신호들을 입력으로 하는 제 3 조합회로와; 상기 퓨즈 회로의 제 2 그룹의 제 2 신호들을 입력으로 하는 제 4 조합회로와; 상기 제 1 내지 제 4 조합회로의 출력 신호들이 각각 인가되는 제 1 내지 제 4 버스라인과; 상기 제 1 내지 제 4 버스라인들의 신호를 입력으로 하는 제 5 내지 제 8 조합회로들과; 상기 셀 어레이들에 대응하여 형성되며 상기 제 1 입력 어드레스와 프리차지 신호 그리고 각각 대응되어지는 제 5 내지 제 8 조합회로의 출력 신호를 입력으로 하여 노멀 워드라인을 구동하기 위한 신호를 출력하는 제 1 내지 제 4 노멀 워드라인 구동부와; 상기 제 2 입력 어드레스와 프리차지 신호 그리고 각각 대응되어지는 상기 제 1 내지 제 4 버스라인 신호를 입력으로 하여 리던던트 워드라인을 구동하기 위한 신호를 출력하는 리던던트 워드라인 구동회로를 포함하여 구성됨을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 로우 리던던트 회로를 설명하면 다음과 같다.
도 7은 본 발명에 따른 로우 리던던시 구성의 개략도이고, 도 8은 본 발명의 실시예에 따른 로우 리던던시의 상세 회로도이고, 도 9는 도 8의 퓨즈 회로이고, 도 10은 도 9의 퓨즈 회로의 프로그래밍의 예이고, 도 11a 내지 도 11b는 본 발명에 따른 로우 리페어의 실시예를 나타낸 도면이다.
본 발명에 따른 로우 리던던트 회로의 개략적인 구성은 도 7에 도시된 바와 같이, 셀 어레이 0(71a)과 셀 어레이 1(71b)에 위치한 4개의 퓨즈 회로(72a 내지 72d)가 각 셀 어레이들(71a 내지 71d)의 리던던트 워드라인(rwl<0:3>) 중 rwl<0>와 rwl<1>을, 셀 어레이 2(71c)와 셀 어레이3(71d)에 위치한 4개의 퓨즈 회로(72e 내지 72h)가 각 셀 어레이들(71a 내지 71d)의 리던던트 워드라인(rwl<0:3>) 중 rwl<2>과 rwl<3>을 사용할 수 있도록 이루어진다.
보다 상세하게는 도 8에 도시된 바와 같이, 복수개의 워드라인(wl<0:n>)으로 이루어진 셀 어레이들(71a 내지 71d)과, 상기 셀 어레이들(71a 내지 71d)에 대하여 그들 내부에 각각 추가되어지는 리던던트 워드라인들(rwl<0:3>)과, 상기 셀 어레이들(71a 내지 71d)의 양측에서 상기 워드라인(wl<0:n>) 및 리던던트 워드라인(rwl<0:3>) 신호를 감지하여 증폭하는 센스앰프 회로들(87)과, 상기 셀 어레이들(71a 내지 71d) 및 리던던트 워드라인들(rwl<0:3>)을 구동하기 위한 구동 회로부(4)와, 상기 구동 회로부(5)를 선택적으로 동작시키는 제어 회로부(5)로 구성된다.
그리고, 상기 제어 회로부(5)는 프리코딩된 입력 어드레스(ax01∼axij) 및 블럭 선택을 위한 프리코딩된 입력 어드레스(baxij)가 인가되는 제 1 버스라인(81a)과, 워드라인 디스에이블 신호(wlcb)가 인가되는 제 2 버스라인(81b)과, 상기 제 1 내지 제 4 셀 어레이(71a 내지 71d)에 대하여 2개씩 형성되며 상기 제 1 버스라인(81a) 및 상기 제 2 버스라인(81b) 신호에 따라서 설정되어 각각 제 1 출력 신호 및 제 2 출력 신호를 출력하는 제 1 내지 제 8 퓨즈 회로(72a 내지 72h)와, 상기 제 1 버스라인(81a)으로부터의 프리코딩된 입력 어드레스(ax01∼axij) 및 블럭 선택을 위한 프리코딩된 입력 어드레스(baxij) 그리고, 워드라인 디스에이블 신호(wlcb)를 버퍼링하는 제 1 내지 제 4 버퍼 회로(82a 내지 82d)와, 상기 제 1 내지 제 4 퓨즈 회로(72a 내지 72d)의 제 1 출력 신호를 논리곱하여 반전하는 4-입력(Input) 제 1 낸드 게이트(83a)와, 상기 제 1 내지 제 4 퓨즈 회로(72a 내지 72d)의 제 2 출력 신호를 논리곱하여 반전하는 4-입력 제 2 낸드 게이트(83b)와, 상기 제 5 내지 제 8 퓨즈 회로(72e 내지 72h)의 제 1 출력 신호를 논리곱하여 반전하는 4-입력(Input) 제 3 낸드 게이트(83c)와, 상기 제 5 내지 제 8 퓨즈 회로(72e 내지 72h)의 제 2 출력 신호를 논리곱하여 반전하는 4-입력 제 4 낸드 게이트(83d)와, 상기 제 1 낸드 게이트(83a)의 출력 신호가 인가되는 제 3 버스라인(73a)과, 상기 제 2 낸드 게이트(83b)의 출력 신호가 인가되는 제 4 버스라인(73b)과, 상기 제 3 낸드 게이트(83c)의 출력 신호가 인가되는 제 5 버스라인(73c)과, 상기 제 4 낸드 게이트(83d)의 출력 신호가 인가되는 제 6버스라인(73d)과, 상기 셀 어레이들(71a 내지 71d)에 대응하여 형성되며 상기 제 3 내지 제 6 낸드 게이트(83a 내지 83d)의 출력 신호(rxc<0> 내지 rxc<3>)를 논리합하여 반전하는 제 1 내지 제 4 노아 게이트(84a 내지 84d)로 구성된다.
그리고, 상기 워드라인 구동부(4)는 상기 셀 어레이들(71a 내지 71d)의 노멀 워드라인(wl<0:n>)을 구동하기 위한 제 1 내지 제 4 노멀 워드라인 구동부(85a 내지 85d)와, 상기 리던던트 워드라인들(rwl<0:3>)을 구동하기 위한 제 1 내지 제 4 리던던트 워드라인 구동부(86<∼d>a<0> 내지 86<a∼d><3>)로 구성된다.
여기서, 상기 제 1 노멀 워드라인 구동부(85a)는 상기 제 1 노아 게이트(84a)의 출력 신호와 상기 제 1 버퍼 회로(82a)를 통하여 출력되는 프리코딩된 입력 어드레스(ax01∼ij)와 워드라인 디스에이블 신호(wlcb)에 따라서 상기 셀 어레이 0(71a)의 노멀 워드라인(wl<0:n>)을 구동하기 위한 신호를 출력한다.
그리고, 상기 제 2 내지 제 3 노멀 워드라인 구동부(85b 내지 85d)도 상기 제 1 노멀 워드라인 구동부(85a)와 유사하게, 상기 제 2 내지 제 4 노아 게이트(84b 내지 84d)의 출력 신호와 상기 제 2 내지 제 4 버퍼 회로(82b내지 82d)를 통하여 출력되는 프리코딩된 입력 어드레스(ax01∼ij)와 워드라인 디스에이블 신호(wlcb)에 따라서 상기 셀 어레이 1 내지 셀 어레이 4(71b 내지 71d)의 노멀 워드라인(wl<0:n>)을 구동하기 위한 신호를 출력한다.
그리고, 상기 제 1 리던던트 워드라인 구동부(86a<0> 내지 86d<0>)는 상기 제 3 버스라인(73a) 신호와 상기 제 1 버퍼 회로(82a)를 통하여 출력되는 블럭을선택하기 위한 프리코딩된 입력 어드레스(baxij)와 워드라인 디스에이블 신호(wlcb)에 따라서 rwl<0>을 구동하기 위한 신호를 출력한다.
그리고, 상기 제 2 내지 제 4 리던던트 워드라인 구동부(86<a∼d><1:3>)도 상기 제 1 리던던트 워드라인 구동부(86a<0> 내지 86d<0>)와 유사하게, 상기 제 4 내지 6 버스라인(73b 내지 73d) 신호와 상기 제 2 내지 제 4 버퍼 회로(82b 내지 82d)를 통하여 출력되는 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij)와 워드라인 디스에이블 신호(wlcb)에 따라서 rwl<1:3>을 구동하기 위한 신호를 출력한다.
그리고, 상기 제 1 내지 제 8 퓨즈 회로(72a 내지 72h)는 도 9에 도시된 바와 같이 게이트 전극에 상기 워드라인 디스에이블 신호(wlcb)가 인가되고 직류 구동 전압(Vcc) 단자와 노드 A 사이에 연결되어 상기 노드 A를 프리차지(precharge)시키는 제 1 피모스(91)와, 상기 프리코딩된 입력 어드레스들(ax01<0:3> 내지 axij<0:3>) 및 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij<0:3>)에 대응하여 각각 형성되며 한쪽 전극은 퓨즈 어레이들(93)을 통하여 상기 노드 A에 연결되고 다른쪽 전극은 접지단자에 연결되며 게이트 전극에는 각 대응되는 프리코딩된 입력 어드레스들(ax01<0:3> 내지 axij<0:3>) 또는 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij<0:3>)가 인가되는 엔모스 어레이(92)와, 상기 엔모스 어레이(92)에 대응되는 프리코딩된 입력 어드레스들(ax01<0:3> 내지 axij<0:3>) 또는 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij<0:3>)를 논리합하여 반전하는 4-입력(Input) 노아 게이트(94)와, 상기 노아 게이트(94)의 출력 신호를 반전하는 제 1 인버터(95)와, 엔모스와 피모스로 구성되며 상기 노드 A에 병렬적으로 연결되는 제 1 트랜스퍼 게이트(96) 및 제 2 트랜스퍼 게이트(97)와, 상기 제 1 트랜스퍼 게이트(95)의 상기 노드 A에 대한 반대편 전극인 노드 B 신호를 반전하여 제 1 출력 신호(out0)로 출력하는 제 2 인버터(98)와, 상기 제 2 트랜스퍼 게이트(97)의 상기 노드 A에 대한 반대편 전극인 노드 C의 신호를 반전하여 제 2 출력 신호(out1)로 출력하는 제 3 인버터(99)를 포함한다.
그리고, 상기 제 1 트랜스퍼 게이트(96) 엔모스의 게이트 전극 신호를 반전하여 상기 제 1 트랜스퍼 게이트(96) 피모스의 게이트 전극으로 피드백하는 제 4 인버터(100)와, 한쪽 전극이 상기 제 1 트랜스퍼 게이트(96)의 엔모스 게이트 전극 및 제 1 퓨즈(101)를 통한 직류구동전압(Vcc)에 연결되고 다른쪽 전극이 접지단(Vss)에 연결되는 제 1 엔모스(102)와, 게이트 전극에 워드라인 디스에이블 신호(wlcb)가 인가되고 직류 구동 전압(Vcc) 단자와 상기 노드 B 사이에 연결되는 제 2 피모스(103)와, 게이트 전극에 상기 제 1 출력 신호(out0)가 인가되고 상기 직류 구동전압(Vcc) 단자와 상기 B 노드 사이에 연결되는 제 3 피모스(104)와, 게이트 전극에 상기 제 1 인버터(95)의 출력 신호가 인가되고 한쪽 전극이 상기 노드 B에 제 2 퓨즈(105)를 통해 연결되고 다른쪽 전극이 접지단자(Vss)에 연결되는 제 2 엔모스(106)를 포함한다.
그리고, 상기 제 2 트랜스퍼 게이트(97) 엔모스의 게이트 전극 신호를 반전하여 상기 제 2 트랜스퍼 게이트(97) 피모스의 게이트 전극으로 피드백하는 제 5인버터(107)와, 한쪽 전극이 상기 제 2 트랜스퍼 게이트(97)의 엔모스 게이트 전극 및 제 3 퓨즈(108)를 통한 직류구동전압(Vcc)에 연결되고 다른쪽 전극이 접지단(Vss)에 연결되는 제 3 엔모스(109)와, 게이트 전극에 워드라인 디스에이블 신호(wlcb)가 인가되고 직류구동전압(Vcc) 단자와 상기 노드 C 사이에 연결되는 제 4 피모스(110)와, 게이트 전극에 상기 제 2 출력 신호(out1)가 인가되고 상기 직류 구동전압(Vcc) 단자와 상기 노드 C 사이에 연결되는 제 5 피모스(111)와, 게이트 전극에 상기 제 1 인버터(95)의 출력 신호가 인가되고 한쪽 전극이 제 4 퓨즈(112)를 통해 상기 노드 C에 연결되고 다른쪽 전극이 접지단자(Vss)에 연결되는 제 4 엔모스(113)를 포함한다.
상기와 같이 구성되는 본 발명의 로우 리던던트 회로의 전반적인 동작을 도 5와 도 10을 참조하여 살펴보면 다음과 같다.
먼저, 노멀 액티브(Normal Active) 동작일 때는 입력 로우 어드레스에 대한 퓨즈 프로그래밍(Fuse Programming)이 되어 있지 않은 경우이므로 도 8의 퓨즈 회로 출력이 프리코딩된 입력 어드레스들(ax01<0:3> 내지 axij<0:3>) 및 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij<0:3>)에 의해 모두 로우(L)로 가게되고 리페어 여부 감지신호인 상기 제 1 내지 제 4 노아 게이트(84a 내지 84d)의 출력 신호(rxc_detb)는 하이(H)가 된다.
여기서, 상기 제 1 내지 제 4 노아 게이트(84a 내지 84d)의 출력 신호(rxc_detb)가 액티브 동작시 로우(L)를 유지할 때는 리페어 동작을 의미하고 하이(H)가 되면 정상동작을 의미하므로 상기 경우에는 정상동작으로써 노멀 워드라인이 인에이블되게 된다.
그리고, 리페어 동작일 때를 살펴보면 다음과 같다.
리페어 동작을 위해서는 도 10에 도시된 바와 같이, 퓨즈 회로에서 대체할 워드라인의 어드레스에 해당하는 퓨즈와, 상기 워드라인을 대신할 리던던트 워드라인의 선택을 위해서 해당 출력단에 위치한 ax<0:3> 노아 게이트(95)의 입력을 받는 엔모스(106)에 연결된 퓨즈(105) 및 다른 출력단에 위치한 트랜스퍼 게이트(98) 오프 퓨즈(108)를 끊어주어야 한다.
따라서, 리페어 동작시에는 불량 셀에 해당하는 로우 어드레스가 입력될 경우 도 8에서 퓨즈 프로그래밍된 퓨즈 회로의 출력이 프리코딩된 입력 어드레스들(ax01<0:3> 내지 axij<0:3>) 및 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij<0:3>)의 인에이블(High)시에도 로우(L) 상태를 유지하게 되므로, 해당 rxc 신호는 하이(H) 상태를 유지하고 리페어 여부 감지 신호인 상기 제 1 내지 제 4 노아 게이트(84a 내지 84d)의 출력 신호(rxc_detb)가 로우(L) 상태를 유지되어 노멀 워드라인의 인에이블을 막게 된다.
대신 하이(H) 상태인 rxc 신호에 대응되는 리던던트 워드라인(rwl)이 워드라인 디스에이블 신호(wlcb)에 의해 타이밍 컨트롤을 받아 인에이블되게 된다.
또한, 상기 하이 상태인 rxc 신호에 대응되는 워드라인(rwl) 중에 상기 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij<0:3>)에 의해 선택된 블록만 인에이블되게 된다.
그리고, 불량인 특정 어드레스에 대한 퓨즈 컷팅 후(도 10)에도 정상 어드레스가 입력될 경우는 리페어 동작이 아닌 정상 동작이 이루어져야 하는데, 프리코딩된 입력 어드레스들(ax01<0:3> 내지 axij<0:3>) 및 블럭을 선택하기 위한 프리코딩된 입력 어드레스(baxij<0:3>) 신호 인에이블(H)시 퓨즈 컷팅되지 않은 어드레스에 의하여 상기 노드 A가 로우(L) 상태로 변해 제 1 출력단(out0)에는 하이(H) 신호가 출력되고, 상기 노드 C도 로우(L) 상태로 변해 제 2 출력단(out1) 역시 하이(H) 상태가 되므로 정상 동작이 수행된다.
이와 같은 본 발명의 로우 리던던트 회로는 도 11a 내지 도 11b의 경우에 도시된 바와 같이, 제한된 퓨즈 회로 및 리던던트 워드라인을 효율적으로 활용하여 셀 어레이의 리페어 동작을 효과적으로 달성할 수 있다.
상기와 같은 본 발명의 로우 리던던트 회로는 제한된 개수의 퓨즈 회로를 보다 효율적으로 활용할 수 있도록 하여 리페어 효율을 높일 수 있으므로 소자의 수율을 향상시킬 수 있는 효과가 있다.

Claims (5)

  1. 불량 노멀 워드라인을 리페어하기 위한 리던던트 워드라인을 포함하는 셀 어레 이들을 구동하기 위한 반도체 메모리 회로에 있어서,
    제 1 내지 제 2 입력 어드레스 및 프리차지 신호에 따라서 제 1 신호 및 제 2 신호를 출력하는 복수개의 퓨즈 회로와;
    상기 퓨즈 회로의 제 1 그룹의 제 1 신호들을 입력으로 하는 제 1 조합회로와; 상기 퓨즈 회로의 제 1 그룹의 제 2 신호들을 입력으로 하는 제 2 조합회로와; 상기 퓨즈 회로의 제 2 그룹의 제 1 신호들을 입력으로 하는 제 3 조합회로와; 상기 퓨즈 회로의 제 2 그룹의 제 2 신호들을 입력으로 하는 제 4 조합회로와;
    상기 제 1 내지 제 4 조합회로의 출력 신호들이 각각 인가되는 제 1 내지 제 4 버스라인과;
    상기 제 1 내지 제 4 버스라인들의 신호를 입력으로 하는 제 5 내지 제 8 조합회로들과;
    상기 셀 어레이들에 대응하여 형성되며 상기 제 1 입력 어드레스와 프리차지 신호 그리고 각각 대응되어지는 제 5 내지 제 8 조합회로의 출력 신호를 입력으로 하여 노멀 워드라인을 구동하기 위한 신호를 출력하는 제 1 내지 제 4 노멀 워드라인 구동부와;
    상기 제 2 입력 어드레스와 프리차지 신호 그리고 각각 대응되어지는 상기 제 1 내지 제 4 버스라인 신호를 입력으로 하여 리던던트 워드라인을 구동하기 위한 신호를 출력하는 리던던트 워드라인 구동회로를 포함하여 구성됨을 특징으로 하는 로우 리던던트 회로.
  2. 제 1항에 있어서, 상기 퓨즈 회로는 특정 노드에 대한 프리차지(Precharge) 수단과;
    상기 제 1, 제 2 입력 어드레스를 입력으로 하며 상기 특정 노드에 퓨즈(Fuse)를 통해 병렬적으로 연결되어 지는 제 1 풀다운(Pull Down) 수단과;
    상기 특정 노드에 대하여 병렬적으로 연결되는 복수개의 스위칭(Switching) 회로와;
    상기 스위칭 회로 출력단에 퓨즈를 통해 연결되며 상기 제 1, 제 2 입력 어드레스 중 일부를 조합한 신호를 입력으로 하는 제 2 풀다운 수단을 포함하여 구성됨을 특징으로 하는 로우 리던던트 회로.
  3. 제 2항에 있어서, 상기 스위칭 회로는 퓨즈 프로그래밍에 의해 온/오프되는 트랜스퍼 게이트로 구성됨을 특징으로 하는 로우 리던던트 회로.
  4. 제 1항에 있어서, 상기 제 1 내지 제 4 조합회로는 각각 4-입력(Input) 낸드(NAND) 게이트로 구성됨을 특징으로 하는 로우 리던던트 회로.
  5. 제 1항에 있어서, 상기 제 5 내지 제 8 조합회로는 각각 4-입력(Input)노아(NOR) 게이트로 구성됨을 특징으로 하는 로우 리던던트 회로.
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