JPH06176561A

JPH06176561A - 並列化差分フラッグ論理

Info

Publication number: JPH06176561A
Application number: JP5127675A
Authority: JP
Inventors: David C Mcclure; マククルーアデビッド
Original assignee: SGS Thomson Microelectronics Inc
Current assignee: STMicroelectronics lnc USA
Priority date: 1992-05-29
Filing date: 1993-05-31
Publication date: 1994-06-24
Also published as: US5357236A; EP0574144B1; EP0574144A2; DE69327886D1; DE69327886T2; EP0574144A3

Abstract

(57)【要約】（修正有）【目的】減算器回路を使用すること無しに、ＦＩＦＯ
フラッグステータスを迅速に発生する。【構成】大きさ比較器の第一ビットが第二ビットより
も小さいか、等しいか又は大きいか否かを決定するビッ
ト比較器が互いに並列的に比較出力信号を発生する複数
個のグループに分割されている。これらの比較出力信号
は、どの比較出力信号が最終的な比較出力信号として通
過されることを許容するかを決定する制御要素へ入力さ
れる。更に、これらの数値の例えば最大桁ビット（ＭＳ
Ｂ）等の選択したビットの制御が設けられ且つ必要に応
じてラップアラウンド条件を回避するために使用するこ
とが可能である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大略、集積回路に関す
るものであって、更に詳細には、ＦＩＦＯメモリにおい
て使用する差分フラッグ回路に関するものである。

【０００２】

【従来の技術】先入先出（ＦＩＦＯ）メモリは、異なっ
た速度でデータを伝達する２つ以上の装置の間のインタ
ーフェースとして多様な適用場面において使用されてい
る。ＦＩＦＯ用の典型的なインターフェース適用例とし
ては、コンピュータとプリンタとの間、コンピュータと
高速ＭＯＤＥＭとの間に配置するもの等がある。複数個
の装置の間での速度差のために、ＦＩＦＯ内部に格納さ
れたデータは、それがＦＩＦＯ内に書込まれたのと異な
った速度でＦＩＦＯから読出すことが可能である。ＦＩ
ＦＯはデータが読取られる速度と異なった速度でデータ
を受取ることが可能であるから、ＦＩＦＯ内のデータ量
を決定することが重要である。従って、ＦＩＦＯはその
データステータスを表わす１つ又はそれ以上のフラッグ
を有している。典型的なＦＩＦＯフラッグは、満杯、
空、及び半分満杯のデータステータスを表わす。

【０００３】ＦＩＦＯフラッグ回路は、従来、比較器及
び減算器を有するものであった。減算器は、比較される
べき２つの値の間の差を決定する。次いで、その差は対
応する比較器への入力として提供される。比較器が２つ
の値の間の関係、即ちそれらの２つの値が等しいか又は
互いに等しくないか否かを決定する。次いで、適宜の比
較器出力信号が発生される。ＦＩＦＯフラッグ信号は、
減算器及び比較器がそれらのタスクを完了するまで決定
されることはない。両方とも発明者がＤａｖｉｄ
Ｃ．ＭｃＣｌｕｒｅである１９９０年１１月２７日付で
発行された米国特許第４，９７４，２４１号及び１９９
０年６月１９日付で発行された米国特許第４，９３５，
７１９号は、従来技術においてＦＩＦＯフラッグ論理を
発生するために直列減算器及び直列比較器を使用するこ
とを記載している。従来、減算器回路は比較器回路より
も速度が遅く、従って比較器回路が減算器回路を待って
いる場合にＦＩＦＯフラッグの発生が阻止されていた。
この待機時間は、直列減算器及び比較器が長い信号伝播
遅延を支配する場合には従来技術においてかなり長いも
のとなる場合がある。ＦＩＦＯフラッグ論理回路内の減
算器の必要性を取除くことにより、ＦＩＦＯフラッグ信
号をより迅速に発生させることが可能である。１９９０
年１月２日付で発行された発明者がＧｅｒａｒｄＡ．
Ｋｒｅｉｆｅｌｓである米国特許第４，８９１，７８
８号は、減算器を使用することなしにＦＩＦＯフラッグ
論理を発生する従来技術を示唆している。

【０００４】従来技術においては直列大きさ比較器が比
較器回路の一般的な形態である。直列大きさ比較器は、
多数の個別的なビット比較器を有しており、それらは直
列的に一体となって別の数と相対的に１つの大きさを決
定する。第一に、次のビット即ちＬＳＢ＋１を比較する
前に、２つの数の最小桁ビット（ＬＳＢ）を比較する。
このプロセスは、最大桁ビット（ＭＳＢ）が比較される
まで直列的に継続して行なわれる。直列処理は極めて時
間がかかる場合があり、２つの１６ビットワードを比較
する場合に少なくとも１６個のゲート遅延が発生する。

【０００５】直列大きさ比較器を有する個別的なビット
比較器は４つの入力を有している。即ち、比較されるべ
き２つのビットから派生される入力と、前のビット比較
器の比較出力からの１つの入力と、比較中の２つのビッ
トのうちの１つに等しい１つの入力とである。１ビット
比較器の比較出力が次続のビット比較器へ入力され、且
つ一方のビットの大きさが第二ビットの大きさと等しい
か、それより小さいか、又はそれより大きいか否かを反
映する。比較中の２つのビットが等しい場合には、その
比較入力は比較出力としてビット比較器を介して通過さ
れる。然しながら、これら２つのビットの大きさが等し
くない場合には、比較中の２つのビットのうちの第一ビ
ットに等しい入力が比較出力として通過される。この比
較プロセスは、最小桁ビット（ＬＳＢ）比較器から開始
し、最大桁ビット（ＭＳＢ）比較器がその比較演算を終
了するまで継続して行なわれる。最も高い次数のビット
の差を有するビット比較器が最終比較出力の状態を決定
する。

【０００６】直列大きさ比較器及び減算器に関連するゲ
ート遅延は、所定の時刻にＦＩＦＯフラッグ信号を発生
することに関し悪影響を及ぼす場合がある。比較器及び
減算器に依存する従来のＦＩＦＯフラッグ論理は迅速に
発生されねばならない。大きさ比較器が低速であると、
それは、どれほど迅速にフラッグ論理を発生することが
可能であるかということに悪影響を及ぼし且つ全体的な
ＦＩＦＯ性能が劣化する。ＦＩＦＯフラッグ論理を発生
する速度を向上させる基本的な方法は、直列大きさ比較
器と関連する伝播遅延及びゲート遅延を最小とすること
である。現在の大きさ比較器構成を使用してこのことを
達成することが望ましい。ＦＩＦＯフラッグ論理が発生
される速度は、更に、減算器回路に対する必要性を完全
に取除くことにより更に向上させることが可能である。

【０００７】

【課題を解決するための手段】ＦＩＦＯメモリに使用す
るのに適した差分フラッグ論理が、減算器回路を使用す
ることなしに、迅速にＦＩＦＯフラッグステータスを発
生すべく修正されている。第一ビットが第二ビットより
小さいか、それと等しいか、又はそれより大きいか否か
を決定する大きさ比較器のビット比較器が複数個のグル
ープに分割されており、それらのグループは互いに並列
的に比較出力信号を発生し、その際に全体的な大きさ比
較器の遅延を減少させ且つより高速の動作を与えてい
る。これらの比較出力信号は、どの比較出力信号が最終
的な比較出力信号として通過することを許容するかを決
定する制御要素の入力となる。減算器機能は、所望のＦ
ＩＦＯフラッグ値に等しい値だけ読取カウントを書込カ
ウントからオフセットさせることにより置換されてい
る。更に、これらの数の例えば最大桁ビット（ＭＳＢ）
等の選択したビットの制御が設けられており且つ必要に
応じてラップアラウンド条件を回避するために使用する
ことが可能である。

【０００８】

【実施例】ＦＩＦＯは、先入先出メモリであって、典型
的に、例えばコンピュータとプリンタとの間における如
く異なった速度でデータを送信及び受信する装置間にお
ける適用場面において使用される。ＦＩＦＯからデータ
を読出す速度と異なった速度でＦＩＦＯ内にデータを書
込むことにより、ある時刻においてＦＩＦＯ内に実際に
存在するデータがどれほどのものであるかを知ることが
必要となる。ＦＩＦＯメモリは、ＦＩＦＯフラッグを使
用することによりそのデータステータスを出力する。Ｆ
ＩＦＯフラッグを発生するために、ＦＩＦＯメモリ回路
内において、減算器と関連して比較器が使用されること
が多い。減算器は、通常、比較器よりも速度が遅く、従
って、減算器を使用することのないＦＩＦＯフラッグ回
路を使用することが望ましい。又、減算器回路を取除く
ことにより、必要とされるレイアウト面積が減少され且
つ関連する回路も減少する。

【０００９】ＦＩＦＯフラッグ出力は、ＦＩＦＯのデー
タステータスを表わし、従って、例えば、ＦＩＦＯが満
杯であるか、半分満杯であるか、空であるかを表わすこ
とが可能である。ＦＩＦＯデータステータスを決定する
ために、どれほど多くのビットがＦＩＦＯ内へ書込まれ
且つどれほど多くのビットがＦＩＦＯから読取られたか
をトラッキング即ち追従することが必要である。又、例
えば書込カウントと読取カウント等の２つの数字の大き
さの間の関係を知ることが必要であり、且つ一方の数値
の大きさが他方の数値の大きさと等しいか、それより小
さいか、又はそれより大きいか否かを知ることが必要で
ある。これらの２つの数値の大きさの比較は、ＦＩＦＯ
内部の大きさ比較器回路によって行なわれる。

【００１０】図１を参照すると、従来技術に基づくＦＩ
ＦＯフラッグ発生回路のブロック図が示されている。Ｆ
ＩＦＯフラッグはカウンタブロック１０と、減算器ブロ
ック１２と、比較器ブロック１４と、デグリッジブロッ
ク１６とを有している。書込クロック１８、読取クロッ
ク２０、書込リセットクロック２２、読取リセットクロ
ック２４は、カウンタブロック１０及びデグリッジブロ
ック１０の両方への入力信号である。カウンタブロック
１０はこれらの入力信号を受取り且つ書込カウント２６
及び読取カウント２８を発生し、それらは、減算器ブロ
ック１２へ入力され、減算器ブロック１２は差分信号３
０を出力する。差分信号３０及びプログラム値３２は比
較器ブロック１４へ入力され、比較器ブロック１４は出
力比較信号３４を発生するためにそれらを比較する。当
該技術分野において公知の如く、プログラム値３２は、
例えば空、半分満杯、又は満杯等の発生されるべきフラ
ッグ信号３６のタイプに依存して異なった値へセットさ
れる。最後に、比較信号３４及び書込クロック１８、読
取クロック２０、書込リセットクロック２２、読取リセ
ットクロック２４がデグリッジブロック３６へ入力さ
れ、デグリッジブロック３６はフラッグ出力信号３６を
発生する。

【００１１】図２を参照すると、本発明の一実施例に基
づくＦＩＦＯフラッグ発生回路のブロック図３８が示さ
れている。読取クロック信号及び書込クロック信号が夫
々読取カウンタ４０及び書込カウンタ４４への入力とし
て与えられている。比較ブロック４８は、読取カウンタ
４０及び書込カウンタ４４の出力信号を使用して出力Ｆ
ＬＡＧ（フラッグ）信号を発生する。チップリセット期
間中に、書込カウンタ４４は全てゼロにリセットされ、
且つ読取カウンタ４０はオフセットロジック４６により
決定される所要のフラッグ値へリセットされる。このオ
フセットは、通常、書込カウンタ及び読取カウンタをチ
ップリセットによって強制的に何等かの所定の値とさせ
ることにより決定される。書込カウンタからの読取カウ
ンタのオフセットは、従来技術における如く、減算器回
路を使用すること無しにＦＩＦＯフラッグ信号を発生す
ることを可能とする。ロールオーバーＭＳＢリセット
は、読取カウンタ及び書込カウンタの最大桁ビット（Ｍ
ＳＢ）に関して論理を実行することにより決定される信
号である。読取カウンタ及び書込カウンタの両方のＭＳ
Ｂが１に等しい場合には、ラップロジック４２が読取及
び書込カウンタのＭＳＢをゼロへリセットする。ロール
オーバーＭＳＢリセット信号は、ラップアラウンド問題
が発生することを防止するものであり、そのことについ
ては後に詳細に説明する。

【００１２】図３は２つの数値の大きさの間の関係を決
定するための本発明の一実施例に基づく並列大きさ比較
器を示した概略図である。並列大きさ比較器は、互いに
並列して独立的に動作する複数個のグループにセグメン
ト化した複数個のビット比較器から構成されている。必
要とされるビット比較器の数は、比較される２つの数値
におけるビット数の関数である。図３を参照すると、こ
れらのビット比較器は比較器グループ５０，６０，７
０，８０の４つのグループに分割されている。

【００１３】全てのビット比較器は４つの入力を有して
いる。比較されるべき２つのビットは排他的ＯＲゲート
へ入力され、該ゲートの出力は入力３６である。入力３
６の単なる反転したものである入力３８は、ビット比較
器内部において容易に発生させることが可能であり、そ
の場合には、それは入力信号を構成するものではない。
ビット比較器への他の２つの入力は、前のビット比較器
３０の出力と、比較される２つのビットの第一ビットで
ある入力３４である。入力３４は図１に示したプログラ
ム値３２と異なっている。図３は、２つの変化する二進
数が比較されている状態を示しており、一方、図１で
は、プログラム値３２により表わされる固定値と二進数
とが比較される状態を示している。

【００１４】以下に示した真理値表は図３に適用可能な
ものである。入力ビット３６が論理高である場合には、
比較される２つのビットは互いに異なっており、且つ入
力３４は比較出力３２として出力される。然しながら、
入力ビット３６が論理低である場合には、比較される２
つのビットは互いに同一の大きさを有しており、且つ比
較入力３０は単に比較出力３２として出力される。一例
として、比較器グループ５０の４つのビット比較器５
２，５４，５６，５８の各々が互いに等しいビットを比
較する場合には、最初のビット比較器５２の論理低比較
入力３０は、それが比較器グループの比較出力５９とな
るまで、次続のビット比較器５４，５６，５８を介して
通過される。その時点において、論理低比較出力信号５
９は制御要素９０への入力となる。この例における如
く、常に、比較器グループ５０の比較出力５９は最も高
い次数のビット差を有するビット比較器の比較出力３２
と等しい。

【００１５】表１入力３６入力３８出力３２１０入力３４０１入力３０１６ビットの例においては、比較器グループ５０が２つ
の数値の４個の最小桁ビット（ＬＳＢ）の大きさを比較
する。比較器グループ６０及び７０はビット５−８及び
９−１２の大きさを夫々比較し、一方比較器グループ８
０は最大桁ビット（ＭＳＢ）１３−１６の大きさを比較
する。これらのビットの比較は比較器グループ内におい
て直列的に発生し、比較器グループ５０，６０，７０，
８０は互いに並列した態様で動作する。従って、従来技
術における直列大きさ比較器において４つのビットを比
較するために必要とされる時間と同じ時間において１６
個のビットの全ての比較が行なわれる。明らかに、この
ことは、並列大きさ比較器を使用するシステムの場合に
性能が向上することを意味している。大きさ比較器技術
分野における当業者に明らかな如く、複数個のビット比
較器を４つのグループに分割することは単に１つの例に
過ぎず、その他の多数の態様で複数個のビット比較器を
グループ別に分割することが可能である。

【００１６】各比較器グループの比較出力信号５９，６
９，７９，８９が制御要素９０へ入力される。これらの
比較出力信号のうちの制御要素９０によって選択される
１つのみが、制御要素を介して最終的な比較出力１００
として通過される。制御要素９０は複数個の伝達ゲート
９２，９４，９６，９８を有しており、その各々は１つ
の比較器グループ５０，６０，７０，８０に夫々対応し
ている。各伝達ゲートは、入力として、対応する比較器
グループからの比較出力と、ブール方程式により決定さ
れる論理入力を有している。伝達ゲート９２は、その入
力として、比較器グループ５０の比較出力５９と、論理
入力９３とを有している。論理入力９３，９５，９７，
９９は、最も高い次数のビットの大きさの差を有する比
較器グループの比較出力のみが最終的な比較出力１００
として制御要素９０から出力されることを確保する。こ
れらのビットのいずれもが異なるものではない場合に
は、最も低い次数の比較器グループ５０の比較出力５９
が最終的な比較出力１００として制御要素９０を介して
通過される。

【００１７】論理入力９３，９５，９７，９９は次式に
よって決定される。即ち、Ｓ_N ＝Ｘ_N ＋Ｘ_N-1 ＋Ｘ_N-2
＋Ｘ_N-3 であり、尚Ｘ_N は比較されるべき２つのビット
の排他的ＯＲ処理の結果である。特に、論理入力は以下
の如くである。

【００１８】入力９９＝Ｓ₁₆＝Ｘ₁₆＋Ｘ₁₅＋Ｘ₁₄＋Ｘ₁₃ 入力９７＝Ｓ₁₂＊Ｓ₁₆＿＝（Ｘ₁₂＋Ｘ₁₁＋Ｘ₁₀＋Ｘ₉ ）
＊Ｓ₁₆＿入力９５＝Ｓ₈ ＊Ｓ₁₂＿＊Ｓ₁₆＿＝（Ｘ₈ ＋Ｘ₇ ＋Ｘ₆
＋Ｘ₅ ）＊Ｓ₁₂＿＊Ｓ₁₆＿入力９３＝Ｓ₈ ＿＊Ｓ₁₂＿＊Ｓ₁₆＿論理入力９３，９５，９７又は９９のうちの１つが高状
態である場合には、それの対応する伝達ゲートはターン
オンし且つ対応する比較器グループ比較出力５９，６
９，７９又は８９を伝達ゲートを介して通過することを
許容する。然しながら、論理入力が低状態である場合に
は、それの対応する伝達ゲートはターンオフし、且つ対
応する比較出力信号が伝達ゲートを介して通過すること
を許容することはない。これらの方程式は、最も高い次
数のビット差を有する比較器グループの比較出力が最終
的な比較出力１００として通過されることを保証する。
例えば、２つの二進数値がビット１４に対して又ビット
２に対して異なった大きさを有する場合には、論理入力
は、比較器グループ８０の比較出力８９が最終的比較出
力１００として通過され出力されることを確保する。何
故ならば、ビット１４はビット２よりも桁位置が高く有
意性が高いからである。論理入力９３，９５，９７，９
９の決定は、比較器グループ５０，６０，７０，８０が
大きさ比較演算を実施するのと同時的に行なわれる。こ
の並列動作は、適宜の比較出力５９，６９，７９，又は
８９を制御要素９２より選択することを可能とし且つ比
較器グループが比較演算を完了した直後に最終的比較出
力１００として通過させ出力することを可能としてい
る。制御要素９０は、並列大きさ比較器比較時間に何等
遅延を付加するものではない。何故ならば、制御要素９
０は、グループ比較出力５９，６９，７９，８９が制御
要素９０を介して通過される準備がなされる前又は同時
にその動作を終了するからである。

【００１９】図３に示した如く、本発明は、５つのゲー
ト遅延、即ち例えば比較器グループ５０内のビット比較
器５２，５４，５６，５８のように比較器グループ内に
おいて直列的に動作する各大きさ比較器に対して１つの
ゲート遅延と、制御要素９０に対する１つのゲート遅延
とである。本発明は、何等バッファ動作を必要とするも
のではない。何故ならば、これらのビット比較器は４つ
のグループに分割されているからである。このことは、
各ビット比較器に対して１つのゲート遅延を有しており
少なくとも１６個のゲート遅延を有する従来の直列大き
さ比較器と比べて著しい改良点である。１６ビットの例
においては、１６個の直列接続されたビット比較器を介
して伝播することから発生する信号劣化を回避するため
にバッファ動作が必要とされる。このゲート遅延は、直
列大きさ比較器においてバッファ動作が使用される場合
にはますます大きなものとなる。４つ毎のビット比較器
の後にインバータが配置される場合には、４つのエキス
トラなゲート遅延が加えられ、全体で２０個のゲート遅
延となる。

【００２０】伝達ゲートの代わりにトライステート可能
ゲートを使用した本発明の別の実施例を図４に示してあ
る。図４は、３個の入力、即ちＩＮＰＵＴ、ＬＯＧＩＣ
ＩＮＰＵＴ、ＬＯＧＩＣＩＮＰＵＴ＿を有するトラ
イステート可能ゲート１１０を示している。尚、英文字
記号の後のアンダーライン記号はその英文字記号の信号
が反転されたものであることを表わしており、英文字記
号の上にオーバーラインを付した場合と同じ意味であ
る。ＩＮＰＵＴは対応する比較器グループからの比較出
力信号であり、図３に示したグループ比較出力５９，６
９，７９，８９と類似している。ＬＯＧＩＣＩＮＰＵ
Ｔは図３の論理入力９３，９５，９７，９９に類似して
おり、ＬＯＧＩＣＩＮＰＵＴは上に示したのと同一の
Ｓ_N 方程式により決定される。ＬＯＧＩＣＩＮＰＵＴ
＿は単にＬＯＧＩＣＩＮＰＵＴを反転したものであ
る。ＯＵＴＰＵＴ信号は、ＬＯＧＩＣＩＮＰＵＴ信号
の状態により決定される。ＬＯＧＩＣＩＮＰＵＴが論
理高状態にある場合には、ＬＯＧＩＣＩＮＰＵＴ＿は
論理低状態であり、ＬＯＧＩＣＩＮＰＵＴ信号はＯＵ
ＴＰＵＴとして通過され出力される。ＬＯＧＩＣＩＮ
ＰＵＴが論理低状態である場合には、ＬＯＧＩＣＩＮ
ＰＵＴ＿は論理高であり、且つトライステート可能ゲー
ト１１０は実効的に高インピーダンス状態にあり、且つ
シャットオフして何も通過させることを可能とするもの
ではない。

【００２１】４個のトライステート可能ゲート１１０は
図３に示した４個の伝達ゲートを置換するものであり、
且つ両方とも、同一のステージにおいて多重化及びバッ
ファ動作を行なう。これら４個のパスゲートの出力は単
一の最終的な比較出力１００に対して共通接続される。
この場合には、図３に示した１６ビットの並列大きさ比
較器の場合にはバッファ動作が必要とされることはな
い。

【００２２】本発明の好適実施例においては、減算器回
路に対する必要性は、書込カウンタの値と異なった値へ
読取カウンタをセットすることにより置換されている。
オフセット値は所望のＦＩＦＯフラッグの値と等しい。
図２は、読取カウンタをそのリセット値へセットするた
めにチップリセット期間中にどのようにしてオフセット
ロジック（論理）が使用されるかを示している。又、Ｆ
ＩＦＯフラッグ論理回路において減算器が使用されない
という事実は、ＦＩＦＯフラッグの一体性乃至は信頼性
を確保するために何らかの方策が取らねばならないこと
を意味している。説明の便宜上、半分満杯フラッグを発
生する８個のデータ位置を有するＦＩＦＯについて検討
する。半分満杯フラッグの場合には、フラッグ値は８の
半分である４に等しい。チップリセット期間中に、書込
カウンタリセット値は０（００００）に等しく、一方読
取カウンタリセットはそのフラッグの値だけ書込カウン
タリセットからオフセットしている。従って、読取カウ
ンタリセットは４（０１００）に等しい。書込カウンタ
リセットと読取カウンタリセットとの間の差は４であ
り、それはＦＩＦＯフラッグの値である。図２は、チッ
プリセット期間中に、オフセットロジック４６が、読取
カウンタ４０がＦＩＦＯフラッグの値によって書込カウ
ンタ４４からオフセットされた値へリセットされること
を確保することを示している。

【００２３】図３に示される如く且つ上述した如く、書
込ビットが対応する読取ビットよりも大きい場合には、
比較出力３２は論理高状態に等しい。然しながら、書込
ビットが対応する読取ビットよりも小さい場合には、比
較出力３２は論理低状態に等しい。書込みビットが対応
する読取ビットに等しい場合には、比較入力３０は比較
出力３２として通過される。リセットされると、読取カ
ウンタ及び書込カウンタは夫々０１００及び００００に
等しくなる。３回書込を実施した後に読取カウンタはい
まだに０１００であるが、書込カウンタは現在は００１
１である。書込カウンタは読取カウンタよりも小さいの
で、比較器グループ５０の比較出力信号５９は０に等し
い。この４ビットの例においては、比較器グループ５０
の比較出力信号５９のみが使用される。然しながら、よ
り現実的な１６ビットの例においては、比較器グループ
５０，６０，７０，８０の夫々からの４つの比較出力信
号５９，６９，７９，８９が使用される。次に、もう１
つの書込が実施され、そのことはＦＩＦＯが現在半分満
杯状態であることを意味する。４番目の書込みの後に、
読取カウンタはいまだに０１００であるが、書込カウン
タは現在のところ０１００に等しい。この時点におい
て、読取カウンタ及び書込カウンタは等しいので、比較
出力信号５９はいまだに０に等しく、そのことは正確に
半分満杯状態フラッグを反映している。もう１つの書込
は、現在０１０１である書込カウンタが読取カウンタよ
りも大きいことを意味している。従って、比較出力信号
５９は値を変化させ現在は１に等しい。１の値は、半分
満杯条件を超えるものであることを正確に反映し、即ち
半分満杯＋１と等しいか又はそれより大きいものである
ことを反映している。

【００２４】ラップアラウンド条件が発生しなかったの
で、上述した例は良好に動作した。以下の例は、上述し
た例に基づいて構成されたものであり且つ半分満杯フラ
ッグに対するラップアラウンド問題を例示している。リ
セット条件でスタートして、読取カウンタ及び書込カウ
ンタは、夫々、０１００及び００００である。３回の書
込みが行なわれると、フラッグは半分満杯−１に等し
く、且つ書込カウンタは００１１へインクリメントす
る。比較出力信号５９は０に等しい。何故ならば書込カ
ウンタは読取カウンタよりも低いからである。次いで、
１０回の読取り１０回の書込みが実施され、読取カウン
タ及び書込カウンタを夫々１１１０及び１１０１へイン
クリメントさせる。同一回数の読取り及び書込みが実施
されたので、フラッグはいまだに半分満杯−１に等し
く、且ついまだに０に等しい比較出力信号５９は正確に
フラッグステータスを反映している。もう一度書込みが
行なわれると、書込みの全回数が１４となり読取りの回
数は１０となる。この時点において、読取カウントと書
込カウントとの間の差である４によって示される如く、
フラッグは半分満杯である。読取カウンタは１１１０に
留まり且つ書込カウンタ１から１１１０へインクリメン
トする。比較出力信号５９は０に等しく、正確に半分満
杯フラッグステータテスを表わしている。更に別の書込
みを行なった後に、読取カウンタ及び書込カウンタは夫
々１１１０及び１１１１となる。このことは、書込カウ
ンタが初めて読取カウンタよりも大きくなった場合であ
り、従って、比較出力信号５９は１に等しく、新たなフ
ラッグステータスが半分満杯＋１であることを表わす。
ラップアラウンド条件は次のステップにおいて発生す
る。もう１回書込みを行なうと、書込カウンタを「ラッ
プアラウンド」させ、且それ自身を００００へリセット
させ、読取カウンタはいまだに１１１０に等しいままで
ある。使用される論理に基づいて、書込カウンタが読取
カウンタよりも小さいので、比較出力信号５９はゼロと
等しい。然しながら、比較出力信号５９のゼロ値は半分
満杯＋２であるフラッグステータスを正確に反映するも
のではない。書込カウンタのラップアラウンドはエラー
条件を発生させた。

【００２５】上述したラップアラウンド条件を取扱うた
めに、読取カウンタ及び書込カウンタの最大桁ビット
（ＭＳＢ）は、両方が１と等しい場合に、０へリセット
される。図２は、読取カウンタ及び書込カウンタの両方
のＭＳＢをリセットするためのロールオーバーＭＳＢリ
セット信号を使用する状態を示している。この方法の効
果を示すために、次の例について考える。読取カウンタ
及び書込カウンタをリセットし、次いで８回書込みを行
なった後に、読取カウンタ及び書込カウンタは、夫々、
０１００及び１０００に等しい。ＦＩＦＯは満杯であ
り、且つ比較出力信号５９は１に等しく、そのことは半
分満杯＋１条件と等しいか又はそれより大きいことを表
わしている。次に４回の書込みと４回の読取りとを実施
すると、読取カウンタ及び書込カウンタは、夫々、１０
００及び１１００へインクリメントされる。ＦＩＦＯは
いまだに満杯状態にあるので比較出力信号５９は１に等
しい。これらの４回の読取り及び書込みを行なった後
に、読取カウンタ及び書込カウンタの両方のＭＳＢは１
に等しい。この時点において、両方のＭＳＢは０へリセ
ットされ、読取カウントが００００となり書込カウント
が０１００となる。比較出力信号９はいまだに１と等し
く、そのことはＦＩＦＯがいまだに満杯状態であること
と一致している。ＭＳＢを０へリセットすることは、書
込カウントがラップアラウンドする前の任意の時間にお
いて発生する場合がある。この場合には、リセット動作
は、爾後の３つの書込サイクルのうちの何れかの期間中
において行なうことが可能である。次に、満杯フラッグ
の例に対してのラップアラウンド条件について検討す
る。満杯フラッグの場合には、読取カウンタ及び書込カ
ウンタは、夫々、０１１１及び００００へセットされ
る。これらのカウンタの間の差は満杯フラッグの場合、
７に等しい。リセット状態からスタートし且つ７回書込
みを行なうと、読取カウント及び書込カウントは、夫
々、０１１１及び０１１１となる。これらのカウントは
等しいので、比較出力信号５９は０に等しい。もう一回
書込みが行なわれると、ＦＩＦＯは満杯となり書込カウ
ントは１１００へインクリメントし、且つ書込カウント
は読取カウントよりも大きく、その結果比較出力信号５
９は１と等しくなる。もう一度読取サイクルを行なう
と、ＦＩＦＯは満杯−１となり、且つ書込カウント及び
読取カウントの両方は１０００と等しくなる。ＭＳＢは
０へリセットされ、その結果得られる読取カウント及び
書込カウントは、夫々、００００及び００００である。
比較出力信号５９は０と等しく、そのことはＦＩＦＯが
満杯−１であることを正確に反映している。読取カウン
ト及び書込カウントの両方が１０００に等しい場合に読
取カウント及び書込カウントのＭＳＢを０へリセットす
ることは、爾後の７回の書込みサイクルの期間中の任意
の時間に行なうことが可能である。何故ならば、８回目
の書込みサイクルまでラップアラウンドが発生すること
はないからである。

【００２６】最後に、読取り及び書込みのリセット値が
両方とも００００に等しい場合の空フラッグの例につい
て検討する。リセットにおいて、比較出力信号５９は０
である。何故ならば、読取り最初の書込みの後に、比較
出力信号５９は１である。何故ならば、ＦＩＦＯは最早
空ではないからである。同様に、次の７回の書込みの期
間中に、比較出力信号は１に等しい。７番面の書込みの
後に、読取り及び書込カウントは、夫々、００００及び
１０００である。７回の読取りを実施することは、読取
カウントを０１１１へインクリメントさせる。読取カウ
ントはいまだに書込カウントよりも小さく、従って比較
出力信号５９はいまだに１に等しく、そのことはＦＩＦ
Ｏが空ではないことを正確に反映している。７回のその
後の書込み及び１回のその後の読取りは、読取カウント
及び書込カウントを、夫々、１０００及び１１１１へイ
ンクリメントさせる。この時点において、ＭＳＢは両方
とも１に等しいので、それらは書込カウントが次の書込
みサイクルでラップアラウンドする前に、０へリセット
されねばならない。これは、正に次の書込みの前にＭＳ
Ｂが０へリセットされねばならない場合の例である。こ
の僅かな時間は特定の適用に対しては不充分なものであ
る場合には、これらのカウンタのＭＳＢをリセットさせ
るためにより多くの時間を与えるために該カウンタへ別
のビットを付加することが可能である。上述した空フラ
ッグの例においては、４ビットカウンタの代わりに５ビ
ットカウンタを使用しており、５番目のビットは、両方
のＭＳＢが１に等しい場合にリセット可能である。この
ことは、ＭＳＢリセット機能を実施するために８個の付
加的なサイクルを提供する。

【００２７】読取り及び書込みカウントＭＳＢをリセッ
トすることは、図５及び６に示した如く、ロールオーバ
ーＭＳＢリセット信号を発生することにより行なわれ
る。図５はロールオーバーＭＳＢリセット信号を決定す
るためのロジック論理を示した概略図である。読取り及
び書込みカウントの両方のＭＳＢはＡＮＤロジックゲー
トへ入力される。両方のＭＳＢが１に等しい場合には、
ロールオーバーＭＳＢリセット信号の論理１と等しい。

【００２８】図６は、ロールオーバーＭＳＢリセット信
号を決定するための別の実施例を示した概略図である。
この実施例においては、ロールオーバーＭＳＢリセット
信号はクロック信号と同一のクロックである場合もない
場合もある。読取カウント及び書込カウントのＭＳＢで
あるＷＭＳＢ及びＲＭＳＢはそれらの夫々のＤフリップ
フロップへ入力される。クロック信号入力を受とると、
ＭＳＢは出力ＱとしてＤフリップフロップからラッチ出
力される。両方のＤフリップフロップからのＱ出力はロ
ジック内へゲート入力され、それは、ＷＭＳＢ及びＲＭ
ＳＢの両方が１に等しい場合に、有効なロールオーバー
ＭＳＢリセット信号を発生する。Ｄフリップフロップ
は、同一のロールオーバーＭＳＢリセット信号を発生す
るＤラッチにより容易に置換することが可能である。有
効な論理高ロールオーバーＭＳＢリセット信号が図５又
は図６に示した如くに発生される場合には、読取カウン
ト及び書込カウントのＭＳＢは０へリセットされる。

【００２９】上述した並列化差分フラッグロジック（論
理）は、従来のＦＩＦＯフラッグ発生回路と比較して重
要な利点を有している。所望のフラッグに等しい値だけ
書込カウンタからオフセットされている読取カウンタ
は、減算器を使用することなしにＦＩＦＯフラッグを発
生させることを可能としている。ロールオーバーＭＳＢ
リセット信号を使用することは、ラップアラウンド条件
を防止し、エラーのないフラッグステータスを与えるこ
とを可能としている。減算器を使用しないことに加え
て、本発明は使用される並列比較器グループの数に比例
して比較処理をスピードアップさせる並列化比較器を使
用している。満杯、半分満杯及び空ＦＩＦＯフラッグが
必要とされる場合には、上述した如く、３つの個別的な
並列化差分フラッグ回路を使用することが可能である。
これら３つのフラッグ回路は、独立的に且つ互いに物理
的に分離した状態でレイアウトさせることが可能であ
る。従来技術においては、全てのフラッグ回路を１つの
大きなブロック内にレイアウトすることが必要であり、
そのことは得ることの困難なチップ面積を必要としてい
た。全体的なＦＩＦＯレイアウト内において使用可能な
空間内に３つの個別的なフラッグ回路を当てはめること
の方がよほど簡単である。回路の空間を節約することに
加えて、減算器を使用することのない並列化差分フラッ
グ論理は、必要とされる部品の数が少ないという点にお
いて、従来の直列差分フラッグ論理よりも構成が簡単で
ある。

【００３０】本発明においては、大きさ比較器を使用し
ている。大きさ比較器は、より小さい、等しい、又はよ
り大きい等の条件を検知することにより、真の大きさ比
較を行なう。一方、従来のフラッグロジックにおいて使
用されるようなプレインな比較器は、２つの値の間の等
価条件のみを検知するに過ぎない。大きさ比較器を使用
することにより、フラッグ境界を横断して読取カウント
と書込カウントとが互いにスキューする場合のフラッグ
アービトレーション（仲裁）問題を排除している。

【００３１】本発明の並列化大きさ比較器についてＦＩ
ＦＯフラッグ発生回路に関連して説明した。大きさ比較
器は、例えばコンピュータの演算論理装置（ＡＬＵ）等
のその他の適用例においても使用することが可能であり
その場合には、一方の数値の大きさを他方の数値の大き
さと相対的に決定することが必要である。

【００３２】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】従来技術に基づくＦＩＦＯフラッグ発生回路
を示したブロック図。

【図２】本発明の一実施例に基づいて構成されたＦＩ
ＦＯフラッグ発生回路を示した概略ブロック図。

【図３】本発明の別の実施例に基づいて構成した並列
大きさ比較器を示した概略図。

【図４】本発明の更に別の実施例に基づいて構成した
トライステート可能ゲートを示した概略図。

【図５】ロールオーバーＭＳＢリセット信号を決定す
るための論理を示した概略図。

【図６】ロールオーバーＭＳＢリセット信号を決定す
るための別の実施形態を示した概略図。

【符号の説明】

３０ビット比較器３２比較出力３６入力３８ＦＩＦＯフラッグ発生回路４０読取カウンタ４４書込カウンタ４６オフセットロジック（論理）４８比較ブロック５０，６０，７０，８０比較器グループ

Claims

【特許請求の範囲】

【請求項１】差分フラッグ回路において、出力信号を発生する複数個の比較器グループに分割され
た複数個のビット比較器が設けられており、前記各ビッ
ト比較器は第一二進値のビットと第二二進値のビットと
の間の大きさを比較するものであり、前記比較器グループの出力へ接続した入力を具備する制
御要素が設けられており、前記制御要素はそれから出力
されるべき前記比較器グループの出力のうちの１つを選
択するものであり、前記第一二進値を前記フラッグの値だけ前記第二二進値
からオフセットした値へセットすることによりフラッグ
を発生する手段が設けられており、前記差分フラッグ回路が１つのメモリ内へ書込まれたが
それからいまだに読取られていないデータビットの不正
確な数を表わすことを防止する手段が設けられている、
ことを特徴とする差分フラッグ回路。
【請求項２】請求項１において、前記各比較器グルー
プが１つおきの比較器グループから独立していることを
特徴とする差分フラッグ回路。
【請求項３】請求項２において、前記比較器グループ
が複数個のビットを同時的に比較することを特徴とする
差分フラッグ回路。
【請求項４】請求項２において、前記比較器グループ
及び前記制御要素がそれらの夫々の機能を同時的に達成
することを特徴とする差分フラッグ回路。
【請求項５】請求項１において、前記各ビット比較器
が次続のビットの比較器へ入力される比較出力を発生す
ることを特徴とする差分フラッグ回路。
【請求項６】請求項５において、前記比較器グループ
のうちの最初のビット比較器が、その比較入力として所
定レベルへセットした信号を有することを特徴とする差
分フラッグ回路。
【請求項７】請求項５において、前記各ビット比較器
が第一値入力と、第二値入力と、第三値入力とを有する
ことを特徴とする差分フラッグ回路。
【請求項８】請求項７において、前記第一値入力が、
比較されるべき前記第一二進値のビットと前記第二二進
値のビットに関して論理を実行することにより決定され
る１ビット値であることを特徴とする差分フラッグ回
路。
【請求項９】請求項８において、前記第二値入力が比
較されるべき前記第一二進値のビットの値と等しいこと
を特徴とする差分フラッグ回路。
【請求項１０】請求項８において、比較されるべき前
記第一二進値のビットと、前記第二二進値のビットとが
夫々ＦＩＦＯ読取カウント及びＦＩＦＯ書込カウントで
あることを特徴とする差分フラッグ回路。
【請求項１１】請求項７において、前記第三値入力が
前のビット比較器により発生された比較出力信号である
ことを特徴とする差分フラッグ回路。
【請求項１２】請求項１において、前記制御要素がど
の前記比較器グループがマッチしない最高次数の対応す
るビットを有しているかを決定することを特徴とする差
分フラッグ回路。
【請求項１３】請求項１２において、前記制御要素が
複数個のゲートを有しており、各ゲートが前記比較器グ
ループの１つに対応していることを特徴とする差分フラ
ッグ回路。
【請求項１４】請求項１３において、前記制御要素が
複数個の伝達ゲートを有しており、各伝達ゲートが前記
比較器グループの１つに対応していることを特徴とする
差分フラッグ回路。
【請求項１５】請求項１３において、前記制御要素が
複数個のトライステート可能ゲートを有しており、各ト
ライステート可能ゲートが前記比較器グループの１つに
対応していることを特徴とする差分フラッグ回路。
【請求項１６】請求項１３において、前記ゲートが前
記ゲートから第一値入力を出力させることを可能とする
か否かを決定する第一及び第二値入力を前記ゲートが受
取ることを特徴とする差分フラッグ回路。
【請求項１７】請求項１６において、前記第一値入力
が対応する比較器グループから出力されることを特徴と
する差分フラッグ回路。
【請求項１８】請求項１７において、現在の比較器グ
ループ又はより高い次数の比較器グループ内において比
較されるビットがマッチするか否かによって前記第二値
入力が決定されることを特徴とする差分フラッグ回路。
【請求項１９】請求項１６において、前記ゲートが前
記ゲートの第一値入力が前記ゲートから出力されること
を不許可とすることが可能であることを特徴とする差分
フラッグ回路。
【請求項２０】請求項１６において、前記複数個のゲ
ートのうちの１つのみが前記ゲートの第一値入力を前記
ゲートから出力させることを許容することが可能である
ことを特徴とする差分フラッグ回路。
【請求項２１】請求項１３において、４つの比較器グ
ループが設けられており、各グループが４個のビット比
較器を有することを特徴とする差分フラッグ回路。
【請求項２２】請求項２１において、前記４つの比較
器グループの各々が１６ビットＦＩＦＯフラッグ発生回
路用の１つのゲートに対応していることを特徴とする差
分フラッグ回路。
【請求項２３】請求項１において、前記防止手段が前
記第一二進値及び前記第二二進の選択したビットに関し
て論理を実行することにより決定されるリセット入力に
より与えられることを特徴とする差分フラッグ回路。
【請求項２４】請求項２３において、前記選択された
ビットが前記第一二進値及び前記第二二進値の最大桁ビ
ット（ＭＳＢ）であることを特徴とする差分フラッグ回
路。
【請求項２５】請求項１において、前記選択したビッ
トが両方ともリセット入力に基づいて所定の論理レベル
に等しい場合に、前記第一二進値及び前記第二二進値の
選択したビットを所定の状態へリセットすることにより
誤ったフラッグステータスが防止され、その際にラップ
アラウンド条件を回避することを特徴とする差分フラッ
グ回路。
【請求項２６】請求項２５において、前記選択したビ
ットが前記第一二進値及び第二二進値の最大桁ビット
（ＭＳＢ）であることを特徴とする差分フラッグ回路。
【請求項２７】差分フラッグ回路を発生する方法にお
いて、制御要素へ入力される比較出力を発生する複数個の比較
器グループへビット比較器をグループ化することにより
第一値入力と第二値入力との間の大きさを比較し、前記第一値入力の大きさが前記第二値入力の大きさと等
しいか、それより小さいか、又はそれより大きいか否か
を表わす前記制御要素からの最終比較出力信号を発生
し、前器第一値入力をフラッグの値だけ前記第二値入力
からオフセットされた値へセットすることによりフラッ
グを発生し、前記差分フラッグ回路がメモリ内に書込まれているがい
まだにメモリから読取られていないデータビットの不正
確な数を表示することを防止する、上記各ステップを有
することを特徴とする方法。
【請求項２８】請求項２７において、並列的にかつ互
いに独立的に動作する前記複数個の比較器グループが、
前記制御要素へ入力される比較出力を発生することを特
徴とする方法。
【請求項２９】請求項２７において、前記制御要素が
最終比較出力信号として、前記制御要素から出力される
べき前記複数個の比較出力の１つのみを選択することを
特徴とする方法。
【請求項３０】請求項２７において、前記複数個の比
較器グループ及び前記制御要素が互いに独立的に且つ並
列して動作することを特徴とする方法。
【請求項３１】請求項２７において、前記第一値入力
と第二値入力との間の大きさの比較を使用してＦＩＦＯ
に適したフラッグ信号を発生することを特徴とする方
法。
【請求項３２】請求項２７において、前記リセット入
力が、前記第一値入力と第二値入力の選択したビットに
関して論理を実行することにより決定されることを特徴
とする方法。
【請求項３３】請求項３２において、前記選択したビ
ットが前記第一値入力及び第二値入力の最大桁ビット
（ＭＳＢ）であることを特徴とする方法。
【請求項３４】請求項２７において、リセット入力に
基づいて選択したビットが両方とも所定の論理レベルに
等しい場合に、前記第一値入力と第二値入力の前記選択
したビットを所定の状態へリセットすることにより誤っ
たフラッグステータスを防止し、その際にラップアラウ
ンド条件を回避することを特徴とする方法。
【請求項３５】請求項３４において、前記選択したビ
ットが前記第一値入力と前記第二値入力の最大桁ビット
（ＭＳＢ）であることを特徴とする方法。