JPH04137139A

JPH04137139A - 退避／復帰レジスタアドレス生成回路

Info

Publication number: JPH04137139A
Application number: JP26134490A
Authority: JP
Inventors: Hiroshi Sato; 廣佐藤
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1990-09-28
Filing date: 1990-09-28
Publication date: 1992-05-12
Anticipated expiration: 2014-07-28
Also published as: JP2926951B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は退避／復帰レジスタアドレス生成回鈴に関し、
特に複数のソフトウェアから見えるレジスタを保存する
情報処理装置における退避／復帰レジスタアドレス生成
回路に関する。

〔従来の技術〕

従来、この種のレジスタの退避／復帰の際のレジスタア
ドレス生成は、レジスタのアドレスを保有するカウンタ
と、退避／復帰の対象となるレジスタの指定をビット単
位で行うセーブ／リストアマスクデータを保有するシフ
トレジスタとを用いて行うのが一般的な方法であった。

まず、この方式を第２図を参照して説明する。

第２図において、２０１はレジスタファイル、２０２は
マルチプレクサ、２０３はアドレスカウンタ、２０４は
インクリメンタ／デクリメンタ、２０５はワークレジス
タ、２０６はシフタ、２０７はテスト条件マルチプレク
サである。

第２図において、レジスタファイル２０１は、ソフトウ
ェアに見えるｎ個のレジスタＲ１〜Ｒｎを格納している
。レジスタアドレスのマルチプレクサ２０２は、命令処
理装置内の種々のレジスタアドレスソースから一つのレ
ジスタアドレスを選択する。一つのアドレスンースにア
ドレスカウンタ２０３があり、インクリメンタ／デクリ
メンタ２０４によりアドレスカウンタの内容を増減でき
るようになっている。ワークレジスタ２０５は、セーブ
／リストアマスクデータを保持するレジスタであり、シ
フタ２０Ｂを用いてその内容を左右に１ビツトだけシフ
トする機能を有する。

次に、第２図に示すハードウェア構成によって、セーブ
／リストアマスクデータのビット内容により、レジスタ
ファイルの中のレジスタを選択しその内容を主記憶装置
に退避する場合を考える。

まず、ワークレジスタ２０５の内容がセーブ／リストア
マスクデータである場合には、アドレスカウンタ２０３
に初期値をロードする。次に、ワークレジスタ２０５の
最下位ビットが信号線２０９を介してテスト条件マルチ
プレクサ２０７に入力され、テスト条件マルチプレクサ
２０７により調べられる。テスト条件に応じて、ファー
ムウェアの制御が２方向に分けられる。すなわち、上記
ビットが「１」のときには、アドレスカウンタ２０３で
指定されたレジスタの内容が読出され、主記憶に転送さ
れる。上記ビットが「０」のときには、何も動作が実行
されない。

次に、ファームウェアの制御により、アドレスカウンタ
２０３の内容の増分と、ワークレジスタ２０５の内容の
右シフトとを行う。ワークレジスタ２０５のすべてのビ
ットを調べ終えるまで、上に述べた制御が繰返される。

〔発明が解決しようとする課題〕

上述した従来の退避／復帰レジスタアドレス生成回路は
、例え退避／復帰を行うレジスタの個数が１個であって
も、セーブ／リストアマスクデータの各ビットを調べる
という動作を行うため、セーブ／リストアマスクデータ
に含まれるビット数の回数だけファームウェアの処理ル
ープを実行しなければならない構造となっている。

このため、特にマスクデータに立っている「１」のビッ
ト数が少ないときに、性能上、高速化できないという問
題点がある。

本発明の目的は、上記の欠点を除去し、高速化できるよ
うに構成した退避／復帰レジスタアドレス生成回路を提
供することにある。

〔課題を解決するための手段〕本発明の退避／復帰レジスタアドレス生成回路は、退避
／復帰用のセーブ／リストアマスクデータとして外部か
ら与えられた、レジスタファイルの中のｎ個（ｎは正の
整数）のレジスタに対応させたｎビットのビット列を保
持するマスクレジスタと、前記マスクレジスタのビット列の各ヒラトノビット値が
「１」または「０」のいずれであるかを、前記ビット列
の一端から順次走査して調べ、ビット値が「１」のビッ
トを最初に検出したとき、「１」をレジスタ選択信号と
して出力するプライオリティ回路と、前記ビット列の中のビット値が「１」のビットとして最
初に検出されたビットに対応した、前記レジスタファイ
ルの中のレジスタを、前記プライオリティ回路からのレ
ジスタ選択信号により選択するマルチプレクサと、前記プライオリティ回路からのレジスタ選択信号により
、前記マスクレジスタのビット列の中の、前記マルチプ
レクサにより選択されたレジスタに対応するビット値が
「１」のビットのみをクリアするレジスタクリア回路と
、前記マスクレジスタのビット列の中の、ビット値が「１
」のビットがすべてクリアされ、前記ビット列の値が「
０」となったとき、アドレス生成動作を終了することを
示す終了信号を出力するゼロ検出回路とを備えている。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例のブロック図である。

第１図に示す退避／復帰レジスタアドレス生成回路は、
情報処理装置内部のソフトウェアから見えるレジスタを
保持するレジスタファイル１０１、退避／復帰用のセー
ブ／リストアマスクデータとして内部バス１０７を介し
て外部から与えられた、レジスタファイルの中のｎ個（
ｎは正の整数）のレジスタＲ８〜Ｒｎに対応させたｎビ
ットのビット列を保持するマスクレジスタ１０３、マス
クレジスタ１０３のビット列の各ビットのビット値が「
１」または「０」のいずれであるかを、ビット列の右端
から順次走査して調べ、ビット値が「１」のビットを最
初に検出したとき、「１」をレジスタ選択信号として出
力するプライオリティ回路１０４、ビット列の中のビッ
ト値が「１」のビットとして最初に検出されたビットに
対応した、レジスタファイル１０１の中のレジスタを、
プライオリティ回路１０４からのレジスタ選択信号によ
り選択するマルチプレクサ１０２、プライオリティ回路
１０４からのレジスタ選択信号により、マスクレジスタ
１０３のビット列の中の、マルチプレクサ１０２により
選択されたレジスタに対応するビット値が「１」のビッ
トのみをクリアするレジスタクリア回路１０５、マスク
レジスタのビット列の中の、ビット値が「１」のビット
がすべてクリアされ、ビット列の値が「０」となったと
き、アドレス生成動作を終了することを示す終了信号を
出力するゼロ検出回路１０６から構成されている。

次に、退避の場合動作を説明する。

まず、ファームウェアによりマスクレジスタ１０３にセ
ーブマスクデータがロードされたとき、ゼロ検出回路１
０６の出力を調べる。このとき、もしマスクレジスタ１
０３の内容がゼロであれば、マスクレジスタ１０３にロ
ードされたセーブマスクデータのすべてのビットの値が
「０」となっており、退避処理の必要なレジスタがない
ことを示しているので、直ちに処理を終了する。

マスクレジスタ１０３の内容がゼロでなければ、プライ
オリティ回路１０４は、マスクレジスタ１０３のビット
列の各ビットのビット値が「１」またはｒＯＪのいずれ
であるかを、ビット列の右端から順次走査して調べ、ビ
ット値が「１」のビットを最初に検出したとき、「１」
をレジスタ選択信号として出力する。

マルチプレクサ１０２は、プライオリティ回路１０４か
ら出力されたレジスタ選択信号を受信し、ビット列の中
のビット値が「１」のビットとして最初に検出されたビ
ットに対応した、レジスタファイルの中のレジスタを、
プライオリティ回路からのレジスタ選択信号により選択
する。選択されたレジスタの内容は、読出されバッファ
１０８及び内部バス１０７を介して主記憶に退避する。

同時に、レジスタクリア回路１０５は、上記で選択され
たレジスタに対応するマスクレジスタ１０３のビット列
の中のビットを指定して、このビットをクリアする。こ
のため、次のサイクルでは、プライオリティ回路１０４
が、マスクレジスタ１０３のビット列の各ビットをビッ
ト列の右端から順次走査して調べたとき、上記の動作で
既に選択されたレジスタに対応するビットがクリアされ
ているので、次に退避の対象となるレジスタに対応する
ビット値が「１」のビットが検出されることになる。

このようにして、マスクレジスタ１０３のビット列の中
のビット値「１」のビットがすべて各処理サイクルごと
に順次検出され、選択されたレジスタの内容が主記憶装
置に退避するが、このとき、その都度検出されたビット
はクリアされ「０」になる。そして、ゼロ検出回路１０
６によりビット列の値がゼロになることが検出されと、
アドレス生成動作を終了することを示す終了信号が出力
され、ファームウェアの処理ループの実行が終了する。

次に、復帰の場合の動作を説明する。

復帰の場合も、内部バス１０７及びバッファ１０９を介
して、主記憶装置からレジスタファイル１０１のレジス
タにデータを復帰させるために、復帰対象のレジスタを
選択するが、その動作は上記の退避の場合の動作と同様
の動作となる。

上記の説明では、プライオリティ回路１０４が、マスク
レジスタ１０３のビット列の各ビットのビット値が「１
」またはｒＯＪのいずれであるかを順次走査して調べる
とき、ビット列の右端から走査するこ七で説明したが、
ビット列の左端から走査しても、選択されるレジスタの
順序が入れ換わるだけで同じ結果が得られる。

〔発明の効果〕

以上説明したように、本発明は、情報処理装置内部のレ
ジスタの中から退避／復帰の対象となるレジスタを指定
する、セーブ／リストアマスクデータワードをマスクレ
ジスタに保持し、このセーブ／リストアマスクデータワ
ードのビット列の中のビット値が「１」であるビットを
検出し、そのビットに対応するレジスタを退避／復帰の
対象となるレジスタとして選択し、レジスタが選択され
たら、セーブ／リストアマスクデータワードのビット列
の中の対応するビットの値をクリアして「０」とし、レ
ジスタの選択とともにマスクレジスタのビット列のビッ
ト値が「１」のビットがすべてクリアされビット列の値
がゼロになるまで、順次退避／復帰の対象となるレジス
タを選択する動作を行うことにより、退避／復帰の対象
となるレジスタの内容の読出し処理サイクルだけの時間
で処理を行うことができ、退避／復帰の処理を高速化す
ることができるという効果を有する。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は従来
の退避／復帰レジスタアドレス生成回路のブロック図で
ある。１０１・・・・・・レジスタファイル、１０２・・・・
・・マルチプレクサ、１０３・・・・・・マスクレジス
タ、１０４・・・・・・プライオリティ回路、１０５・
・・・・・レジスタクリア回路、１０６・・・・・・ゼ
ロ検出回路、１０７・・・・・・内部ハス、１０８，１
０９・・・・・・バッファ、２０１・・・・・・レジス
タファイル、２０２・・・・・・マルチプレクサ、２０
３・・・・・・アドレスカウンタ、２０４・・・・・・
インクリメンタ／デクリメンタ、２０５・・・・・・ワ
ークレジスタ、２０６・・・・・・シフタ、２０７・・
・・・・テスト条件マルチプレクサ。代理人　弁理士　　内　原　　晋

Claims

【特許請求の範囲】１、退避／復帰用のセーブ／リストアマスクデータとし
て外部から与えられた、レジスタファイルの中のｎ個（
ｎは正の整数）のレジスタに対応させたｎビットのビッ
ト列を保持するマスクレジスタと、前記マスクレジスタのビット列の各ビットのビット値が
「１」または「０」のいずれであるかを、前記ビット列
の一端から順次走査して調べ、ビット値が「１」のビッ
トを最初に検出したとき、「１」をレジスタ選択信号と
して出力するプライオリテイ回路と、前記ビット列の中のビット値が「１」のビットとして最
初に検出されたビットに対応した、前記レジスタファイ
ルの中のレジスタを、前記プライオリテイ回路からのレ
ジスタ選択信号により選択するマルチプレクサと、前記プライオリテイ回路からのレジスタ選択信号により
、前記マスクレジスタのビット列の中の、前記マルチプ
レクサにより選択されたレジスタに対応するビット値が
「１」のビットのみをクリアするレジスタクリア回路と
、前記マスクレジスタのビット列の中の、ビット値が「１
」のビットがすべてクリアされ、前記ビット列の値が「
０」となったとき、アドレス生成動作を終了することを
示す終了信号を出力するゼロ検出回路とを備えたことを
特徴とする退避／復帰レジスタアドレス生成回路。２、請求項１記載の退避／復帰レジスタアドレス生成回
路において、前記プライオリテイ回路が、前記マスクレ
ジスタのビット列の各ビットのビット値が「１」または
「０」のいずれであるかを、前記ビット列の一端から順
次走査して調べるとき、前記ビット列の右端から順次走
査して調べることを特徴とする退避／復帰レジスタアド
レス生成回路。３、請求項１記載の退避／復帰レジスタアドレス生成回
路において、前記プライオリテイ回路が、前記マスクレ
ジスタのビット列の各ビットのビット値が「１」または
「０」のいずれであるかを、前記ビット列の一端から順
次走査して調べるとき、前記ビット列の左端から順次走
査して調べることを特徴とする退避／復帰レジスタアド
レス生成回路。