JP3457696B2 - 並列化借りルックアヘッド減算器 - Google Patents

並列化借りルックアヘッド減算器

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JP3457696B2
JP3457696B2 JP07268393A JP7268393A JP3457696B2 JP 3457696 B2 JP3457696 B2 JP 3457696B2 JP 07268393 A JP07268393 A JP 07268393A JP 7268393 A JP7268393 A JP 7268393A JP 3457696 B2 JP3457696 B2 JP 3457696B2
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シー． マククルーア デイビッド
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、大略、集積回路に関す
るものであって、更に詳細には、減算回路に関するもの
である。
【０００２】
【従来の技術】減算器回路は、二つの値の間の差が必要
とされるエレクトロニクス業界において多様な形態で使
用されている。例えば、減算器は、ＦＩＦＯ（先入先
出）メモリ用の高速フラッグ論理において高速比較器と
関連して使用されている。減算器回路は、又、演算論理
装置（ＡＬＵ）において使用することが可能であり、パ
ーソナルコンピュータ及びその他のコンピュータにおい
ても使用され、二つの数の間の差がある値を超える場合
にシステムに対して警告を発生するために使用すること
が可能である。
【０００３】直列借り伝播減算器が一般的な形態の減算
器回路である。それは、多数の全減算器を有しており、
その各々はデータの任意の二つの２進ビットの値の差を
決定することが可能である。借り入力及び二つの値の入
力のみで、全減算器は、それらの二つの間の値の差を決
定することが可能である。全減算器は、更に、次の全減
算器への入力として使用される借り出力を発生する。こ
の一つの全減算器の出力から次の全減算器の入力への借
り信号の伝播のために減算器は、互いに直列接続されて
いると言われる。
【０００４】多数の全減算器を介しての借り信号の直列
伝播は非常に時間のかかる場合がある。二つの１６ビッ
ト数値の間の差を決定する場合について考える。第一減
算器が、これらの二つの数値のＬＳＢ（最小桁ビット）
の間の差を決定し、減算操作から得られる借り出力を発
生する。この借り出力値は次の全減算器の借り入力とし
て使用される。この借り入力は、次の二つのビット即ち
ＬＳＢ＋１と共に次の借り出力値を発生する減算を実施
するのに必要である。この直列伝播プロセスは、最後の
二つのビット即ちＭＳＢ（最大桁ビット）の間の差が決
定されるまで継続して行なわれる。各々の場合において
二つのビットの値の減算は、前の全減算器からの借り信
号が与えられるまで発生することは不可能である。借り
伝播遅延に加えて、各相次ぐ全減算器と必要とされるバ
ッファ用回路との間のゲート遅延がある。このような直
列借り伝播減算器が非常に遅いものとなることがあるこ
とは従来公知である。
【０００５】直列借り伝播減算器の速度が遅いことは、
システム全体の性能に悪影響を及ぼす場合がある。例え
ば、ＦＩＦＯ（先入先出）メモリ適用において使用され
る減算器の速度は重要である。ＦＩＦＯフラッグは、ユ
ーザに対して、ＦＩＦＯがどの程度満杯であるかを知ら
せる。内部減算器に依存するフラッグ論理は、迅速に発
生されねばならない。減算器が低速であると、それは、
どの程度迅速にフラッグ論理を発生することが可能であ
るかということに悪影響を与える。
【０００６】典型的に、直列借り伝播減算器の差出力は
比較器への入力である。この借りは、比較器がその機能
を実施するのと同時に次の全減算器を介して伝播する。
直列借り伝播減算器よりも一層迅速にタスクを完了する
ことが可能であることが比較器にとって通常であり、こ
のことは、減算器がそのタスクを終了するのを待つアイ
ドル時間を比較器が費やすることを必要とする。この場
合に、直列借り伝播減算器遅延は、システム全体の性能
にとって障害となる。
【０００７】
【発明が解決しようとする課題】従って、システム全体
の性能を向上させることが可能であるように借り機能を
高速化させることが望ましい。減算器を高速化させ且つ
システム全体の性能を向上させるための基本的な方法
は、全減算器から次の全減算器への純粋に直列な借り伝
播により発生される伝播遅延を最小とさせることであ
る。このことを現在の全減算器構成を使用して実施する
ことが望ましい。
【０００８】
【課題を解決するための手段】本発明によれば、ＦＩＦ
Ｏメモリにおいて使用するのに適した借りルックアヘッ
ド減算器が、二つの値の間の差を一層迅速に発生すべく
変形される。借りルックアヘッド要素が並列的な態様で
減算器へ供給される借り信号を発生する。この並列伝播
は減算器間のゲート遅延を減少させ、より高速な動作を
可能とする。借りルックアヘッド要素に付加的なレベル
を付加することにより、借りルックアヘッド減算器の速
度が向上される。
【０００９】
【実施例】ＦＩＦＯは、例えば、コンピュータとプリン
タの間等の、異なった動作速度でデータを処理するマシ
ン間の適用において典型的に使用される先入先出メモリ
である。ＦＩＦＯメモリは、フラッグを使用することに
よりそのステータスを出力する。ＦＩＦＯフラッグを発
生するためにＦＩＦＯメモリ回路内においてしばしば減
算器が使用される。このフラッグ出力は、例えば、ＦＩ
ＦＯが満杯であるか半分満杯であるか、半分空である
か、全く空であるかを表わすことが可能である。ステー
タスを決定するために、ＦＩＦＯ内に何ビットが書込ま
れ且つそれから何ビットが読出されたかを記録すること
が必要である。これらの数の間の差を記録することは、
ＦＩＦＯ内部の減算器回路を使用して行なわれる。
【００１０】図１を参照すると、従来技術に基づいて構
成されたＦＩＦＯフラッグ発生回路のブロック図が示さ
れている。ＦＩＦＯフラッグはカウンタブロック１０と
減算器ブロック１２と比較器ブロック１４と、デグリッ
ジブロック１６とを有している。書込クロック１８、読
取クロック２０、書込リセットクロック２２、読取りリ
セットクロック２４は、カウンタブロック１０及びデグ
リッジブロック１６の両方への入力信号である。カウン
タブロック１０はこれらの入力信号を取り且つ書込カウ
ント２６及び読取カウント２８を発生し、それらは減算
器ブロック１２へ入力され、減算器ブロック１２は差信
号３０を出力する。差信号３０及びプログラム値３２は
比較器ブロック１４へ入力され、比較器ブロック１４
は、出力比較信号３４を発生するためにそれらを比較す
る。当該技術分野において公知の如く、プログラム値３
２が、例えば空、半分満杯又は満杯等の発生されるべき
フラッグ信号３６のタイプに依存して異なった値にセッ
トされる。最後に、比較信号３４及び書込クロック１
８、読取クロック２０、書込みリセットクロック２２、
読取りリセットクロック２４がデグリッジクロック３６
へ出力され、デグリッジブロック１６はフラッグ出力信
号３６を発生する。
【００１１】図２を参照すると、従来技術において使用
されている直列借り伝播減算器４０の概略図が示されて
いる。減算器４０は、二つの２進数値の間の差を計算す
るものである。減算器４０は、複数個の全減算器４２，
４４，４６，４８を有している。各全減算器４２，４
４，４６，４８は二つのデータ入力を有している。ＦＩ
ＦＯフラッグ回路の場合においては、これらの二つのデ
ータ入力は書込カウント入力２６及び読取りカウント入
力２８である。全減算器４２，４４，４６，４８への付
加的入力は借り入力４１であり、それは前の減算器から
発生される。読取カウント入力２８は書込カウント入力
２６から減算され、前の減算器の借り４１を考慮に入れ
たその差は差出力３０である。減算動作の結果としての
出力は借り出力４３である。全減算器４２の借り出力４
３は、次の全減算器４４への借り入力４１へ供給され
る。注意すべきことであるが、初期の全減算器４２への
借り入力４１は所定の値である。図２に示した如く、全
減算器４２の借り入力４１は低論理レベルにおける接地
へ接続されている。
【００１２】減算器４０の全減算器４２，４４，４６，
４８は借り信号４１及び４３によって互いに直列接続さ
れている。全減算器４２の借り出力４３はその借り入力
４１を介して次の全減算器４４を駆動する。初期の即ち
最初の全減算器４２は、二つの２進数値の最小桁ビット
（ＬＳＢ）の間の差を計算する。次のビット即ちＬＳＢ
＋１の差を次の全減算器４４が計算する前に、その借り
入力４１は前の全減算器４２により発生されねばならな
い。二つの１６ビット数値の間の差が発生される場合に
は、１６個の全減算器の各々に対して借り入力が発生さ
れることが必要であり、それらに付随して伝播遅延が発
生する。当該技術分野において公知の如く、このことは
きわめて時間のかかる場合がある。この１６ビットの例
は、直列借り伝播減算器を実現する多数の可能な方法の
うちの一つであるに過ぎない。
【００１３】図３を参照すると、本発明の一実施例に基
づいて構成された借りルックアヘッド減算器が概略ブロ
ック図で示されている。借りルックアヘッド減算器は、
減算器セクション５０とルックアヘッド論理セクション
６０とを有している。図示した如く、減算器セクション
５０は、図２に示した全減算器４２，４４，４６，４８
と類似した複数個の全減算器から構成されている。ルッ
クアヘッド論理セクション６０は、複数個のルックアヘ
ッドブロック６２，６４，６６，６８を有している。各
ルックアヘッドブロック６２，６４，６６，６８は、減
算を実施することが可能であるように対応する全減算器
に必要とされる借り入力を発生する。１６ビットの例に
おいては、減算器セクション５０は１６個の全減算器を
有しており且つ論理セクションは４個のルックアヘッド
ブロック６２，６４，６６，６８を有している。各ルッ
クアヘッドブロック６２，６４，６６，６８は書込カウ
ント７０入力と、読取カウント７２入力と、借り７４入
力とを有している。これらの信号はブール代数方程式に
より定義される論理へ入力され、該論理は、４個の対応
する全減算器へ供給される４個の借り出力信号６３を発
生すると共に、次の借り論理セクションを駆動する最後
の借り出力７６を発生する。これら４個の借り出力信号
６３はルックアヘッドブロック６２，６４，６６，６８
内において発生されるので、各全減算器が図２に示した
借り出力４３と類似した各借り出力信号６３を個別的に
発生することはもはや必要ではない。このような借り信
号の並列伝播は直列伝播よりも一層効率的であり且つ高
速である。
【００１４】図４を参照すると、本発明の一実施例に基
づいて構成された借りルックアヘッド減算器の一部を示
した概略図が示されている。図示した部分は、第一ルッ
クアヘッドブロック６２と、減算器セクション５０の対
応する最初の４個の全減算器５２，５４，５６，５８で
ある。減算器セクション５０は４個の全減算器５２，５
４，５６，５８を有してる。各全減算器５２，５４，５
６，５８は、その入力として、書込カウント入力７０、
読取カウント入力７２、借り入力７４とを有している。
これら３つの入力信号は差出力７８を発生するために全
減算器５２，５４，５６，５８により使用される。
【００１５】図４において、ルックアヘッドブロック６
２は、その入力として、借り入力７４、書込カウント７
０の４個の連続するビット、読取カウント７２の４個の
連続するビットとを有している。これらの入力から、ル
ックアヘッドブロック６２は借り出力８０，８２，８４
を発生し、それらの出力は全減算器５４，５６，５８へ
夫々入力される。借り出力７６は次の論理セクション６
４に対して発生される。初期の即ち最初の全減算器５２
は書込カウント７０、読取カウント７２、初期の即ち最
初の借り入力７４により駆動される。ルックアヘッドブ
ロック６２内部の回路は次の如くに一般化した形態で示
されるブール代数方程式により決定される。 Ｂi+1＝Ｇi＋Ｐi * Ｂi 尚、 Ｂ0＝最初の借り入力 Ｂi＝借り入力 Ｂi+1＝借り出力 Ｇi＝Ｒi * Ｗi（発生を表わす）
【数１】 この基礎方程式により、４個の借り出力８０，８２，８
４，７６は夫々次式で表われる形態を有している。
【００１６】Ｂ1 ＝Ｇ0 ＋Ｐ0 * Ｂ0 Ｂ2 ＝Ｇ1 ＋Ｐ1 * Ｂ1 Ｂ3 ＝Ｇ2 ＋Ｐ2 * Ｂ2 Ｂ4 ＝Ｇ3 ＋Ｐ3 * Ｂ3 図４において、最初の借り入力７４は最初の全減算器５
２及び最初のルックアヘッドブロック６２の両方へ入力
され、且つ低状態の接地である所定レベルへセットされ
る。別の重要な特徴は、最後の借り７６はルックアヘッ
ドブロック６２において発生され且つ次のルックアヘッ
ドブロックへの借り入力として作用するということであ
る。これらの方程式は、当該技術分野において公知のキ
ャリールックアヘッド加算器に対する方程式と類似して
いる。然しながら、伝播Ｐ及び発生Ｇは上に示した如く
その定義は異なっている。
【００１７】当業者にとって明らかな如く、上述した回
路の種々の変形例を実現することが可能である。例え
ば、図５は本発明の別の実施例に基づく２レベル借りル
ックアヘッド減算器のブロック図を示している。この２
レベル借りルックアヘッド減算器は図４の借りルックア
ヘッド減算器に類似した二つのセクションを有してお
り、即ち、減算器セクション５０と論理セクション９０
とを有している。しかしながら、借りルックアヘッド減
算器と２レベル借りルックアヘッド減算器との間の差
は、図５の論理セクション９０が図４の論理セクション
６０と異なった構成を有するという点である。
【００１８】図５において、２レベル論理セクション９
０は複数個のルックアヘッドブロック１００，１０２，
１０４，１０６と第二レベル借り論理セクション１１０
とを有している。ルックアヘッドブロック１００，１０
２，１０４，１０６は図３のルックアヘッドブロック６
２，６４，６６，６８と類似しており、従ってそれらは
全減算器に対して３個の借り出力信号１０１を供給す
る。図４における如く、これらの３個の借り出力信号１
０１は上述したものと類似した論理ゲートにより発生さ
れる。
【００１９】第一レベルルックアヘッドブロック１０
０，１０２，１０４，１０６は、各々、４個の連続した
書込カウント７０入力及び４個の連続した読取カウント
７２入力が与えられ、それらの入力は１個のグループ発
生１０７出力及び１個のグループ伝播１０８出力を発生
するために使用される。２レベル借り論理セクション１
１０は、全部で４個のグループ発生１０７出力及び４個
のグループ伝播１０８出力が与えられる場合に、借り出
力信号１１２，１１４，１１６を発生する。これらの借
り出力信号１１２，１１４，１１６は減算器セクション
５０及びルックアヘッドブロック１０２，１０４，１０
６により使用されて、減算器セクションの全減算器によ
り使用される３個の借り出力１０１を発生する。注意す
べきことであるが、図３における如く、最初の借り入力
７４は、第一全減算器５２及び最初のルックアヘッドブ
ロック１００の両方を駆動する。図５の２レベル借りル
ックアヘッド減算器の利点は、借り信号を発生し次いで
伝播させるプロセスは、借りルックアヘッド減算器に対
する図４に示したプロセスよりも一層並列的であり且つ
直列性が少ない。その結果、ゲート遅延は最小とされて
おり且つ全体的な処理速度が増加されている。
【００２０】２レベル借りルックアヘッド減算器用の論
理回路を定義するブール代数方程式は、図４の借りルッ
クアヘッド減算器に対するものと類似しておりそれは以
下に示す如きものである。第二レベルはグループ伝播及
びグループ発生に基づいて構成されている。
【００２１】Ｂ4 ＝Ｇ3 ＋Ｐ3 * Ｇ2 ＋Ｐ3 * Ｐ2 * Ｇ
1 ＋Ｐ3 * Ｐ2 * Ｐ1 * Ｇ0 ＋Ｐ3 * Ｐ2 * Ｐ1 * Ｐ0
* Ｂ0 尚、 最初の４つの項はグループ発生であり、最後の項は
グループ伝播Ｂ0 （を除く）である。
【００２２】同一の一般式Ｂi+1 ＝Ｇi ＋Ｐi * Ｂi を
使用すると、次式が得られる。
【００２３】 Ｂ4 ＝Ｂ1G＝Ｇ0G＋Ｐ0G * Ｂ0G＝Ｇ0G＋Ｐ0G * Ｂ0 Ｂ8 ＝Ｂ2G＝Ｇ1G＋Ｐ1G * Ｂ1G＝Ｇ1G＋Ｐ1G * Ｇ0G＋Ｐ
1G * Ｐ0G * Ｂ0 Ｂ12＝Ｂ3G＝Ｇ2G＋Ｐ2G * Ｂ2G＝Ｇ2G＋Ｐ2G * Ｇ1G＋Ｐ
2G * Ｐ1G * Ｇ0G＋Ｐ2G * Ｐ1G * Ｐ0G * Ｂ0 上述した借りルックアヘッド減算器は、従来の直列借り
伝播減算器よりも処理速度が速い。この速度は、各全減
算器を介しての借り信号の直列伝播に関連する伝播遅延
を最小とすることにより達成されている。２レベル借り
ルックアヘッド減算器は、借りルックアヘッド減算器よ
りも一層高速の性能を提供している。何故ならば、その
伝播遅延は更に小さいからである。また、図５の２レベ
ル借りルックアヘッド減算器において、借り信号は第一
レベル論理セクションを介して直列的に伝播するのでは
なく、速度を改善するために第二レベル論理セクション
において発生される。減算器の伝播遅延を更に減少させ
るために更に多くの論理レベルを付加させることが可能
であり、従って１６ビットを超える適用の場合に更に高
速の性能を得ることが可能である。この速度の増加を得
るために回路の複雑性が増加しているが、多くの高性能
適用例においては多少回路の複雑さが増加するとしても
速度を向上させる意味がある。
【００２４】以上、並列化借りルックアヘッド減算器に
ついてＦＩＦＯフラッグ発生回路に関して説明をした。
本減算器は、その他の多数の適用例において使用するこ
とが可能なものであり、例えば二つの数値の間の差を発
生し且つ使用することが必要であるコンピュータの演算
論理装置（ＡＬＵ）等における適用がある。
【００２５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図面の簡単な説明】
【図１】 従来技術に基づくＦＩＦＯフラッグ発生回路
を示した概略ブロック図。
【図２】 従来技術において使用される直列借り伝播減
算器を示した概略図。
【図３】 本発明の一実施例に基づいて構成された借り
ルックアヘッド減算器を示した概略ブロック図。
【図４】 本発明の一実施例に基づいて構成された借り
ルックアヘッド減算器の一部を示した概略図。
【図５】 本発明の一実施例に基づいて構成された２レ
ベル借りルックアヘッド減算器を示した概略ブロック
図。
【符号の説明】
４２，４４，４６，４８ 全減算器 ５０ 減算器セクション ６０ ルックアヘッド論理セクション ６２，６４，６６，６８ ルックアヘッドブロック ７０ 書込カウント入力 ７２ 読取カウント入力 ７４ 借り入力 ７８ 差出力
フロントページの続き (56)参考文献 特開 平１−269126（ＪＰ，Ａ) 欧州特許出願公開564137（ＥＰ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 7/50 G06F 5/00 G11C 7/00

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 借りルックアヘッド減算器において、 各々が、１ビットの借り入力信号が与えられる場合に、
    第一値入力の１ビットと第二値入力の１ビットとの間の
    差を計算する複数個の全減算器を具備する減算器要素、 前記第一値入力と、前記第二値入力と、初期借り入力信
    号とが与えられる場合に、各々が全ての借り入力信号を
    発生する借りルックアヘッド要素、 を有しており且つ前記第一値入力及び第二値入力が、夫
    々、ＦＩＦＯ読取カウント及びＦＩＦＯ書込カウントで
    あることを特徴とする減算器。
  2. 【請求項２】 請求項１において、前記全減算器がグル
    ープ化されていることを特徴とする減算器。
  3. 【請求項３】 請求項２において、前記借りルックアヘ
    ッド要素が、次の副要素への入力である借り出力を発生
    する複数個の副要素へ分割されていることを特徴とする
    減算器。
  4. 【請求項４】 請求項３において、更に、初期全減算器
    及び初期借りルックアヘッド副要素へ入力されるべき初
    期借り信号を有しており、前記初期借り信号が所定レベ
    ルへセットされることを特徴とする減算器。
  5. 【請求項５】 請求項２において、前記借りルックアヘ
    ッド要素が、第一レベル副要素からなるアレイと第二レ
    ベル副要素とを有しており、前記第一レベル副要素が対
    応する全減算器へ入力される借り出力を発生し、且つ前
    記第二レベル副要素が対応する第一レベル副要素へ入力
    される借り出力を発生することを特徴とする減算器。
  6. 【請求項６】 請求項５において、一番目の第二レベル
    副要素と二番目の第二レベル副要素とが設けられてお
    り、その各々は、対応する第一レベル副要素を有してお
    り、一番目の第二レベル副要素が二番目の第二レベル副
    要素へ入力される借り出力を発生することを特徴とする
    減算器。
  7. 【請求項７】 請求項５において、更に、初期全減算
    器、初期第一レベル副要素、且つ初期第二レベル副要素
    へ入力されるべき初期借り信号を有しており、前記初期
    借り信号が所定レベルへセットされることを特徴とする
    減算器。
  8. 【請求項８】 第一値入力と第二値入力との間の差を発
    生する方法において、 第一値入力と第二値入力と借り入力信号とが与えられる
    場合に前記第一値入力と第二値入力との間の差を発生
    し、尚前記第一値入力と第二値入力との間の差はその差
    を表わす信号を発生するのに有用であり、 第一値入力と第二値入力と借り入力信号とが与えられる
    場合に借り出力信号を発生し、前記第一値入力及び第二
    値入力は、夫々、読取信号及び書込信号である、 上記各ステップを有することを特徴とする方法。
  9. 【請求項９】 請求項８において、前記第一値入力と第
    二値入力との間の差はＦＩＦＯ用に適したフラッグ信号
    を発生するのに有用であることを特徴とする方法。
  10. 【請求項１０】 借りルックアヘッド装置において、 複数個の借りルックアヘッド回路からなるアレイが設け
    られており、各ルックアヘッド回路は一つのグループの
    全減算器に対応しており、 前記各借りルックアヘッド回路は、第一値入力及び第二
    値入力を使用して、爾後の借りルックアヘッド回路及び
    対応する全減算器により必要とされる借り信号を発生す
    るものであり、前記借り信号がブール代数公式を使用して発生されるも
    のであり、前記第一及び第二入力値が夫々読取信号及び
    書込信号である、 ことを特徴とする装置。
  11. 【請求項１１】 請求項１０において、更に、初期借り
    ルックアヘッド回路及び初期減算器装置へ入力されるべ
    き初期借り信号を有しており、前記初期借り信号が所定
    のレベルへセットされることを特徴とする装置。
  12. 【請求項１２】 請求項１０において、前記借りルック
    アヘッド回路が４個の前記減算器に対応していることを
    特徴とする装置。
  13. 【請求項１３】 請求項１２において、１６ビットＦＩ
    ＦＯフラッグ発生回路用に４個の借りルックアヘッドと
    １６個の前記減算器装置とが設けられていることを特徴
    とする装置。
  14. 【請求項１４】 請求項１３において、各借りルックア
    ヘッド回路が対応する減算器装置に対し４個の借り信号
    を発生することを特徴とする装置。
  15. 【請求項１５】 請求項１０において、前記借りルック
    アヘッド回路からなるアレイが、第一レベル副要素から
    なるアレイと第二レベル副要素とに分割されていること
    を特徴とする装置。
  16. 【請求項１６】 請求項１５において、前記第一レベル
    副要素は対応する全減算器へ入力される借り出力を発生
    し、且つ前記第二レベル副要素は対応する第一レベル副
    要素へ入力される借り出力を発生することを特徴とする
    装置。
  17. 【請求項１７】 請求項１６において、更に、初期全減
    算器、初期第一レベル副要素及び初期第二レベル副要素
    へ入力されるべき初期借り信号を有することを特徴とす
    る装置。
  18. 【請求項１８】 請求項１７において、前記初期借り信
    号が所定レベルへセットされていることを特徴とする装
    置。
  19. 【請求項１９】 請求項１０において、前記ブール代数
    公式が前記借り信号を発生する特定の論理回路を画定す
    るために使用されていることを特徴とする装置。
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