JPH0434177B2 - - Google Patents
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- JPH0434177B2 JPH0434177B2 JP1059872A JP5987289A JPH0434177B2 JP H0434177 B2 JPH0434177 B2 JP H0434177B2 JP 1059872 A JP1059872 A JP 1059872A JP 5987289 A JP5987289 A JP 5987289A JP H0434177 B2 JPH0434177 B2 JP H0434177B2
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- JP
- Japan
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- mask
- bit
- gate
- circuit
- input
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- 230000001902 propagating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 235000019988 mead Nutrition 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/764—Masking
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
- G06F9/30038—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations using a mask
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は一般に電子論理回路に関し、具体的に
はマスク・ゼネレータに関する。
はマスク・ゼネレータに関する。
Ｂ 従来技術
マスク・ゼネレータはデイジタル計算機のプロ
セツサ中で命令もしくはデータ・ワードを処理す
る際に特に有用な、一般に知られている回路であ
る。米国特許第4180861号に開示されているよう
に、プロセツサは所与のデータ・ワードの特定の
フイールドだけを処理しなければならない。この
選択動作を行う１つの効率的な方法は、処理すべ
きビツトに当るところでは一般に１で表わされる
１つの論理レベルを有し、禁止すべきビツトに当
るところでは一般に０で表わされる他の論理レベ
ルを有するマスクを発生することである。ワード
とマスクの各ビツトはANDゲートのアレイを通
過して、マスクの１に対応する位置にあるワード
のビツト群だけが非０の値を有することができ
る。一般に単一の連続したフイールドだけがこの
ようにして選択されるが、フイールドは異なる位
置で開始して終ることができる。
セツサ中で命令もしくはデータ・ワードを処理す
る際に特に有用な、一般に知られている回路であ
る。米国特許第4180861号に開示されているよう
に、プロセツサは所与のデータ・ワードの特定の
フイールドだけを処理しなければならない。この
選択動作を行う１つの効率的な方法は、処理すべ
きビツトに当るところでは一般に１で表わされる
１つの論理レベルを有し、禁止すべきビツトに当
るところでは一般に０で表わされる他の論理レベ
ルを有するマスクを発生することである。ワード
とマスクの各ビツトはANDゲートのアレイを通
過して、マスクの１に対応する位置にあるワード
のビツト群だけが非０の値を有することができ
る。一般に単一の連続したフイールドだけがこの
ようにして選択されるが、フイールドは異なる位
置で開始して終ることができる。
プロセツサの実行中に、フイールドの開始アド
レス及び終りアドレスに基づいて、マスクを発生
するのが通常である。プロセツサの各クロツク・
サイクル毎に新しいマスクを発生することが必要
である。この過程は上述の米国特許及び1985年３
月刊IBMテクニカル・デイスクロージヤ・ブレ
テイン（Technical Disclosure Bulletin）第27
巻、第10A号第5696−5698頁の論文に開示されて
いる。当然のことながら、マスクは出来るだけ少
数の部品を有する回路で、出来るだけ迅速に発生
されることが望ましい。
レス及び終りアドレスに基づいて、マスクを発生
するのが通常である。プロセツサの各クロツク・
サイクル毎に新しいマスクを発生することが必要
である。この過程は上述の米国特許及び1985年３
月刊IBMテクニカル・デイスクロージヤ・ブレ
テイン（Technical Disclosure Bulletin）第27
巻、第10A号第5696−5698頁の論文に開示されて
いる。当然のことながら、マスクは出来るだけ少
数の部品を有する回路で、出来るだけ迅速に発生
されることが望ましい。
マスクを発生する１つの方法は、第２図に示し
た８ビツト・マスクのためのリツプル回路１０に
よるものである。開始アドレスＳは３ビツト
（S1、S2、S3）によつて表示され、終りアドレス
Ｅも同じく３ビツト（E1、E2、E3）によつて表
わされる。開始及び終りアドレスＳ及びＥは夫々
真数／捕数（Ｔ／Ｃ）回路１２及び１４に送ら
れ、ここで第３図に示したようにすべての入力ビ
ツトSi及びEiの真数及び捕数が第３図に示された
ように反転器１６及び１８によつて発生される。
即ち真数／捕数回路１２は開始アドレスのため６
つの１ビツト信号S1、1、S2、2、S3及び3
を発生し、他方他の真数／捕数回路１４が終りア
ドレスのための６つの同様な信号を発生する。
た８ビツト・マスクのためのリツプル回路１０に
よるものである。開始アドレスＳは３ビツト
（S1、S2、S3）によつて表示され、終りアドレス
Ｅも同じく３ビツト（E1、E2、E3）によつて表
わされる。開始及び終りアドレスＳ及びＥは夫々
真数／捕数（Ｔ／Ｃ）回路１２及び１４に送ら
れ、ここで第３図に示したようにすべての入力ビ
ツトSi及びEiの真数及び捕数が第３図に示された
ように反転器１６及び１８によつて発生される。
即ち真数／捕数回路１２は開始アドレスのため６
つの１ビツト信号S1、1、S2、2、S3及び3
を発生し、他方他の真数／捕数回路１４が終りア
ドレスのための６つの同様な信号を発生する。
６つの１ビツト信号の夫々の組が夫々デコーダ
２０及び２２に送られ、デコーダは３ビツトの開
始及び終り信号Ｓ及びＥを解読して、夫々指定フ
イールドの開始及び終りをマークするアクテイブ
な出力si及びeiを発生する。ここではアクテイブ
な出力は“１”であるという約束に従う。残りの
出力sk及びekは０である。デコーダ２０及び２
２は夫々８個の３入力NANDゲート２４を有す
る回路として、第４図に示す通りに具体化でき
る。これ等のNANDゲートへの入力は夫々開始
及び終りアドレスの３ビツトであり、各ビツトの
真数及び捕数が選択されて第２図の論理出力si、
eiを発生するようになつている。s0−s7及びe0−
e7のための数字の表示は、開始及び終りアドレス
が捕数形で表わされるという事実を反映している
ことに注意されたい。16個の１ビツト信号si及び
eiは８ビツト・リツプル回路１０に入力される。
リツプル回路１０は各々が２入力ORゲート２６
及び２入力排他的OR（XOR）ゲート２８より成
る８段を有する。第ｉ番目のORゲート２６は１
ビツト開始信号siと１だけ小さい番号の１ビツト
終り信号ei−１を受取る。各排他的ORゲート２
８はこの段のORゲートからの出力と前の段の排
他的ORゲート２８の出力を受取る。第ｉ段のた
めの排他的ORゲート２８の出力は又このマスク
の第ｉ番目のビツト0iである。最初の段のORゲ
ート２６への終り信号は接地信号、即ちインアク
テイブ信号即ち０信号である。最初の段の排他的
ORゲート２８への前の段からの入力は信号PC
（極性変更）である。PC＝０の時は、発生される
マスクは０によつて囲まれた１より成る中央領域
を有し、他の約束PC＝１が選択された時は、発
生されるマスクは、１によつて囲まれた０の中央
領域を有する。
２０及び２２に送られ、デコーダは３ビツトの開
始及び終り信号Ｓ及びＥを解読して、夫々指定フ
イールドの開始及び終りをマークするアクテイブ
な出力si及びeiを発生する。ここではアクテイブ
な出力は“１”であるという約束に従う。残りの
出力sk及びekは０である。デコーダ２０及び２
２は夫々８個の３入力NANDゲート２４を有す
る回路として、第４図に示す通りに具体化でき
る。これ等のNANDゲートへの入力は夫々開始
及び終りアドレスの３ビツトであり、各ビツトの
真数及び捕数が選択されて第２図の論理出力si、
eiを発生するようになつている。s0−s7及びe0−
e7のための数字の表示は、開始及び終りアドレス
が捕数形で表わされるという事実を反映している
ことに注意されたい。16個の１ビツト信号si及び
eiは８ビツト・リツプル回路１０に入力される。
リツプル回路１０は各々が２入力ORゲート２６
及び２入力排他的OR（XOR）ゲート２８より成
る８段を有する。第ｉ番目のORゲート２６は１
ビツト開始信号siと１だけ小さい番号の１ビツト
終り信号ei−１を受取る。各排他的ORゲート２
８はこの段のORゲートからの出力と前の段の排
他的ORゲート２８の出力を受取る。第ｉ段のた
めの排他的ORゲート２８の出力は又このマスク
の第ｉ番目のビツト0iである。最初の段のORゲ
ート２６への終り信号は接地信号、即ちインアク
テイブ信号即ち０信号である。最初の段の排他的
ORゲート２８への前の段からの入力は信号PC
（極性変更）である。PC＝０の時は、発生される
マスクは０によつて囲まれた１より成る中央領域
を有し、他の約束PC＝１が選択された時は、発
生されるマスクは、１によつて囲まれた０の中央
領域を有する。
第２図のマスク・ゼネレータの動作の例を次に
示す。Ｓ＝２及びＥ＝５（真数表示で）と仮定す
る。従つて開始アドレス・デコーダ２０の出力は
次のテーブルに示すようにs2＝１を除きすべて０
である。同じく、終りアドレス・デコーダ２２の
唯一の非０出力はe5＝１である。従つて、第０及
び第１段として表わされる最初の２段のORゲー
ト２６への入力はすべて０であり、これ等の段の
排他的ORゲート２８への入力も０である。従つ
てマスクの最初の２ビツトはO0＝O1＝０である。
しかしながら、第２段ではORゲート２６は非０
入力s2＝１を有する。従つてその出力は１であ
り、この段の排他的ORゲート２８はその対応す
るORゲート２６から１を受取り、前の段から０
を受取る。従つて、この段はO2＝１を発生する。
第３、第４及び代５段ではORゲート２６の１ビ
ツト開始及び終り信号si及びeiはすべて０であ
り、従つて排他的ORゲート２８はこのORゲー
トから０を受取る。しかしながら第３、第４及び
第５段の各々の排他的ORゲート２８は前の排他
的ORゲートから１を受取り、これによつて１を
出力する。即ちO3＝O4＝O5＝１である。即ち、
第２段の条件がこれ等の後の段にリツプル（波
及）される。しかしながら、第６段ではORゲー
ト２６は信号e5＝１を受取り、そのORゲート２
６はその排他的ORゲート２８に１を出力し、又
この排他的ORゲート２８は前の段から１を受取
る。従つてこの排他的ORゲート２８はO6＝０を
出力し従つて１のリツプルを停止する。最後の段
はすべて０の入力を受取り、従つてO7＝０を出
力する。このようにして次のテーブルに示すマス
クが発生する。
示す。Ｓ＝２及びＥ＝５（真数表示で）と仮定す
る。従つて開始アドレス・デコーダ２０の出力は
次のテーブルに示すようにs2＝１を除きすべて０
である。同じく、終りアドレス・デコーダ２２の
唯一の非０出力はe5＝１である。従つて、第０及
び第１段として表わされる最初の２段のORゲー
ト２６への入力はすべて０であり、これ等の段の
排他的ORゲート２８への入力も０である。従つ
てマスクの最初の２ビツトはO0＝O1＝０である。
しかしながら、第２段ではORゲート２６は非０
入力s2＝１を有する。従つてその出力は１であ
り、この段の排他的ORゲート２８はその対応す
るORゲート２６から１を受取り、前の段から０
を受取る。従つて、この段はO2＝１を発生する。
第３、第４及び代５段ではORゲート２６の１ビ
ツト開始及び終り信号si及びeiはすべて０であ
り、従つて排他的ORゲート２８はこのORゲー
トから０を受取る。しかしながら第３、第４及び
第５段の各々の排他的ORゲート２８は前の排他
的ORゲートから１を受取り、これによつて１を
出力する。即ちO3＝O4＝O5＝１である。即ち、
第２段の条件がこれ等の後の段にリツプル（波
及）される。しかしながら、第６段ではORゲー
ト２６は信号e5＝１を受取り、そのORゲート２
６はその排他的ORゲート２８に１を出力し、又
この排他的ORゲート２８は前の段から１を受取
る。従つてこの排他的ORゲート２８はO6＝０を
出力し従つて１のリツプルを停止する。最後の段
はすべて０の入力を受取り、従つてO7＝０を出
力する。このようにして次のテーブルに示すマス
クが発生する。
テーブル
ｉ＝01234567
Ｓ＝２ si＝00100000
Ｅ＝５ ei＝00000100
マスク 00111100
上述のリツプル回路は８ビツト・マスクの場合
容易である。しかしながら、これを16及び32ビツ
ト・マスクに拡張する時には困難に遇う。重要な
こととして、各ビツトもしくは段は信号が相継ぐ
排他的ORゲート２８を通して左方から伝搬する
時は１遅延期間を要する。３２の遅延期間はあま
りにも長すぎる。このために、ルツク・アヘツド
（先回り）桁上げを組込んだマスク・ゼネレータ
が開示されている。
容易である。しかしながら、これを16及び32ビツ
ト・マスクに拡張する時には困難に遇う。重要な
こととして、各ビツトもしくは段は信号が相継ぐ
排他的ORゲート２８を通して左方から伝搬する
時は１遅延期間を要する。３２の遅延期間はあま
りにも長すぎる。このために、ルツク・アヘツド
（先回り）桁上げを組込んだマスク・ゼネレータ
が開示されている。
このマスク・ゼネレータは1983年６月刊IBM
テクニカル・デイスクロージヤ・ブレテイン
（Technical Disclosure Bulletin）第26巻、第１
号、第197及び第198頁の論文に開示されている。
この32ビツト・マウク・ゼネレータが第５図に、
この論文とわずかに違つた形式で示されている。
真数／捕数（Ｔ／Ｃ）回路１２及び１４とデコー
ダ２０及び２２は、５ビツトの開始及び終りアド
レスＳ及びＥに必要な拡張を除き第２図のものと
同じである。32ビツト・マスク・ゼネレータは８
つの４ビツト数にわかれている。各段は４ビツ
ト・リツプル回路３０及び４ビツト・ルツク・ア
ヘツド回路３２を有する。しかしながら、最後の
段はルツク・アヘツド回路を必要としない。リツ
プル回路３０とルツク・アヘツド回路３２は図示
のように接続されている。
テクニカル・デイスクロージヤ・ブレテイン
（Technical Disclosure Bulletin）第26巻、第１
号、第197及び第198頁の論文に開示されている。
この32ビツト・マウク・ゼネレータが第５図に、
この論文とわずかに違つた形式で示されている。
真数／捕数（Ｔ／Ｃ）回路１２及び１４とデコー
ダ２０及び２２は、５ビツトの開始及び終りアド
レスＳ及びＥに必要な拡張を除き第２図のものと
同じである。32ビツト・マスク・ゼネレータは８
つの４ビツト数にわかれている。各段は４ビツ
ト・リツプル回路３０及び４ビツト・ルツク・ア
ヘツド回路３２を有する。しかしながら、最後の
段はルツク・アヘツド回路を必要としない。リツ
プル回路３０とルツク・アヘツド回路３２は図示
のように接続されている。
各４ビツト・リツプル回路３０は第２図のリツ
プル回路と似ていて、第６図に示されている。最
初の段に必要とされる接続は左端に示されてい
る。その構造と動作については第２図を参照して
説明されたので繰返し説明しない。他の段の場
合、一番左のORゲート３０への接地接続は最低
番号の終りアドレス・ビツト信号eiによつて置換
えられ、陽性変更信号PCは前段のルツク・アヘ
ツド回路３２からの信号O′iによつて置換えられ
る。
プル回路と似ていて、第６図に示されている。最
初の段に必要とされる接続は左端に示されてい
る。その構造と動作については第２図を参照して
説明されたので繰返し説明しない。他の段の場
合、一番左のORゲート３０への接地接続は最低
番号の終りアドレス・ビツト信号eiによつて置換
えられ、陽性変更信号PCは前段のルツク・アヘ
ツド回路３２からの信号O′iによつて置換えられ
る。
各４ビツト・ルツク・アヘツド回路３２は、最
初の段の場合は第７図に示した接地接続をなし、
５入力NORゲート３４、４入力ORゲート３６、
NORゲート３４及びORゲート３６の出力を受取
る２入力NORゲート３８並びに２入力NORゲー
ト３８の出力及び極性変更信号PCを受取る２入
力排他的ORゲート４０を有する。もし極性変更
機能が必要なければ、排他的ORゲート４０は省
略でき、さらに時間が節約できる。５入力NOR
ゲート３４は開始アドレスのためのビツト信号si
を受取り、他の段の場合はNORゲート３４への
接地接続は前段のルツク・アヘツド回路３２から
の出力O″によつて置換えられる。ORゲート３６
は終りアドレスのためのビツト信号eiを受取る。
他の段の場合、ORゲート３６への接地入力は終
りアドレスの第４のビツト信号eiによつて置換え
られている。２入力NORゲート３８の出力O′3は
第６図のリツプル回路３０の出力O3と同じ値を
有する。しかしながら、ルツク・アヘツド信号
O′3が発生されるのはわずか３遅延期間後であり、
他方出力信号O3を発生されるのは５遅延期間後
である。実際には信号O″を発生する迄の遅延が
タイミング全体にとつて重要であるが、この遅延
はO3よりも３期間短い。この時間の節約は全体
でマスク・ゼネレータ中の段数を掛けたものに略
等しくなる。
初の段の場合は第７図に示した接地接続をなし、
５入力NORゲート３４、４入力ORゲート３６、
NORゲート３４及びORゲート３６の出力を受取
る２入力NORゲート３８並びに２入力NORゲー
ト３８の出力及び極性変更信号PCを受取る２入
力排他的ORゲート４０を有する。もし極性変更
機能が必要なければ、排他的ORゲート４０は省
略でき、さらに時間が節約できる。５入力NOR
ゲート３４は開始アドレスのためのビツト信号si
を受取り、他の段の場合はNORゲート３４への
接地接続は前段のルツク・アヘツド回路３２から
の出力O″によつて置換えられる。ORゲート３６
は終りアドレスのためのビツト信号eiを受取る。
他の段の場合、ORゲート３６への接地入力は終
りアドレスの第４のビツト信号eiによつて置換え
られている。２入力NORゲート３８の出力O′3は
第６図のリツプル回路３０の出力O3と同じ値を
有する。しかしながら、ルツク・アヘツド信号
O′3が発生されるのはわずか３遅延期間後であり、
他方出力信号O3を発生されるのは５遅延期間後
である。実際には信号O″を発生する迄の遅延が
タイミング全体にとつて重要であるが、この遅延
はO3よりも３期間短い。この時間の節約は全体
でマスク・ゼネレータ中の段数を掛けたものに略
等しくなる。
従つて第５図のマスク・ゼネレータは回路数を
多くしたという代償によつて応答がより早くなつ
ている。それにもかかわらず、32ビツト・マスク
の発生にはかなりの時間を要する。
多くしたという代償によつて応答がより早くなつ
ている。それにもかかわらず、32ビツト・マスク
の発生にはかなりの時間を要する。
Ｃ 発明が解決しようとする問題点
本発明の目的は、マスクの発生に必要な時間が
減少したマスク・ゼネレータを与えることにあ
る。
減少したマスク・ゼネレータを与えることにあ
る。
本発明に従えば、回路素子の数が減少したマス
ク・ゼネレータが与えられる。
ク・ゼネレータが与えられる。
Ｄ 問題点を解決するための手段
本発明のマスク・ゼネレータは、好ましくはル
ツク・アヘツド桁上げ（キヤリ）によつて動作す
る２つのリツプル回路を有する。１つのリツプル
回路はマスクの一端からマスク用ビツトをマスク
の中心に向けてリツプルし、他のリツプル回路は
他端から中心に向けてリツプルする。
ツク・アヘツド桁上げ（キヤリ）によつて動作す
る２つのリツプル回路を有する。１つのリツプル
回路はマスクの一端からマスク用ビツトをマスク
の中心に向けてリツプルし、他のリツプル回路は
他端から中心に向けてリツプルする。
Ｅ 実施例
本発明
は、上述のタイプのマスク・ゼネレータが両端か
らリツプルできるという事実に基づいている。ル
ツク・アヘツド桁上げを使用する場合でも、両端
から同時に遂行できるリツプル動作が存在する。
本発明の実施例を32ビツト・マスク・ゼネレータ
について第１図に示す。真数／捕数（Ｔ／Ｃ）回
路１２及び１４は第５図に示したものと同じであ
り、開始及び終りアドレスＳ及びＥのための入力
ビツト信号の真数及び捕数形を発生する。デコー
ダ４２及び４４は５ビツトの開始及び終りアドレ
スＳ及びＥを解読して、その出力の１つを選択す
る。これ等のデコーダ４２及び４４は、開始アド
レス・デコーダ４２が出力s0−s15及びs17−s31を
有すること及び終りアドレス・デコーダ４４が出
力e0−e14及びe16−e31を有することだけが必要な
点を除き第５図のものと類似している。下位のア
ドレス信号s0−s15及びe0−e14はルツク・アヘツ
ドを含むことが好ましく、これがマスクの下位の
ビツトo0−o15を出力する16ビツト右リツプル回
路４６に与えられる。上位のアドレス信号s17−
s31及びe16−e31は同じようにルツク・アヘツドを
含むことが好ましく、これがマスクの下位ビツト
o16−o31を出力する16ビツト左リツプル回路４３
に与えられる。必要に応じて、極性変更信号PC
によつてマスクの極性を制御することができる。
らリツプルできるという事実に基づいている。ル
ツク・アヘツド桁上げを使用する場合でも、両端
から同時に遂行できるリツプル動作が存在する。
本発明の実施例を32ビツト・マスク・ゼネレータ
について第１図に示す。真数／捕数（Ｔ／Ｃ）回
路１２及び１４は第５図に示したものと同じであ
り、開始及び終りアドレスＳ及びＥのための入力
ビツト信号の真数及び捕数形を発生する。デコー
ダ４２及び４４は５ビツトの開始及び終りアドレ
スＳ及びＥを解読して、その出力の１つを選択す
る。これ等のデコーダ４２及び４４は、開始アド
レス・デコーダ４２が出力s0−s15及びs17−s31を
有すること及び終りアドレス・デコーダ４４が出
力e0−e14及びe16−e31を有することだけが必要な
点を除き第５図のものと類似している。下位のア
ドレス信号s0−s15及びe0−e14はルツク・アヘツ
ドを含むことが好ましく、これがマスクの下位の
ビツトo0−o15を出力する16ビツト右リツプル回
路４６に与えられる。上位のアドレス信号s17−
s31及びe16−e31は同じようにルツク・アヘツドを
含むことが好ましく、これがマスクの下位ビツト
o16−o31を出力する16ビツト左リツプル回路４３
に与えられる。必要に応じて、極性変更信号PC
によつてマスクの極性を制御することができる。
右リツプル回路４６は第５図の回路と極めて似
ているが、長さはわずか半分である。第８図に示
すように、右リツプル回路は第６図の回路と同
じ、４個の４ビツト右リツプル回路３０及び第７
図の回路と同じ、３個の４ビツト右ルツク・アヘ
ツド回路３２より成る。右ルツク・アヘツド回路
３２の直列接続は右リツプル回路３０のそれと若
干似たリツプル効果を有することに注意された
い。左リツプル回路４８を第９図に示す。この回
路４８は４個の４ビツト左リツプル回路５０及び
３個の４ビツト左ルツク・アヘツド回路５２より
成る。完全を期するために、一番右の段の４ビツ
ト左リツプル回路５０の構造を第１０図に、４ビ
ツト左ルツク・アヘツド回路５２の構造を第１１
図に示す。左リツプル回路５０は４個の２入力
ORゲート５４及び４個の２入力排他的ORゲー
ト５６より成る。一番右のORゲート５４への接
地接続は他の段では開始アドレスのための４ビツ
ト信号siの最上位のビツトによつて置換される。
左ルツク・アヘツド回路５２は４入力ORゲート
５８、５入力NORゲート６０、２入力NORゲー
ト６２及び２入力排他的ORゲート６４を有す
る。ORゲート５８への接地入力はより左の段で
は４つの１ビツト開始アドレス信号の１つによつ
て置換される。５入力NORゲート６０への接地
入力は、より左の段では右の段から供給される信
号o″によつて置換される。
ているが、長さはわずか半分である。第８図に示
すように、右リツプル回路は第６図の回路と同
じ、４個の４ビツト右リツプル回路３０及び第７
図の回路と同じ、３個の４ビツト右ルツク・アヘ
ツド回路３２より成る。右ルツク・アヘツド回路
３２の直列接続は右リツプル回路３０のそれと若
干似たリツプル効果を有することに注意された
い。左リツプル回路４８を第９図に示す。この回
路４８は４個の４ビツト左リツプル回路５０及び
３個の４ビツト左ルツク・アヘツド回路５２より
成る。完全を期するために、一番右の段の４ビツ
ト左リツプル回路５０の構造を第１０図に、４ビ
ツト左ルツク・アヘツド回路５２の構造を第１１
図に示す。左リツプル回路５０は４個の２入力
ORゲート５４及び４個の２入力排他的ORゲー
ト５６より成る。一番右のORゲート５４への接
地接続は他の段では開始アドレスのための４ビツ
ト信号siの最上位のビツトによつて置換される。
左ルツク・アヘツド回路５２は４入力ORゲート
５８、５入力NORゲート６０、２入力NORゲー
ト６２及び２入力排他的ORゲート６４を有す
る。ORゲート５８への接地入力はより左の段で
は４つの１ビツト開始アドレス信号の１つによつ
て置換される。５入力NORゲート６０への接地
入力は、より左の段では右の段から供給される信
号o″によつて置換される。
本発明の最も顕著な効果は、信号がマスク・ゼ
ネレータの両端からその中心に向つて平行してリ
ツプルができるので、マスクを発生するための全
遅延時間が略半分に減少されることである。即ち
遅延経路にはわずか半分の段がある。この著しい
減少は回路の複雑さを著しく増すことなく達成さ
れる。実際、第８図及び第９図を第５図の従来技
術と比較すると、本発明の高速回路は１個の４ビ
ツト・ルツク・アヘツド回路の必要がなくなつて
いる。さらにデコーダ中では１個のNANDゲー
トが節約されている。他の点では本発明の著しい
改良は主に素子間の接続を配列し直すことによつ
て達成される。
ネレータの両端からその中心に向つて平行してリ
ツプルができるので、マスクを発生するための全
遅延時間が略半分に減少されることである。即ち
遅延経路にはわずか半分の段がある。この著しい
減少は回路の複雑さを著しく増すことなく達成さ
れる。実際、第８図及び第９図を第５図の従来技
術と比較すると、本発明の高速回路は１個の４ビ
ツト・ルツク・アヘツド回路の必要がなくなつて
いる。さらにデコーダ中では１個のNANDゲー
トが節約されている。他の点では本発明の著しい
改良は主に素子間の接続を配列し直すことによつ
て達成される。
マスク・ゼネレータのための、上述された種々
の回路素子は多くの技術によつて形成できる。し
かしながら、良く知られている技術書、ミード及
びコンウエイ著「VLSI入門」（Mead and
Conway：″Introduction to VLSI″）に説明され
ているCMOS技術を使用することが好ましい。
又マスク・ゼネレータはデイジタル計算機のプロ
セツサを組込んだ単一の集積回路内にあることが
好ましい。
の回路素子は多くの技術によつて形成できる。し
かしながら、良く知られている技術書、ミード及
びコンウエイ著「VLSI入門」（Mead and
Conway：″Introduction to VLSI″）に説明され
ているCMOS技術を使用することが好ましい。
又マスク・ゼネレータはデイジタル計算機のプロ
セツサを組込んだ単一の集積回路内にあることが
好ましい。
デコーダが多くの入力を受入れて、２以上の出
力を選択できる限り、本発明は２以上の中央フイ
ールドを有するマスクに一般化できる。しかしな
がら、フイールドが重疊すると、このような一般
化によつては問題は生ずる。
力を選択できる限り、本発明は２以上の中央フイ
ールドを有するマスクに一般化できる。しかしな
がら、フイールドが重疊すると、このような一般
化によつては問題は生ずる。
Ｆ 発明の効果
本発明に従えば、マスクの発生に必要な時間が
減少し、回路素子数が減少したマスク・ゼネレー
タが与えられる。
減少し、回路素子数が減少したマスク・ゼネレー
タが与えられる。
第１図は本発明のマスク・ゼネレータのブロツ
ク図である。第２図は従来のリツプル・マスク・
ゼネレータの概略図である。第３図及び第４図は
従来のマスク・ゼネレータの一部の概略図であ
る。第５図はルツク・アヘツドを有する従来のリ
ツプル・マスク・ゼネレータのブロツク図であ
る。第６図及び第７図は第５図のマスク・ゼネレ
ータの一部の概略図である。第８図及び第９図は
第１図のマスク・ゼネレータの重要な部分のブロ
ツク図である。第１０図及び第１１図は第９図の
一部の概略図である。 １０……リツプル回路、１２，１４……真数／
捕数（Ｔ／Ｃ）回路、２０，２２，４２，４４…
…デコーダ、４６……右リツプル回路、４８……
左リツプル回路。
ク図である。第２図は従来のリツプル・マスク・
ゼネレータの概略図である。第３図及び第４図は
従来のマスク・ゼネレータの一部の概略図であ
る。第５図はルツク・アヘツドを有する従来のリ
ツプル・マスク・ゼネレータのブロツク図であ
る。第６図及び第７図は第５図のマスク・ゼネレ
ータの一部の概略図である。第８図及び第９図は
第１図のマスク・ゼネレータの重要な部分のブロ
ツク図である。第１０図及び第１１図は第９図の
一部の概略図である。 １０……リツプル回路、１２，１４……真数／
捕数（Ｔ／Ｃ）回路、２０，２２，４２，４４…
…デコーダ、４６……右リツプル回路、４８……
左リツプル回路。
Claims (1)
- 【特許請求の範囲】 １ 第１の論理レベルの複数のデータ・ビツト及
び第２の論理レベルの複数のデータ・ビツトを有
するマスクを発生するマスク・ゼネレータにおい
て、 (a) データ・マスクのための開始データ・ビツト
位置を表わす第１の２進アドレス及び終りデー
タ・ビツト位置を表わす第２の２進アドレスを
解読する、デコーダと、 (b) 上記デコーダの出力に応答して、上記マスク
中の下位ビツト位置から上位ビツト位置に伝搬
する第１の桁上げビツトを発生する第１のルツ
ク・アヘツド桁上げ装置と、 (c) 上記デコーダの出力に応答して、上記マスク
中の上位ビツト位置から下位ビツト位置に伝搬
する第２の桁上げビツトを発生する第２のルツ
ク・アヘツド桁上げ装置とを有する、 マスク・ゼネレータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US168031 | 1988-03-14 | ||
| US07/168,031 US4945509A (en) | 1988-03-14 | 1988-03-14 | Dual look ahead mask generator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0212327A JPH0212327A (ja) | 1990-01-17 |
| JPH0434177B2 true JPH0434177B2 (ja) | 1992-06-05 |
Family
ID=22609801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1059872A Granted JPH0212327A (ja) | 1988-03-14 | 1989-03-14 | マスク・ゼネレータ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4945509A (ja) |
| EP (1) | EP0332845A3 (ja) |
| JP (1) | JPH0212327A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410719A (en) * | 1992-05-27 | 1995-04-25 | Hewlett-Packard Company | Field compositor for merging data and including cells each receiving three control and two data inputs and generating one control and one data output therefrom |
| US5313433A (en) * | 1992-09-11 | 1994-05-17 | Micron Technology, Inc. | Windowed flash write circuit |
| US5689693A (en) * | 1994-04-26 | 1997-11-18 | Advanced Micro Devices, Inc. | Range finding circuit for selecting a consecutive sequence of reorder buffer entries using circular carry lookahead |
| US5754812A (en) * | 1995-10-06 | 1998-05-19 | Advanced Micro Devices, Inc. | Out-of-order load/store execution control |
| US6038657A (en) * | 1995-10-06 | 2000-03-14 | Advanced Micro Devices, Inc. | Scan chains for out-of-order load/store execution control |
| US5745744A (en) * | 1995-10-12 | 1998-04-28 | International Business Machines Corporation | High speed mask generation using selection logic |
| US6829504B1 (en) | 2000-09-14 | 2004-12-07 | Cardiac Pacemakers, Inc. | System and method for preventing recurrence of atrial tachyarrhythmia |
| US6738792B1 (en) * | 2001-03-09 | 2004-05-18 | Advanced Micro Devices, Inc. | Parallel mask generator |
| US20030044522A1 (en) * | 2001-05-08 | 2003-03-06 | Yukio Isozaki | Process and apparatus for producing mixture for asphalt pavement and method for paving roads by use thereof |
| JP6773979B2 (ja) | 2017-03-13 | 2020-10-21 | 富士通株式会社 | 処理回路及び処理回路の制御方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3911405A (en) * | 1974-03-20 | 1975-10-07 | Sperry Rand Corp | General purpose edit unit |
| US4012722A (en) * | 1975-09-20 | 1977-03-15 | Burroughs Corporation | High speed modular mask generator |
| US4064421A (en) * | 1976-07-22 | 1977-12-20 | Burroughs Corporation | High speed modular arithmetic apparatus having a mask generator and a priority encoder |
| US4139899A (en) * | 1976-10-18 | 1979-02-13 | Burroughs Corporation | Shift network having a mask generator and a rotator |
| US4180861A (en) * | 1978-03-31 | 1979-12-25 | Ncr Corporation | Selectively operable mask generator |
| JPS54147747A (en) * | 1978-05-12 | 1979-11-19 | Hitachi Ltd | Data processor |
| JPS6043751A (ja) * | 1983-08-18 | 1985-03-08 | Hitachi Ltd | 情報処理装置 |
| US4785393A (en) * | 1984-07-09 | 1988-11-15 | Advanced Micro Devices, Inc. | 32-Bit extended function arithmetic-logic unit on a single chip |
| US4760517A (en) * | 1986-10-17 | 1988-07-26 | Integrated Device Technology, Inc. | Thirty-two bit, bit slice processor |
-
1988
- 1988-03-14 US US07/168,031 patent/US4945509A/en not_active Expired - Lifetime
-
1989
- 1989-02-09 EP EP19890102179 patent/EP0332845A3/en not_active Withdrawn
- 1989-03-14 JP JP1059872A patent/JPH0212327A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| US4945509A (en) | 1990-07-31 |
| EP0332845A2 (en) | 1989-09-20 |
| EP0332845A3 (en) | 1991-07-17 |
| JPH0212327A (ja) | 1990-01-17 |
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