JPH0619683A - 算術論理演算ユニット - Google Patents
算術論理演算ユニットInfo
- Publication number
- JPH0619683A JPH0619683A JP4195983A JP19598392A JPH0619683A JP H0619683 A JPH0619683 A JP H0619683A JP 4195983 A JP4195983 A JP 4195983A JP 19598392 A JP19598392 A JP 19598392A JP H0619683 A JPH0619683 A JP H0619683A
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- Japan
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- alu
- data
- bit
- signal
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Abstract
(57)【要約】
【目的】 任意のビット長のデータを演算可能に構成し
たＡＬＵ（算術論理演算ユニット）において、ビット長
の短いデータを演算する際のＡＬＵの効率を改善する。 【構成】 処理データの最大ビット長に合わせた数だけ
従属接続して用いるＡＬＵ１〜４に、任意のビットに対
して隣接する上位のビットへの桁上げ信号または桁借り
信号の伝搬を無効にするための端子Ｄ０〜Ｄ３及び回路
を設けている。この端子に入力する信号のレベルを制御
することで、ＡＬＵを任意のビット幅で分割し、分割し
たＡＬＵのそれぞれで処理を行うことが可能となる。こ
のため、例えば、ＡＬＵを２分割することにより、本来
ならば実行時間が２演算サイクル以上必要な複数組のデ
ータの演算を１演算サイクルで実行することが可能とな
る。
たＡＬＵ（算術論理演算ユニット）において、ビット長
の短いデータを演算する際のＡＬＵの効率を改善する。 【構成】 処理データの最大ビット長に合わせた数だけ
従属接続して用いるＡＬＵ１〜４に、任意のビットに対
して隣接する上位のビットへの桁上げ信号または桁借り
信号の伝搬を無効にするための端子Ｄ０〜Ｄ３及び回路
を設けている。この端子に入力する信号のレベルを制御
することで、ＡＬＵを任意のビット幅で分割し、分割し
たＡＬＵのそれぞれで処理を行うことが可能となる。こ
のため、例えば、ＡＬＵを２分割することにより、本来
ならば実行時間が２演算サイクル以上必要な複数組のデ
ータの演算を１演算サイクルで実行することが可能とな
る。
Description
【０００１】
【産業上の利用分野】本発明は画像処理のようにビット
長の異なるデータの処理が混在するような分野において
任意のビット長の２つのデータの演算を行う算術論理演
算ユニット（Arithmetic Logic Unit 、以後ＡＬＵと呼
ぶ）に関し、特にデータ長に応じて演算の実行時間の短
縮化を図ったＡＬＵに関する。
長の異なるデータの処理が混在するような分野において
任意のビット長の２つのデータの演算を行う算術論理演
算ユニット（Arithmetic Logic Unit 、以後ＡＬＵと呼
ぶ）に関し、特にデータ長に応じて演算の実行時間の短
縮化を図ったＡＬＵに関する。
【０００２】
【従来の技術】従来のこの種のＡＬＵの一例を図６に示
す。ＡＬＵユニットＡＬＵ４とＡＬＵユニットＡＬＵ５
を処理データのビット長の最大のものに合わせた数、こ
こでは４ビットであるため４つのＡＬＵユニット１０１
〜１０４を従属接続している。ＡＬＵユニットＡＬＵ４
は、図７に示すように、ＣＭＯＳトランスファーゲート
１０５〜１１４，１１６，１１７，１２２，１２３と、
ＰＭＯＳトランジスタ１１５，１１８，１１９と、ＮＭ
ＯＳトランジスタ１２０，１２１と、インバータ１２４
〜１２９とで構成される。同様にＡＬＵユニットＡＬＵ
５は、図８に示すように、ＣＭＯＳトランスファーゲー
ト１３０〜１３９，１４１，１４２，１４７，１４８
と、ＰＭＯＳトランジスタ１４０，１４３，１４４と、
ＮＭＯＳトランジスタ１４５，１４６と、インバータ１
４９〜１５５とで構成される。
す。ＡＬＵユニットＡＬＵ４とＡＬＵユニットＡＬＵ５
を処理データのビット長の最大のものに合わせた数、こ
こでは４ビットであるため４つのＡＬＵユニット１０１
〜１０４を従属接続している。ＡＬＵユニットＡＬＵ４
は、図７に示すように、ＣＭＯＳトランスファーゲート
１０５〜１１４，１１６，１１７，１２２，１２３と、
ＰＭＯＳトランジスタ１１５，１１８，１１９と、ＮＭ
ＯＳトランジスタ１２０，１２１と、インバータ１２４
〜１２９とで構成される。同様にＡＬＵユニットＡＬＵ
５は、図８に示すように、ＣＭＯＳトランスファーゲー
ト１３０〜１３９，１４１，１４２，１４７，１４８
と、ＰＭＯＳトランジスタ１４０，１４３，１４４と、
ＮＭＯＳトランジスタ１４５，１４６と、インバータ１
４９〜１５５とで構成される。
【０００３】そして、Ａ及びＢ端子に演算データＡ０〜
Ａ３，Ｂ０〜Ｂ３を、またＦ（５：０）端子には所定の
演算コードを、さらにＣｉ端子あるいはＣｉｘ端子には
隣接する下位のビットのＡＬＵユニットのＣｏあるいは
Ｃｏｘ端子を接続して下位のビットからの桁上げ信号ま
たは桁借り信号を与えるように構成している。
Ａ３，Ｂ０〜Ｂ３を、またＦ（５：０）端子には所定の
演算コードを、さらにＣｉ端子あるいはＣｉｘ端子には
隣接する下位のビットのＡＬＵユニットのＣｏあるいは
Ｃｏｘ端子を接続して下位のビットからの桁上げ信号ま
たは桁借り信号を与えるように構成している。
【０００４】
【発明が解決しようとする課題】このような従来のＡＬ
Ｕでは、ＡＬＵユニットの個数、即ちビット幅は処理さ
れるデータのうちビット長の最大のものに合わせて設定
されていて、処理データのビット長にあわせて柔軟的に
その幅を変更することは不可能であった。したがって、
画像処理のようにビット長の異なるデータの処理が混在
するような分野における演算を行うような場合には、Ａ
ＬＵのビット幅よりもビット長の短いデータを処理する
こともあるが、このようなときにはデータの上位に例え
ば“０”のような見せかけのデータを不足分だけ追加し
てデータのビット長をＡＬＵのビット幅に合わせ込んで
演算を実行していた。
Ｕでは、ＡＬＵユニットの個数、即ちビット幅は処理さ
れるデータのうちビット長の最大のものに合わせて設定
されていて、処理データのビット長にあわせて柔軟的に
その幅を変更することは不可能であった。したがって、
画像処理のようにビット長の異なるデータの処理が混在
するような分野における演算を行うような場合には、Ａ
ＬＵのビット幅よりもビット長の短いデータを処理する
こともあるが、このようなときにはデータの上位に例え
ば“０”のような見せかけのデータを不足分だけ追加し
てデータのビット長をＡＬＵのビット幅に合わせ込んで
演算を実行していた。
【０００５】したがって、１回の演算時にＡＬＵの全て
のビットを使用してしまうため、１演算サイクルで１回
の演算しか実行することができない。さらに“０”とい
う見せかけのデータの入った上位のビットの演算という
のは実行されるものの実質上無意味であり、結果的にビ
ット長の短いデータの演算のときには、１演算サイクル
でＡＬＵが効率よく使用されていないという問題が生じ
る。本発明の目的は、ビット長の短いデータを演算する
際のＡＬＵの効率を改善したＡＬＵを提供することにあ
る。
のビットを使用してしまうため、１演算サイクルで１回
の演算しか実行することができない。さらに“０”とい
う見せかけのデータの入った上位のビットの演算という
のは実行されるものの実質上無意味であり、結果的にビ
ット長の短いデータの演算のときには、１演算サイクル
でＡＬＵが効率よく使用されていないという問題が生じ
る。本発明の目的は、ビット長の短いデータを演算する
際のＡＬＵの効率を改善したＡＬＵを提供することにあ
る。
【０００６】
【課題を解決するための手段】本発明は、処理データの
最大ビット長に合わせた数だけ従属接続して用いるＡＬ
Ｕに、任意のビットに対して隣接する上位のビットへの
桁上げ信号または桁借り信号の伝搬を無効にするための
端子及び回路を設けている。
最大ビット長に合わせた数だけ従属接続して用いるＡＬ
Ｕに、任意のビットに対して隣接する上位のビットへの
桁上げ信号または桁借り信号の伝搬を無効にするための
端子及び回路を設けている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例のブロック図であり、４
ビット構成の例である。符号１〜４はそれぞれＡＬＵユ
ニットを示し、１及び３はＡＬＵユニットＡＬＵ１で構
成され、２及び４はＡＬＵユニットＡＬＵ２で構成され
る。ＡＬＵユニットＡＬＵ１は図２に示す構成とされ、
ＡＬＵユニットＡＬＵ２は図３に示す構成とされる。即
ち、ＡＬＵユニットＡＬＵ１は、ＣＭＯＳトランジスタ
ゲート５〜１４，１６，１７，２４，２５と、ＰＭＯＳ
トランジスタゲート１５，１８〜２０，１５６，１５７
と、ＮＭＯＳトランジスタゲート２１〜２３と、インバ
ータ２６〜３３と、２ＮＯＲゲート３４とでスタティッ
ク構成の回路から構成されており、１つのユニットで１
ビットの演算を行う。同様に、ＡＬＵユニットＡＬＵ２
は、ＣＭＯＳトランジスタゲート３５〜４４，４６，４
７，５４，５５と、ＰＭＯＳトランジスタゲート４５，
４８〜５０と、ＮＭＯＳトランジスタゲート５１〜５
３，１５８，１５９と、インバータ５６〜６２と、２Ｎ
ＯＲゲート６３とで構成される。
る。図１は本発明の第１実施例のブロック図であり、４
ビット構成の例である。符号１〜４はそれぞれＡＬＵユ
ニットを示し、１及び３はＡＬＵユニットＡＬＵ１で構
成され、２及び４はＡＬＵユニットＡＬＵ２で構成され
る。ＡＬＵユニットＡＬＵ１は図２に示す構成とされ、
ＡＬＵユニットＡＬＵ２は図３に示す構成とされる。即
ち、ＡＬＵユニットＡＬＵ１は、ＣＭＯＳトランジスタ
ゲート５〜１４，１６，１７，２４，２５と、ＰＭＯＳ
トランジスタゲート１５，１８〜２０，１５６，１５７
と、ＮＭＯＳトランジスタゲート２１〜２３と、インバ
ータ２６〜３３と、２ＮＯＲゲート３４とでスタティッ
ク構成の回路から構成されており、１つのユニットで１
ビットの演算を行う。同様に、ＡＬＵユニットＡＬＵ２
は、ＣＭＯＳトランジスタゲート３５〜４４，４６，４
７，５４，５５と、ＰＭＯＳトランジスタゲート４５，
４８〜５０と、ＮＭＯＳトランジスタゲート５１〜５
３，１５８，１５９と、インバータ５６〜６２と、２Ｎ
ＯＲゲート６３とで構成される。
【０００８】そして、１〜４の各ＡＬＵユニットを従属
接続し、それぞれのＡＬＵユニットのＡ及びＢ端子に演
算データＡ０〜Ａ３，Ｂ０〜Ｂ３を、またＦ（５：０）
端子には表１に示すような演算コードを、さらにＣｉ端
子あるいはＣｉｘ端子には隣接する下位のビットのＡＬ
ＵユニットのＣｏあるいはＣｏｘ端子を接続して下位の
ビットからの桁上げ信号または桁借り信号を与えるよう
に構成している。これにより、最上位のビット桁上げま
たは桁借り信号Ｃｏｕｔ及び和信号Ｓを得ることができ
る。Ｄ端子は隣接する上位のビットへの桁上げ信号ある
いは桁借り信号の伝搬を制御するための端子で、低レベ
ルを入力することによって隣接する上位のビットへの桁
上げ信号あるいは桁借り信号の伝搬を有効とし、高レベ
ルを入力することによって隣接する上位のビットへの桁
上げ信号あるいは桁借り信号の伝搬を無効とする。
接続し、それぞれのＡＬＵユニットのＡ及びＢ端子に演
算データＡ０〜Ａ３，Ｂ０〜Ｂ３を、またＦ（５：０）
端子には表１に示すような演算コードを、さらにＣｉ端
子あるいはＣｉｘ端子には隣接する下位のビットのＡＬ
ＵユニットのＣｏあるいはＣｏｘ端子を接続して下位の
ビットからの桁上げ信号または桁借り信号を与えるよう
に構成している。これにより、最上位のビット桁上げま
たは桁借り信号Ｃｏｕｔ及び和信号Ｓを得ることができ
る。Ｄ端子は隣接する上位のビットへの桁上げ信号ある
いは桁借り信号の伝搬を制御するための端子で、低レベ
ルを入力することによって隣接する上位のビットへの桁
上げ信号あるいは桁借り信号の伝搬を有効とし、高レベ
ルを入力することによって隣接する上位のビットへの桁
上げ信号あるいは桁借り信号の伝搬を無効とする。
【０００９】
【表１】
【００１０】この構成によれば、ＡＬＵのビット幅と処
理するデータのビット長が一致する通常の演算のときに
はＤ端子には低レベルが入力されているが、画像処理の
ようにビット長の異なるデータの処理が混在するような
分野における演算を行う場合には、Ｄ端子に高レベルを
入力する。例えば、本実施例のようにＡＬＵのビット幅
が４ビットで、処理するデータのデータ長が２ビットの
ような場合には、ＡＬＵユニット２へ入力されるＤ１信
号のみを高レベルに設定することにより、ＡＬＵユニッ
ト２からＡＬＵユニット３への桁上げ信号あるいは桁借
り信号の伝搬を無効にして２組のデータをそれぞれ同時
にＡＬＵの上位側２ビット及び下位側２ビットに与えて
やれば、上位側の２ビットと下位側の２ビットでそれぞ
れ独立した演算を行うことができ、本来ならば実行時間
が２演算サイクル必要な２組のデータの演算を１演算サ
イクルで実行することが可能となる。
理するデータのビット長が一致する通常の演算のときに
はＤ端子には低レベルが入力されているが、画像処理の
ようにビット長の異なるデータの処理が混在するような
分野における演算を行う場合には、Ｄ端子に高レベルを
入力する。例えば、本実施例のようにＡＬＵのビット幅
が４ビットで、処理するデータのデータ長が２ビットの
ような場合には、ＡＬＵユニット２へ入力されるＤ１信
号のみを高レベルに設定することにより、ＡＬＵユニッ
ト２からＡＬＵユニット３への桁上げ信号あるいは桁借
り信号の伝搬を無効にして２組のデータをそれぞれ同時
にＡＬＵの上位側２ビット及び下位側２ビットに与えて
やれば、上位側の２ビットと下位側の２ビットでそれぞ
れ独立した演算を行うことができ、本来ならば実行時間
が２演算サイクル必要な２組のデータの演算を１演算サ
イクルで実行することが可能となる。
【００１１】次に本発明の第２実施例を図４及び図５を
参照して説明する。図４は第２実施例のブロック図であ
り、４ビット構成の例である。ＡＬＵユニット６４〜６
７はそれぞれ図５に示すようなダイナミック構成の回路
から構成されており、１つのユニットで１ビットの演算
を行う。図５において、６８〜８５，９１，９２はＣＭ
ＯＳトランスファーゲート、８６〜８８はＰＭＯＳトラ
ンジスタ、８９，９０はＮＭＯＳトランジスタ、９３〜
９８はインバータ、９９，１００は２入力ＮＯＲゲート
である。
参照して説明する。図４は第２実施例のブロック図であ
り、４ビット構成の例である。ＡＬＵユニット６４〜６
７はそれぞれ図５に示すようなダイナミック構成の回路
から構成されており、１つのユニットで１ビットの演算
を行う。図５において、６８〜８５，９１，９２はＣＭ
ＯＳトランスファーゲート、８６〜８８はＰＭＯＳトラ
ンジスタ、８９，９０はＮＭＯＳトランジスタ、９３〜
９８はインバータ、９９，１００は２入力ＮＯＲゲート
である。
【００１２】そして、それぞれのＡＬＵユニットのＡ及
びＢ端子に演算データを、またＦ（５：０）端子には表
１に示すような演算コードを、Ｃｉｘ端子には隣接する
下位のビットからの桁上げ信号または桁借り信号をさら
にＣＬＫＢ端子にはクロック信号を与えることにより、
最上位のビットの桁上げまたは桁借り信号Ｃｏｕｔｂ及
び和信号Ｓを得ることができる。Ｄ端子は隣接する上位
のビットへの桁上げ信号あるいは桁借り信号の伝搬を制
御するための端子で、低レベルを入力することによって
隣接する上位のビットへの桁上げ信号あるいは桁借り信
号の伝搬を有効とし、高レベルを入力することによって
隣接する上位のビットへの桁上げ信号あるいは桁借り信
号の伝搬を無効とする。
びＢ端子に演算データを、またＦ（５：０）端子には表
１に示すような演算コードを、Ｃｉｘ端子には隣接する
下位のビットからの桁上げ信号または桁借り信号をさら
にＣＬＫＢ端子にはクロック信号を与えることにより、
最上位のビットの桁上げまたは桁借り信号Ｃｏｕｔｂ及
び和信号Ｓを得ることができる。Ｄ端子は隣接する上位
のビットへの桁上げ信号あるいは桁借り信号の伝搬を制
御するための端子で、低レベルを入力することによって
隣接する上位のビットへの桁上げ信号あるいは桁借り信
号の伝搬を有効とし、高レベルを入力することによって
隣接する上位のビットへの桁上げ信号あるいは桁借り信
号の伝搬を無効とする。
【００１３】したがって、処理するデータのビット長が
ＡＬＵのビット幅と一致する通常時にはＤ端子への入力
を低レベルとしておき、画像処理のようにビット長の異
なるデータの処理が混在するような分野における演算を
行う場合には、第１実施例と同様に任意のビットのＤ端
子に入力する信号を高レベルにすることによってＡＬＵ
を論理的に任意のビット幅で分割し、本来ならば実行時
間が２演算サイクル以上必要な複数組のデータの演算を
１演算サイクルで実行することが可能となる。
ＡＬＵのビット幅と一致する通常時にはＤ端子への入力
を低レベルとしておき、画像処理のようにビット長の異
なるデータの処理が混在するような分野における演算を
行う場合には、第１実施例と同様に任意のビットのＤ端
子に入力する信号を高レベルにすることによってＡＬＵ
を論理的に任意のビット幅で分割し、本来ならば実行時
間が２演算サイクル以上必要な複数組のデータの演算を
１演算サイクルで実行することが可能となる。
【００１４】
【発明の効果】以上説明したように本発明は、ＡＬＵに
任意のビットに対して隣接する上位のビットへの桁上げ
信号または桁借り信号の伝搬を無効にするための端子及
び回路を設けることにより、任意のビット長でＡＬＵを
論理的に分割してＡＬＵのビット幅を効率よく使用し、
本来ならば実行時間が２演算サイクル以上必要な複数組
のデータの演算を１演算サイクルで実行できる等、演算
効率を高めることができる効果がある。
任意のビットに対して隣接する上位のビットへの桁上げ
信号または桁借り信号の伝搬を無効にするための端子及
び回路を設けることにより、任意のビット長でＡＬＵを
論理的に分割してＡＬＵのビット幅を効率よく使用し、
本来ならば実行時間が２演算サイクル以上必要な複数組
のデータの演算を１演算サイクルで実行できる等、演算
効率を高めることができる効果がある。
【図１】本発明の算術論理演算ユニットの第１実施例の
ブロック図である。
ブロック図である。
【図２】ＡＬＵ１の等価回路図である。
【図３】ＡＬＵ２の等価回路図である。
【図４】本発明の第２実施例のブロック図である。
【図５】ＡＬＵ３の等価回路図である。
【図６】従来の算術論理演算ユニットの従来例のブロッ
ク図である。
ク図である。
【図７】ＡＬＵ４の等価回路図である。
【図８】ＡＬＵ５の等価回路図である。
ＡＬＵ１〜ＡＬＵ５ 算術論理演算ユニット Ａ０〜Ａ３ 演算データ信号 Ｂ０〜Ｂ３ 演算データ信号 Ｄ０〜Ｄ３ 桁上げ，桁借り信号伝搬制御信号 Ｓ０〜Ｓ３ 和信号 Ｆ（５：０） 演算コード信号 Ｃｏｕｔ 最上位ビット桁上げ，桁借り信号 Ｃｏｕｔｂ 最上位ビット桁上げ，桁借り反転信号
Claims (1)
- 【請求項１】 処理データの最大ビット長に合わせた数
だけ従属接続し、この最大ビット長よりも少ない任意の
ビット長のデータの演算を行うようにした算術論理演算
ユニットにおいて、任意のビットに対して隣接する上位
のビットへの桁上げ信号または桁借り信号の伝搬を無効
にするための端子及び回路を有することを特徴とする算
術論理演算ユニット。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195983A JPH0619683A (ja) | 1992-06-30 | 1992-06-30 | 算術論理演算ユニット |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4195983A JPH0619683A (ja) | 1992-06-30 | 1992-06-30 | 算術論理演算ユニット |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0619683A true JPH0619683A (ja) | 1994-01-28 |
Family
ID=16350264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4195983A Pending JPH0619683A (ja) | 1992-06-30 | 1992-06-30 | 算術論理演算ユニット |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0619683A (ja) |
-
1992
- 1992-06-30 JP JP4195983A patent/JPH0619683A/ja active Pending
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