CN108683425B - 一种bch译码器 - Google Patents

Abstract

本发明公开了一种BCH译码器，该BCH译码器包括：伴随式计算电路模块、错误位置方程生成电路模块、错误位置求解电路模块和纠错能力控制电路模块，其中，所述伴随式计算电路模式包括多个伴随式计算电路，所述错误位置求解电路模块包括多个钱搜索运算单元；所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述伴随式计算电路的工作状态、控制所述错误位置方程生成电路模块的迭代次数和控制所述钱搜索运算单元的工作状态，以改变所述伴随式计算电路模块的纠错能力、所述错误位置方程生成电路模块的纠错能力和所述错误位置求解电路模块的纠错能力。该BCH译码器是一种在保证纠错能力的情况下的低功耗BCH译码器。

Description

一种BCH译码器

技术领域

本发明涉及存储器技术领域，更具体地说，尤其涉及一种BCH译码器。

背景技术

随着科学技术的不断发展，各种各样的存储器已广泛应用于人们的日常生活和工作中，为人们的生活带来了极大的便利。

现如今基于BCH码的ECC(Error Correcting Code，错误检查和纠正)系统被广泛应用于通讯或大容量存储器等尖端领域，随着通讯带宽的拓展或是存储器容量的逐年增加，这些领域对ECC系统的纠错能力与功耗要求也越来越严格。

但是，无论是在通讯领域还是大容量存储器领域，数据误码率都是一个变化值，这就意味着ECC系统将会长时间处于不饱和工作状态。其中，传统的BCH译码器纠错能力固定且运行时存在较多冗余电源消耗，对于误码率不同的数据所消耗的功耗基本相同，也就会有大量的功耗被浪费掉。

那么，如何提供一种在保证纠错能力的情况下的低功耗BCH译码器，是本领域技术人员亟待解决的问题。

发明内容

为解决上述问题，本发明提供了一种BCH译码器，该BCH译码器是一种在保证纠错能力的情况下的低功耗BCH译码器。

为实现上述目的，本发明提供如下技术方案：

一种BCH译码器，所述BCH译码器包括：伴随式计算电路模块、错误位置方程生成电路模块、错误位置求解电路模块和纠错能力控制电路模块，其中，所述伴随式计算电路模式包括多个伴随式计算电路，所述错误位置求解电路模块包括多个钱搜索运算单元；

当所述伴随式计算电路模块处于工作状态时，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述伴随式计算电路的工作状态，以改变所述伴随式计算电路模块的纠错能力；

当所述错误位置方程生成电路模块处于工作状态时，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述错误位置方程生成电路模块的迭代次数，以改变所述错误位置方程生成电路模块的纠错能力；

当所述错误位置求解电路模块处于工作状态时，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述钱搜索运算单元的工作状态，以改变所述错误位置求解电路模块的纠错能力。

优选的，在上述BCH译码器中，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述伴随式计算电路的工作状态，以改变所述伴随式计算电路模块的纠错能力的方法包括：

所述纠错能力控制电路模块依据所述待译码数据的误码率，控制所述伴随式计算电路模块中多个伴随式计算电路中相对应的伴随式计算电路进行工作，其余的伴随式计算电路不进行工作，以改变所述伴随式计算电路模块的纠错能力。

优选的，在上述BCH译码器中，所述纠错能力控制电路模块依据所述待译码数据的误码率，控制所述伴随式计算电路模块中多个伴随式计算电路中相对应的伴随式计算电路进行工作，其余的伴随式计算电路不进行工作，以改变所述伴随式计算电路模块的纠错能力的方法包括：

所述纠错能力控制电路模块依据所述待译码数据的误码率，向所述伴随式计算电路模块中多个伴随式计算电路均发送使能信号，当使能信号打开，相对应的伴随式计算电路开始工作，当使能信号没有打开，相对应的伴随式计算电路不进行工作。

优选的，在上述BCH译码器中，所述伴随式计算电路模块包括多个第一纠错子模块，所述第一纠错子模块包括至少一个所述伴随式计算电路；

所述第一纠错子模块的纠错能力与其包括的伴随式计算电路个数成正比；

纠错能力大的第一纠错子模块包括纠错能力小的第一纠错子模块的至少一个所述伴随式计算电路。

优选的，在上述BCH译码器中，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述钱搜索运算单元的工作状态，以改变所述错误位置求解电路模块的纠错能力的方法包括：

所述纠错能力控制电路模块依据所述待译码数据的误码率，控制所述错误位置求解电路模块中多个钱搜索运算单元中相对应的钱搜索运算单元进行工作，其余的钱搜索运算单元不进行工作，以改变所述错误位置求解电路模块的纠错能力。

优选的，在上述BCH译码器中，所述纠错能力控制电路模块依据所述待译码数据的误码率，控制所述错误位置求解电路模块中多个钱搜索运算单元中相对应的钱搜索运算单元进行工作，其余的钱搜索运算单元不进行工作，以改变所述错误位置求解电路模块的纠错能力的方法包括：

所述纠错能力控制电路模块依据所述待译码数据的误码率，向所述错误位置求解电路模块中多个钱搜索运算单元均发送使能信号，当使能信号打开，相对应的钱搜索运算单元开始工作，当使能信号没有打开，相对应的钱搜索运算单元不进行工作。

优选的，在上述BCH译码器中，所述错误位置求解电路模块包括多个第二纠错子模块，所述第二纠错子模块包括至少一个所述钱搜索运算单元；

所述第二纠错子模块的纠错能力与其包括的钱搜索运算单元个数成正比；

纠错能力大的第二纠错子模块包括纠错能力小的第二纠错子模块的至少一个所述钱搜索运算单元。

优选的，在上述BCH译码器中，所述纠错能力控制电路模块还用于依据所述BCH译码器的纠错能力配置所述伴随式计算电路模块中伴随式计算电路的运行参数，或配置所述错误位置求解电路模块中钱搜索运算单元的运行参数。

通过上述描述可知，本发明提供的一种BCH译码器，所述BCH译码器包括：伴随式计算电路模块、错误位置方程生成电路模块、错误位置求解电路模块和纠错能力控制电路模块，其中，所述伴随式计算电路模式包括多个伴随式计算电路，所述错误位置求解电路模块包括多个钱搜索运算单元；当所述伴随式计算电路模块处于工作状态时，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述伴随式计算电路的工作状态，以改变所述伴随式计算电路模块的纠错能力；当所述错误位置方程生成电路模块处于工作状态时，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述错误位置方程生成电路模块的迭代次数，以改变所述错误位置方程生成电路模块的纠错能力；当所述错误位置求解电路模块处于工作状态时，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述钱搜索运算单元的工作状态，以改变所述错误位置求解电路模块的纠错能力。

由此可知，该BCH译码器通过纠错能力控制电路模块依据待译码数据的误码率，控制伴随式计算电路模块、错误位置方程生成电路模块、错误位置求解电路模块的纠错能力，在实现纠错能力可配置的情况下，大幅度降低了BCH译码器的功耗。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为传统的BCH译码器的结构示意图；

图2为本发明实施例提供的一种BCH译码器的结构示意图；

图3为本发明实施例提供的一种伴随式计算电路模块的结构示意图；

图4为本发明实施例提供的一种伴随式计算电路的结构示意图；

图5为本发明实施例提供的一种错误位置方程生成电路模块的算法流程图；

图6为本发明实施例提供的一种错误位置求解电路模块的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参考图1，图1为现有技术中的一种BCH译码器的原理示意图，如图1所示，待译码数据首先通过伴随式计算电路模块计算伴随式多项式，之后结合伴随式多项式的系数通过错误位置方程生成电路模块计算错误位置多项式方程，最后结合错误位置多项式方程的系数通过错误位置求解电路模块求出错误位置，并结合数据FIFO(First Input First Output，数据先进先出的一种方式，也可以理解为数据缓存)对待译码数据进行纠错译码，最后进行输出。

基于此，传统的BCH译码器不管是伴随式计算电路模块的纠错能力，还是错误位置方程生成电路模块的纠错能力，还是错误位置求解电路模块的纠错能力都是固定不变的，不能随意调整纠错能力，因此在数据误码率不同的情况下功耗变化不大。但是，随着传统的BCH译码器纠错能力的增加，BCH译码器的功耗也逐渐变大，导致这种纠错能力固定的BCH译码器在功耗优化上不够灵活。

例如，闪存芯片的存储单元的数据存储可靠性会随着编程/擦除周期次数的增加而变差，也就是说，在芯片使用的初期，误码率很低的时候对BCH译码器纠错能力要求不高，BCH译码器没必要处于饱和工作状态。

基于上述问题，本发明提供了一种BCH译码器，该BCH译码器是一种在保证纠错能力的情况下的低功耗BCH译码器。

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

参考图2，图2为本发明实施例提供的一种BCH译码器的原理示意图，如图2所示，所述BCH译码器包括：伴随式计算电路模块21、错误位置方程生成电路模块22、错误位置求解电路模块23和纠错能力控制电路模块24，其中，所述伴随式计算电路模式21包括多个伴随式计算电路，所述错误位置求解电路模块23包括多个钱搜索运算单元。所述纠错能力控制电路模块24用于依据待译码数据的误码率控制所述伴随式计算电路21的工作状态、控制所述错误位置方程生成电路模块22的迭代次数和控制所述钱搜索运算单元的工作状态，以改变所述伴随式计算电路模块21的纠错能力、所述错误位置方程生成电路模块22的纠错能力和所述错误位置求解电路模块23的纠错能力。

通过上述描述可知，BCH译码器对待译码数据的处理过程大致分为三个处理阶段，下面对每一个处理阶段进行具体阐述。

在第一处理阶段

当所述伴随式计算电路模块21处于工作状态时，所述纠错能力控制电路模块24用于依据待译码数据的误码率控制所述伴随式计算电路的工作状态，以改变所述伴随式计算电路模块21的纠错能力。

具体的，如图2所示，待译码数据在通过伴随式计算电路模块21时，所述纠错能力控制电路模块24依据所述待译码数据的误码率，控制所述伴随式计算电路模块21中多个伴随式计算电路中相对应的伴随式计算电路进行工作，其余的伴随式计算电路不进行工作，以改变所述伴随式计算电路模块21的纠错能力，从而计算出伴随式多项式，其伴随式计算电路模块21的输出为伴随式多项式的系数。

其中，所述纠错能力控制电路模块24控制所述伴随式计算电路进行工作是依据所述待译码数据的误码率，向所述伴随式计算电路模块21中多个伴随式计算电路均发送使能信号，当使能信号打开，相对应的伴随式计算电路开始工作，当使能信号没有打开，相对应的伴随式计算电路不进行工作。

如图3所示，所述伴随式计算电路模式21包括多个伴随式计算电路，所述纠错能力控制电路模块24依据所述待译码数据的误码率，向所述伴随式计算电路模块21中多个伴随式计算电路均发送使能信号，EN_₁…EN__T/8、EN__T/8+1…EN__T/4…EN__T，当使能信号打开，相对应的伴随式计算电路开始工作，当使能信号没有打开，相对应的伴随式计算电路不进行工作，待译码数据在工作的伴随式计算电路中计算伴随式多项式，之后分别输出伴随式多项式的系数S₁…S_T/8、S_T/8+1…S_T/4…S_T。

在所述纠错能力控制电路模块24发送使能信号的同时，所述纠错能力控制电路模块24还向所述伴随式计算电路模式21发送参数配置信号，即对所述伴随式计算电路模块21中相对应的伴随式计算电路的运行参数进行配置，所述参数配置信号依据待译码数据的误码率生成。

如图4所示，所述伴随式计算电路包括但不限定于由GF乘法器和D触发器组成，通过使能信号EN__i使相对应的D触发器工作，参数配置信号配置相对应的GF乘法器运行参数。

也就是说，通过硬件调度和配置调整数据走向、改变所述伴随式计算电路模块21的电路结构和修正运算结果等操作，来达到所述伴随式计算电路模式21的不同纠错能力。

例如，假设接收待译码数据为r(x)，纠错能力为T，则要生成的2T个校正子的定义如下：

其中，aⁱ为BCH码组中某个根的第i次幂，i的范围从1到2T，(根据BCH码的特性而言，实际运算T个奇数项的S_i便可)。

进一步的，如图3所示，纠错能力大的所述伴随式计算电路模块21中工作的伴随式计算电路包括或部分包括纠错能力小的所述伴随式计算电路模块21中工作的伴随式计算电路，也就是说，所述伴随式计算电路模块21包括多个第一纠错子模块，所述第一纠错子模块包括至少一个所述伴随式计算电路；所述第一纠错子模块的纠错能力与其包括的伴随式计算电路个数成正比；纠错能力大的第一纠错子模块包括纠错能力小的第一纠错子模块的至少一个所述伴随式计算电路。

具体的，如图3所示，根据BCH译码器的结构，在译码过程中有很多伴随式计算电路是重复出现的，只是配置参数不同，因此可以采用伴随式计算电路复用的方式，即纠错能力为T时的伴随式计算电路模块21中工作的伴随式计算电路将复用纠错能力为T/2、T/4或T/8时伴随式计算电路模块21中工作的伴随式计算电路。也就是说，在提高纠错能力的过程中，只增加少量逻辑控制便可实现伴随式计算电路模块纠错能力可配置的功能，同时在低误码率情况下大幅度降低BCH译码器的功耗，并且，通过复用伴随式计算电路，不会使得芯片面积增加。

需要说明的是，关于纠错能力T/2、T/4、T/8和T的划分在本发明实施例中仅仅以举例的形式体现，并不作限定。

在第二处理阶段

当所述错误位置方程生成电路模块22处于工作状态时，所述纠错能力控制电路模块24用于依据待译码数据的误码率控制所述错误位置方程生成电路模块22的迭代次数，以改变所述错误位置方程生成电路模块22的纠错能力。

具体的，如图2所示，所述纠错能力控制电路模块24用于依据待译码数据的误码率控制所述错误位置方程生成电路模块22的迭代次数，即控制所述错误位置方程生成电路模块22的递归运算深度，结合在第一处理阶段输出的伴随式多项式的系数通过错误位置方程生成电路模块22计算错误位置多项式方程，最后输出错误位置多项式方程的系数。

其中，在第二处理阶段，通过错误位置方程生成电路模块22计算错误位置多项式方程，通常采用BM算法或者某种优化的BM算法来实现。

BM算法的目的是生成如下多项式：

σ(x)＝σ₀+σ₁x+σ₂x²+…+σ_ixⁱ+…+σ_Tx^T

其中，σ_i是该错误位置多项式方程的系数，也是第二处理阶段主要进行运算求解的对象，如果能根据第一处理阶段的伴随式系数求解出越多的系数σ_i，则纠错能力越强。

在判断所述错误位置方程生成电路模块22的递归运算深度时，将当前递归深度i与纠错能力控制电路模块的输出J进行比较，从而按照不同的纠错能力需要使算法达到不同的递归深度，以实现纠错能力可配置的错误位置方程生成电路模块。

如图5所示，步骤S101：初始化所有相关参数变量：

i＝-1；d_-1＝1；d₁＝S₁；dq^(-1)＝1；

σ^(-1)(x)＝1；σ⁽¹⁾(x)＝1；D^(-1)(x)＝1；

步骤S102：将迭代计数变量i(即递归深度i)加2表示进行了一次迭代：

i＝i+2；

步骤S103：判断d_i是否值为0，其中d_i表示d的第i次迭代时的值：

d_i＝0？；

若d_i＝0，则执行步骤S104：

D⁽ⁱ⁾(x)＝x²D^(i-2)(x)；

dq⁽ⁱ⁾＝dq^(i-2)；

σ⁽ⁱ⁺²⁾(x)＝σ⁽ⁱ⁾(x)；

若d_i≠0，，则执行步骤S105：

D⁽ⁱ⁾(x)＝σ⁽ⁱ⁾(x)；

dq⁽ⁱ⁾＝d_i；

步骤S106：计算下一次迭代时的d_i值：

其中，S为伴随式计算电路模块的输出；

S107：判断迭代深度是否满足纠错能力控制电路模块的限定子J：

i<J；

若i<J，则返回步骤S102，继续进行迭代；

若i≥J，则执行步骤S108，输出σ(x)＝σ⁽ⁱ⁺²⁾(x)的值，即为结果。

在第三处理阶段

当所述错误位置求解电路模块23处于工作状态时，所述纠错能力控制电路模块24用于依据待译码数据的误码率控制所述钱搜索运算单元的工作状态，以改变所述错误位置求解电路模块23的纠错能力。

具体的，如图2所示，在第三处理阶段过程中，错误位置多项式方程的系数通过错误位置求解电路模块23时，所述纠错能力控制电路模块24依据所述待译码数据的误码率，控制所述错误位置求解电路模块23中多个钱搜索运算单元中相对应的钱搜索运算单元进行工作，其余的钱搜索运算单元不进行工作，以改变所述错误位置求解电路模块23的纠错能力，从而计算出错误位置并输出，再结合数据FIFO(First Input First Output，数据先进先出的一种方式，也可以理解为数据缓存)对待译码数据进行纠错译码，最后进行输出。

其中，所述纠错能力控制电路模块24控制所述钱搜索运算单元进行工作是依据所述待译码数据的误码率，向所述错误位置求解电路模块23中多个钱搜索运算单元均发送使能信号，当使能信号打开，相对应的钱搜索运算单元开始工作，当使能信号没有打开，相对应的钱搜索运算单元不进行工作。

如图5所示，所述错误位置求解电路模块23包括多个钱搜索运算单元，所述纠错能力控制电路模块24依据所述待译码数据的误码率，向所述错误位置求解电路模块23中多个钱搜索运算单元均发送使能信号，EN_₁…EN__T/8、EN__T/8+1…EN__T/4…EN__T，当使能信号打开，相对应的钱搜索运算单元开始工作，当使能信号没有打开，相对应的钱搜索运算单元不进行工作，错误位置多项式方程的系数在工作的钱搜索运算单元中计算出错误位置并进行数据输出。

在所述纠错能力控制电路模块24发送使能信号的同时，所述纠错能力控制电路模块24还向所述错误位置求解电路模块23发送参数配置信号，即对所述错误位置求解电路模块23中相对应的钱搜索运算单元的运行参数进行配置，所述参数配置信号依据待译码数据的误码率生成。

也就是说，通过硬件调度和配置调整数据走向、改变所述错误位置求解电路模块的电路结构和修正运算结果等操作，来达到所述错误位置求解电路模块的不同纠错能力。

在第三处理阶段，钱搜索运算单元包括但不限定于通过以下计算式求解：

σ(x)＝σ₀+σ₁x+σ₂x²+…+σ_ixⁱ+…+σ_Tx^T

其中，σ_i是错误位置多项式方程的系数值，通过钱搜索运算单元把对应的BCH码的每个码元带入上述方程，当解为0时，表示相对应的根所指向的位置发生了错误。

需要说明的是，错误位置求解电路模块23的纠错能力与上述方程中的项数有关，项数越多错误位置求解电路模块23的纠错能力就越强，消耗的钱搜索运算单元资源就越多，运行时功耗就越大。

那么，在面对低误码率时，只需要计算上述多项式的前几项即可，而不是计算完整的多项式，实现方式是通过配置来减少工作的钱搜索运算单元的数量，进而降低功耗。

进一步的，如图5所示，纠错能力大的所述错误位置求解电路模块23中工作的钱搜索运算单元包括或部分包括纠错能力小的所述错误位置求解电路模块23中工作的钱搜索运算单元，也就是说，所述错误位置求解电路模块23包括多个第二纠错子模块，所述第二纠错子模块包括至少一个所述钱搜索运算单元；所述第二纠错子模块的纠错能力与其包括的钱搜索运算单元个数成正比；纠错能力大的第二纠错子模块包括纠错能力小的第二纠错子模块的至少一个所述钱搜索运算单元。

具体的，如图6所示，根据BCH译码器的结构，在译码过程中有很多钱搜索运算单元是重复出现的，只是配置参数不同，因此可以采用钱搜索运算单元复用的方式，即纠错能力为T时的错误位置求解电路模块23中工作的钱搜索运算单元将复用纠错能力为T/2、T/4或T/8时错误位置求解电路模块23中工作的钱搜索运算单元。也就是说，在提高纠错能力的过程中，只增加少量逻辑控制便可实现错误位置求解电路模块23纠错能力可配置的功能，同时在低误码率情况下大幅度降低BCH译码器的功耗，并且，通过复用钱搜索运算单元，不会使得芯片面积增加。

需要说明的是，关于纠错能力T/2、T/4、T/8和T的划分在本发明实施例中仅仅以举例的形式体现，并不作限定。

通过上述描述可知，该BCH译码器通过纠错能力控制电路模块依据待译码数据的误码率，控制伴随式计算电路模块、错误位置方程生成电路模块、错误位置求解电路模块的纠错能力，在实现纠错能力可配置的情况下，大幅度降低了BCH译码器的功耗。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种BCH译码器，其特征在于，所述BCH译码器包括：伴随式计算电路模块、错误位置方程生成电路模块、错误位置求解电路模块和纠错能力控制电路模块，其中，所述伴随式计算电路模块 包括多个伴随式计算电路，所述错误位置求解电路模块包括多个钱搜索运算单元；

当所述伴随式计算电路模块处于工作状态时，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述伴随式计算电路的工作状态，以改变所述伴随式计算电路模块的纠错能力；

当所述错误位置方程生成电路模块处于工作状态时，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述错误位置方程生成电路模块的迭代次数，以改变所述错误位置方程生成电路模块的纠错能力；

当所述错误位置求解电路模块处于工作状态时，所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述钱搜索运算单元的工作状态，以改变所述错误位置求解电路模块的纠错能力；

所述纠错能力控制电路模块还用于依据所述BCH译码器的纠错能力配置所述伴随式计算电路模块中伴随式计算电路的运行参数，或配置所述错误位置求解电路模块中钱搜索运算单元的运行参数；

所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述伴随式计算电路的工作状态，以改变所述伴随式计算电路模块的纠错能力的方法包括：

所述纠错能力控制电路模块依据所述待译码数据的误码率，控制所述伴随式计算电路模块中多个并行的伴随式计算电路中相对应的伴随式计算电路进行工作，其余的伴随式计算电路不进行工作，以改变所述伴随式计算电路模块的纠错能力；

所述纠错能力控制电路模块用于依据待译码数据的误码率控制所述钱搜索运算单元的工作状态，以改变所述错误位置求解电路模块的纠错能力的方法包括：

所述纠错能力控制电路模块依据所述待译码数据的误码率，控制所述错误位置求解电路模块中多个并行的钱搜索运算单元中相对应的钱搜索运算单元进行工作，其余的钱搜索运算单元不进行工作，以改变所述错误位置求解电路模块的纠错能力。

2.根据权利要求1所述的BCH译码器，其特征在于，所述纠错能力控制电路模块依据所述待译码数据的误码率，控制所述伴随式计算电路模块中多个伴随式计算电路中相对应的伴随式计算电路进行工作，其余的伴随式计算电路不进行工作，以改变所述伴随式计算电路模块的纠错能力的方法包括：

所述纠错能力控制电路模块依据所述待译码数据的误码率，向所述伴随式计算电路模块中多个伴随式计算电路均发送使能信号，当使能信号打开，相对应的伴随式计算电路开始工作，当使能信号没有打开，相对应的伴随式计算电路不进行工作。

3.根据权利要求1所述的BCH译码器，其特征在于，所述伴随式计算电路模块包括多个第一纠错子模块，所述第一纠错子模块包括至少一个所述伴随式计算电路；

所述第一纠错子模块的纠错能力与其包括的伴随式计算电路个数成正比；

纠错能力大的第一纠错子模块包括纠错能力小的第一纠错子模块的至少一个所述伴随式计算电路。

4.根据权利要求1所述的BCH译码器，其特征在于，所述纠错能力控制电路模块依据所述待译码数据的误码率，控制所述错误位置求解电路模块中多个钱搜索运算单元中相对应的钱搜索运算单元进行工作，其余的钱搜索运算单元不进行工作，以改变所述错误位置求解电路模块的纠错能力的方法包括：

所述纠错能力控制电路模块依据所述待译码数据的误码率，向所述错误位置求解电路模块中多个钱搜索运算单元均发送使能信号，当使能信号打开，相对应的钱搜索运算单元开始工作，当使能信号没有打开，相对应的钱搜索运算单元不进行工作。

5.根据权利要求1所述的BCH译码器，其特征在于，所述错误位置求解电路模块包括多个第二纠错子模块，所述第二纠错子模块包括至少一个所述钱搜索运算单元；

所述第二纠错子模块的纠错能力与其包括的钱搜索运算单元个数成正比；

纠错能力大的第二纠错子模块包括纠错能力小的第二纠错子模块的至少一个所述钱搜索运算单元。

Images