CN101499325B - 一种具有可变纠错能力的非易失性存储系统及方法 - Google Patents

Abstract

本发明公开了一种具有可变纠错能力的非易失性存储系统，该系统包括：系统总线接口模块、RS编码器、RS解码器、NAND读写时序产生器和纠错能力配置模块，纠错能力配置模块通过总线接口模块与外界进行指令输入与纠错信息反馈，所述纠错能力配置模块根据指令分别对RS编码器和RS解码器进行纠错能力配置，并分别将从RS编码器和RS解码器得到的反馈信息通过总线接口模块输出。本发明所述系统兼顾了速度和纠错能力的双方面考虑，实现了不同的工作环境下调节纠错能力，以获得最佳的纠错配置。

Description

一种具有可变纠错能力的非易失性存储系统及方法

技术领域

本发明涉及一种使非易失性存储系统具有纠错功能的结构及其纠错方法。 

背景技术

在现代数字系统中，常常需要存储大容量的数据，除了传统的磁性物质作为存储介质之外，随着半导体技术的发展，各种半导体存储器件相继出现。但是由于半导体器件的特性，在制造和使用过程中，会引入一些比特位错误，在现在普遍使用的闪存NANDFLASH随着其容量的增加，出错的概率变大了，所以对闪存NANDFLASH进行读、写操作时一般会采用附加纠错码的方式。 

一般来说，在闪存NANDFLASH器件中使用的纠错码一般是汉明码，这种纠错码可以对一个bit位进行纠错以及检测两个bit位的错误。随着闪存NANDFLASH容量的增加，出错的概率变大了，就需要纠错能力更加强大的纠错机制。在业界有采用里德所罗门纠错码(Reed-Solomon code，RS码)应用在NANDFLASH读写控制器中为闪存的读写操作施加纠错机制。在采用更强的纠错机制来对NANDFLASH的数据进行纠错时候，同时也会占用更大的空间来存取纠错码，也需要更多的时间来进行纠错的处理。 

现有的NANDFLASH读写控制大概分为以下几大类： 

1、只有NANDFLASH的读写控制逻辑，不存在纠错或者使用软件算法进行纠错； 

2、含有NANDFLASH的读写控制逻辑，还采用了汉明码作为纠错码，纠错逻辑比较容易实现，但纠错能力有限，只能纠错一个比特错误，检测两个比特的错误； 

3、含有NANDFLASH的读写控制逻辑，采用RS码作为纠错码，采用软硬件结合的方法实现纠错，具有一定的纠错能力，但速度不高； 

4、含有NANDFLASH的读写控制逻辑，也是采用RS码进行纠错，RS码采用全硬件实现，速度和纠错能力都不错。但是纠错能力是固定的，灵活性不够。 

发明内容

本发明为解决现有技术中NANDFLASH读写控制纠错速度固定，灵活性不够的问题，提出采用全硬件实现的一种具有可变纠错能力的非易失性存储系统，该系统包括：系统总线接口模块101、RS编码器102、RS解码器103和NAND读写时序产生器105，数据通过系统总线经总线接口模块101、RS编码器102、NAND读写时序产生器105和闪存接口写入存储系统，通过闪存接口经NAND读写时序产生器105、RS解码器103和总线接口模块101进行读操作，其特征在于，所述系统还包括纠错能力配置模块104，该模块通过总线接口模块101与外界进行指令输入与纠错信息的反馈，所述纠错能力配置模块104根据指令分别对RS编码器102和RS解码器103进行纠错能力配置，并分别将从RS编码器102和RS解码器103得到的反馈信息通过总线接口模块101输出。 

所述RS编码器102的配置寄存器个数最大值由硬件设置决定。 

所述RS解码器103包括伴随式计算模块301、关键方程计算模块302、Chien搜索计算模块303和Forney算法模块304，将数据从NAND读写时序产生器输入至RS解码器103，依次经过伴随式计算模块301、关键方程计算模块302、Chien搜索计算模块303和Forney算法模块304进行计算，在Chien搜索计算模块303中计算出错误的位置，在Forney算法模块304中计算出错误值，并将所述错误的位置和错误值输入软件程序去对读出数据进行纠错。 

所述RS解码器103可与外部FIFO模块305连接，数据输入RS解码器103的同时输入FIFO模块305，数据经RS解码器103解码计算后，Chien搜索计算模块303与Forney算法模块304分别将该计算结果输入FIFO模块305。 

所述纠错能力配置模块104包括手动配置接口、自适应配置接口、选择器和配置寄存器组模块；纠错能力配置模块104通过选择器选择将手动配置接口或自适应配置接口接入总线接口模块101，配置寄存器组模块通过外部指令对RS编码器102的配置寄存器数值及RS解码器103中的伴随式计算模块301、关键方程计算模块302和Chien搜索计算模块303的配置值进行配置。 

所述关键方程计算模块302采用有逆的B M算法。 

所述Chien搜索计算模块303采用并行结构，把1k的ROM平均分成四个部分，同时输入4个处理模块进行运算。 

一种具有可变纠错能力的非易失性存储系统的纠错方法，所述该方法包括如下步骤： 

步骤一：为纠错能力配置模块104设置系统硬件允许的最大纠错配置初始值； 

步骤二：判断纠错能力配置模块104是否出现超出纠错配置值的情况； 

步骤三：根据判断结果调整纠错能力配置模块104的配置情况； 

步骤四：循环重复步骤二与步骤三，直到形成比较稳定合理的纠错配置方案。 

所述步骤二判断纠错能力配置模块104是否出现超出纠错能力的情况，根据判断结果进行如下调制： 

当纠错能力配置模块104出现超出纠错能力的情况时，如果当前纠错能力配置模块104的配置值为最大值时，所述步骤三保持纠错能力配置模块104的现有纠错配置，否则，所述步骤三将提高纠错能力配置模块104的纠错配置值； 

当纠错能力配置模块104未出现超出纠错能力的情况时，所述步骤三将降低纠错能力配置模块104的纠错配置值。 

本发明所提出的一种具有适应性纠错能力的非易失性存储系统及方法，兼顾了速度和纠错能力的双方面考虑，实现了不同的工作环境下调节纠错能力，以获得最佳的纠错配置，为更好的适应并实现纠错能力可配置这一功能，整个系统内部各模块都做了相应的细节调整，为针对不同纠错能力，本发明所述系统中RS解码器103的各模块设计可最大限度的提取复用逻辑。此外考虑到纠错能力配置的灵活性，对纠错能力配置采用了手动配置或者自动配置，自动配置的过程中采用了自适应的思想，在特定的工作环境下系统会根据工作过程中数据出错的情况去逐渐趋近一个最优化的纠错能力的配置。 

附图说明

图1是本发明所述NANDFLASH控制器的结构示意图； 

图2是本发明所述控制器内部RS编码器内部结构示意图； 

图3是本发明所述控制器内部RS解码器内部结构示意图； 

图4是RS解码器内部伴随式计算模块基本单元结构示意图； 

图5是RS解码器内部Chien搜索计算模块结构示意图； 

图6是Chien搜索计算模块内处理模块内部结构示意图； 

图7是本发明所述控制器内部纠错能力配置模块结构示意图； 

图8是本发明所述自适应纠错配置方法流程图。 

具体实施方式

以下结合附图对本发明具体实施方式作详细描述。 

本发明所述非易失性存储系统以NANDFLASH控制器为例，所述NANDFLASH控制器的结构如图1所述，包括：系统总线接口模块101、RS编码器102、RS解码器103、纠错能力配置模块104和NAND读写时序产生器105。 

其中，系统总线接口模块101是实现外界和系统进行通讯的接口。此处所述系统总线没有特定系统总线，而是泛指各种系统总线，如AMBA总线，WISHBONE总线等等。 

RS编码器102和RS解码器103是实现RS纠错算法的主要模块。RS码作为业界研究得很多的纠错码，已被应用到多种数字传输存取系统中，以提供数字系统的可靠性。RS码的硬件实现也有一些比较成熟的方案，为适应本发明可变纠错能力的要求，对RS编码器结构做了相应的调整。 

所述RS编码器102如图2所示，RS编码器102根据不同的纠错能力而配置不同的配置值和相应数目的配置寄存器reg。当需要纠正t个symbol的错误，需要把配置寄存器reg的个数配置成n＝2t，产生2t个symbol的纠错冗余码。当需要纠错的能力不需要用这么多的寄存器时，那些多余的寄存器可以屏蔽起来，让它不工作，从而节省功耗。不同的纠错能力对应不同的配置值和不同数目的寄存器。当然，此处考虑到NANDFLASH的存储空间的大小，配置寄存器个数n存在一个最大值，所述配置寄存器个数最大值由硬件设置时确定。 

如图3所示，为RS解码器103内部结构，RS解码器103包括，伴随 式计算模块301、关键方程计算模块302、Chien搜索计算模块303和Forney算法模块304，为更好的适应并实现纠错能力可配置这一功能，RS解码器103内部各模块都做了相应的细节调整，为针对不同纠错能力，本发明RS解码器103的各模块设计可最大限度的提取复用逻辑。 

如图4所示，为伴随式计算模块301中计算伴随式的基本单元，每个配置寄存器reg对应一个相应的配置值，这种结构在硬件上实现是比较简单的，在选择不同纠错能力的时候，只需选择相应数目的基本单元就可以了。 

关键方程计算模块302是采用了通用的BM算法，为了在实现可调的纠错能力方面更加简便，本发明在此采用了有逆的BM算法。有逆的BM算法求解关键方程其实是属于一种使用递推方式求解线性方程组的方法，使用这种算法在硬件上的实现是相对比较节省资源，而且控制逻辑比较简单，可以比较容易配置相应的硬件资源就可以实现可变纠错能力的要求。 

Chien搜索计算模块303是用于搜索和求解错误位置的，如图5所示，为了节省Chien搜索的时间，采用了并行结构，把1k的ROM平均分成四个部分，同时输入4个处理模块进行运算，这样就把运算时间压缩为原来的四分之一，其中处理模块采用的是可以根据纠错能力而进行相应配置的结构，如图6所示，所述处理模块由若干个基本处理单元构成，基本处理单元由数据寄存器和两个配置值寄存器及运算单元构成，ROM数据输入数据寄存器，此数据为元素A，两个配置寄存器中元素分别为B、C，运算单元实现的是，有限域的三个元素A、B和C，先把元素A和B在有限域上做乘法运算，然后和元素C在有限域上做加法运算。这种Chien搜索计算模块结构为实现不同纠错能力变的更为简单，只需要配置相应数目的基本单元就可实现不同的纠错能力。 

Forney算法模块304用于求解错误值，该模块内具有若干相同的运算单元，只要根据不同的纠错数目的需要配置相应数目的运算单元就可以实现不同的纠错能力，在配置小数目纠错的情况下，可以屏蔽掉不做运算单元，节省功耗。 

FIFO模块305，所述FIFO模块305本身不属于解码器内部结构，是属于外部提供模块，在本发明中作为一个可选模块参与到RS解码过程中，用于内部的硬纠错操作。 

在FIFO模块305不存在的情况下，需要RS解码的数据从NAND读 写时序产生器输入RS解码器103，依次经过伴随式计算模块301、关键方程计算模块302、Chien搜索计算模块303和Forney算法模块304进行计算，在Chien搜索计算模块303中计算出错误的位置，在Forney算法模块304中计算出错误值，并将所述错误的位置和错误值输入软件层面去对读出数据进行纠错； 

在将FIFO模块305接入RS解码器103的情况下，将需要RS解码的数据从NAND读写时序产生器同时输入RS解码器103与FIFO模块305，输入RS解码器103的数据依次经过伴随式计算模块301、关键方程计算模块302、Chien搜索计算模块303和Forney算法模块304，其中Chien搜索计算模块303和Forney算法模块304分别将计算结果输入FIFO模块305，那么当解码完成后，FIFO模块305输出的数据就是在硬件层面上被纠正过的数据。 

纠错能力配置模块104，用于对整个系统纠错能力进行配置，如图7所示，该模块有两个接口，分别是手动配置接口和自适应配置接口，所述这两个接口通过选择器(MUX)与配置寄存器组模块连接，配置寄存器组模块由RS编码器配置模块和RS解码器配置模块组成，其中RS编码器配置模块用于配置RS编码器102的配置寄存器数值，RS解码器配置模块用于向RS解码器103中伴随式计算模块301、关键方程计算模块302和Chien搜索计算模块303分别提供配置值。 

NAND读写时序产生器105，该模块用于NANDFLASH读写时序的生成。 

本发明所述非易失性存储系统以NANDFLASH控制器的工作流程如下： 

当NANDFLASH控制器开始工作时，首先外部系统通过总线接口模块101传输指令对纠错能力配置模块104进行设置，由纠错能力配置模块104对RS编码器102和RS解码器103进行预配置，当控制器进行写操作时，外部数据由总线接口模块101输入控制器，经过RS编码器102和NAND读写时序产生器105由闪存接口写入存储单元，其间由RS编码器102对传输数据进行纠错，并将纠错使用配置器值反馈给纠错能力配置模块104，由纠错能力配置模块104将信息通过总线接口模块101反馈出去，如果纠错能力配置模块104接入的是手动配置接口则根据反馈信息进行手动调整，重新配置104中的RS编码器配置信，如果纠错能力配置模块104接 入的是自适应配置接口则根据反馈信息对RS编码器配置值进行自适应调整；当系统进行读操作时，数据由闪存接口输入NAND读写时序产生器105，经RS解码器103和总线接口模块101读出，其间由RS解码器103对读出数据进行纠错，并将纠错信息反馈给纠错能力配置模块104，由纠错能力配置模块104将信息通过总线接口模块101反馈出去，如果纠错能力配置模块104接入的是手动配置接口则根据反馈信息进行手动调整，重新配置104中的RS解码器配置值，如果纠错能力配置模块104接入的是自适应配置接口则根据反馈信息对RS编码器配置值进行自适应调整。 

本发明所述的手动配置是指通过软件为NANDFLASH控制器提供一种纠错方案，通过人为的去设定所述纠错能力配置模块104的可纠错数目，本发明在纠错能力配置模块104预留手动配置接口目的是使所述NANDFLASH控制器在实际应用更加灵活。 

所述自适应配置是指在硬件上根据具体的系统工作环境，采用自适应算法，计算出最优化的针对某个环境的纠错方案，其具体实现原理如图8所示， 

首先在开始时为纠错能力配置模块104提供一个最大数目的纠错配置值，然后检验操作过程中纠错能力配置模块104是否会出现超出其纠错能力的情况，如果在某一段时间内出现超出纠错能力配置模块104纠错能力的情况，则保持提供给纠错能力配置模块104当前最大纠错数目的配置值，如果检测后没有出现超出纠错能力的情况，则降低纠错能力，即降低纠错能力配置模块104的纠错配置值，将纠错配置值减少一个； 

然后再进行相同的测试，看是否出现超出纠错能力配置模块104纠错能力的情况，如果在这一段时间内出现超出纠错能力配置模块104纠错能力的情况，则提高纠错能力，即对当前纠错配置值增加一个，如果检测后没有出现超出纠错能力的情况，则降低纠错能力，即降低纠错能力配置模块104的纠错配置值，将纠错配置值减少一个；如此循环下去，这样在某种环境下系统工作一段时间以后，就可以形成一个比较稳定合理的纠错配置方案。 

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明/实用新型所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。 

Claims (9)

1.一种具有可变纠错能力的非易失性存储系统，该系统包括：系统总线接口模块(101)、RS编码器(102)、RS解码器(103)和NAND读写时序产生器(105)，数据通过系统总线经总线接口模块(101)、RS编码器(102)、NAND读写时序产生器(105)和闪存接口写入存储系统，通过闪存接口经NAND读写时序产生器(105)、RS解码器(103)和总线接口模块(101)进行读操作，其特征在于，所述系统还包括纠错能力配置模块(104)，该模块通过总线接口模块(101)与外界进行指令输入与纠错信息的反馈，所述纠错能力配置模块(104)根据指令分别对RS编码器(102)和RS解码器(103)进行纠错能力配置，并分别将从RS编码器(102)和RS解码器(103)得到的反馈信息通过总线接口模块(101)输出。 

2.如权利要求1所述一种具有可变纠错能力的非易失性存储系统，其特征在于，所述RS编码器(102)的配置寄存器个数最大值由硬件设置决定。 

3.如权利要求1所述一种具有可变纠错能力的非易失性存储系统，其特征在于，所述RS解码器(103)包括伴随式计算模块(301)、关键方程计算模块(302)、Chien搜索计算模块(303)和Forney算法模块(304)，将数据从NAND读写时序产生器输入至RS解码器(103)，依次经过伴随式计算模块(301)、关键方程计算模块(302)、Chien搜索计算模块(303)和Forney算法模块(304)进行计算，在Chien搜索计算模块(303)中计算出错误的位置，在Forney算法模块(304)中计算出错误值，并将所述错误的位置和错误值输入软件程序去对读出数据进行纠错。 

4.如权利要求3所述一种具有可变纠错能力的非易失性存储系统，其特征在于，所述RS解码器(103)可与外部FIFO模块(305)连接，数据输入RS解码器(103)的同时输入FIFO模块(305)，数据经RS解码器(103)解码计算后，Chien搜索计算模块(303)与Forney算法模块(304)分别将该计算结果输入FIFO模块(305)。 

5.如权利要求1至4任一所述一种具有可变纠错能力的非易失性存储系统，其特征在于，所述纠错能力配置模块(104)包括手动配置接口、自适应配置接口、选择器和配置寄存器组模块；纠错能力配置模块(104)通过选择器选择将手动配置接口或自适应配置接口接入总线接口模块 (101)，配置寄存器组模块通过外部指令对RS编码器(102)的配置寄存器数值及RS解码器(103)中的伴随式计算模块(301)、关键方程计算模块(302)和Chien搜索计算模块(303)的配置值进行配置。 

6.如权利要求3所述一种具有可变纠错能力的非易失性存储系统，其特征在于，所述关键方程计算模块(302)采用有逆的BM算法。

7.如权利要求3所述一种具有可变纠错能力的非易失性存储系统，其特征在于，所述Chien搜索计算模块(303)采用并行结构，把1k的ROM平均分成四个部分，同时输入4个处理模块进行运算。

8.应用如权利要求1所述的一种具有可变纠错能力的非易失性存储系统的纠错方法，其特征在于，该方法包括如下步骤：

步骤一：为纠错能力配置模块(104)设置系统硬件允许的最大纠错配置初始值；

步骤二：判断纠错能力配置模块(104)是否出现超出纠错配置值的情况；

步骤三：根据判断结果调整纠错能力配置模块(104)的配置情况；

步骤四：循环重复步骤二与步骤三，直到形成比较稳定合理的纠错配置方案。

9.如权利要求8所述一种具有可变纠错能力的非易失性存储系统纠错方法，其特征在于，所述步骤二判断纠错能力配置模块(104)是否出现超出纠错能力的情况，根据判断结果进行如下调制：

当纠错能力配置模块(104)出现超出纠错能力的情况时，如果当前纠错能力配置模块(104)的配置值为最大值时，所述步骤三保持纠错能力配置模块(104)的现有纠错配置，否则，所述步骤三将提高纠错能力配置模块(104)的纠错配置值；

当纠错能力配置模块(104)未出现超出纠错能力的情况时，所述步骤三将降低纠错能力配置模块(104)的纠错配置值。 

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