JPH056687A - アナログ信号記憶装置 - Google Patents
アナログ信号記憶装置Info
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- JPH056687A JPH056687A JP3042848A JP4284891A JPH056687A JP H056687 A JPH056687 A JP H056687A JP 3042848 A JP3042848 A JP 3042848A JP 4284891 A JP4284891 A JP 4284891A JP H056687 A JPH056687 A JP H056687A
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- Japan
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- analog signal
- signal
- converter
- chip
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Abstract
(57)【要約】
【目的】 Ａ／Ｄ，Ｄ／Ａ変換器とメモリを１チップ化
することでアナログ信号を扱うシステムにおけるデータ
の蓄積部の構成部品点数を減らして実装密度を向上させ
ると共に、Ａ／Ｄ，Ｄ／Ａ変換器とメモリ間の信号伝達
に要する遅延を小さくしてタイムマージンを減らして高
速化を図り、かつチップ内部の信号線が外部ノイズの影
響を受け難くして外部ノイズによる誤動作を防止できる
ようにする。 【構成】 アナログ信号をサンプリングしてディジタル
信号に変換するＡ／Ｄ変換器と、変換された信号を記憶
するランダム・アクセス・メモリと、メモリ部１から読
み出されたデータをアナログ信号に変換するＤ／Ａ変換
器を一つの半導体チップ上に形成した。 【効果】 アナログ信号を扱うシステムにおけるデータ
の蓄積部の構成部品点数を減らして実装密度を向上させ
ると共に、信号伝達に要するタイムマージンを小さくし
て高速化を図り、かつ外部ノイズによる誤動作を防止す
ることができる。
することでアナログ信号を扱うシステムにおけるデータ
の蓄積部の構成部品点数を減らして実装密度を向上させ
ると共に、Ａ／Ｄ，Ｄ／Ａ変換器とメモリ間の信号伝達
に要する遅延を小さくしてタイムマージンを減らして高
速化を図り、かつチップ内部の信号線が外部ノイズの影
響を受け難くして外部ノイズによる誤動作を防止できる
ようにする。 【構成】 アナログ信号をサンプリングしてディジタル
信号に変換するＡ／Ｄ変換器と、変換された信号を記憶
するランダム・アクセス・メモリと、メモリ部１から読
み出されたデータをアナログ信号に変換するＤ／Ａ変換
器を一つの半導体チップ上に形成した。 【効果】 アナログ信号を扱うシステムにおけるデータ
の蓄積部の構成部品点数を減らして実装密度を向上させ
ると共に、信号伝達に要するタイムマージンを小さくし
て高速化を図り、かつ外部ノイズによる誤動作を防止す
ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶技術さらに
はアナログ信号を半導体記憶装置に記憶する場合に適用
して特に有効な技術に関し、例えばアナログ−ディジタ
ル変換回路とＲＡＭ（ランダム・アクセス・メモリ）と
を内蔵した半導体記憶装置に利用して有効な技術に関す
る。
はアナログ信号を半導体記憶装置に記憶する場合に適用
して特に有効な技術に関し、例えばアナログ−ディジタ
ル変換回路とＲＡＭ（ランダム・アクセス・メモリ）と
を内蔵した半導体記憶装置に利用して有効な技術に関す
る。
【０００２】
【従来の技術】近年、ビデオ機器やディジタルオシロス
コープのような計測機器においては、音声信号や画像信
号、サンプリング波形信号等のアナログ信号をディジタ
ル変換して半導体メモリに記憶し、要求に応じて速やか
にアナログ信号に変換して再現する機能を有するものが
提供されるようになってきた。従来、この種の機器は、
アナログ信号をサンプリングしてディジタル信号に変換
するＡ／Ｄ変換器と、ダイナミックＲＡＭのようなディ
ジタルメモリと、記憶データをアナログ信号に変換する
Ｄ／Ａ変換器とから構成されており、これらの部品は別
々のＩＣによって構成されていた（ディジタル・オシロ
スコープに関しては、日経ＢＰ社発行「日経エレクトロ
ニクス」１９８９年１１月１３日号、第１８９頁〜第１
９７頁に記載がある）。
コープのような計測機器においては、音声信号や画像信
号、サンプリング波形信号等のアナログ信号をディジタ
ル変換して半導体メモリに記憶し、要求に応じて速やか
にアナログ信号に変換して再現する機能を有するものが
提供されるようになってきた。従来、この種の機器は、
アナログ信号をサンプリングしてディジタル信号に変換
するＡ／Ｄ変換器と、ダイナミックＲＡＭのようなディ
ジタルメモリと、記憶データをアナログ信号に変換する
Ｄ／Ａ変換器とから構成されており、これらの部品は別
々のＩＣによって構成されていた（ディジタル・オシロ
スコープに関しては、日経ＢＰ社発行「日経エレクトロ
ニクス」１９８９年１１月１３日号、第１８９頁〜第１
９７頁に記載がある）。
【０００３】
【発明が解決しようとする課題】従来のアナログ信号を
扱うシステムにおけるデータの蓄積部は、Ａ／Ｄ変換器
とディジタルメモリとＤ／Ａ変換器が別チップにより構
成されているため、システムを構成する部品点数が多く
なって実装密度が低下するとともに、チップ間の信号伝
達タイミングのずれによる誤動作を防止するには大きな
タイムマージンが必要となるので、システムの処理スピ
ードが低下する。また、チップ間の接続はプリント基板
上の結線によることとなるため、外部ノイズの影響を受
けやすいという問題点があった。
扱うシステムにおけるデータの蓄積部は、Ａ／Ｄ変換器
とディジタルメモリとＤ／Ａ変換器が別チップにより構
成されているため、システムを構成する部品点数が多く
なって実装密度が低下するとともに、チップ間の信号伝
達タイミングのずれによる誤動作を防止するには大きな
タイムマージンが必要となるので、システムの処理スピ
ードが低下する。また、チップ間の接続はプリント基板
上の結線によることとなるため、外部ノイズの影響を受
けやすいという問題点があった。
【０００４】本発明は、上記のような問題点に着目して
なされたもので、その目的とするところは、アナログ信
号を扱うシステムにおけるデータの蓄積部の構成部品点
数を減らして実装密度を向上させると共に、信号伝達に
要するタイムマージンを小さくして高速化を図り、かつ
外部ノイズによる誤動作を防止することにある。この発
明の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。
なされたもので、その目的とするところは、アナログ信
号を扱うシステムにおけるデータの蓄積部の構成部品点
数を減らして実装密度を向上させると共に、信号伝達に
要するタイムマージンを小さくして高速化を図り、かつ
外部ノイズによる誤動作を防止することにある。この発
明の前記ならびにそのほかの目的と新規な特徴について
は、本明細書の記述および添附図面から明らかになるで
あろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、アナログ信号をサンプリングし
てディジタル信号に変換するＡ／Ｄ変換器と、変換され
た信号を記憶するランダム・アクセス・メモリと、メモ
リ部から読み出されたデータをアナログ信号に変換する
Ｄ／Ａ変換器を一つの半導体チップ上に形成するように
したものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、アナログ信号をサンプリングし
てディジタル信号に変換するＡ／Ｄ変換器と、変換され
た信号を記憶するランダム・アクセス・メモリと、メモ
リ部から読み出されたデータをアナログ信号に変換する
Ｄ／Ａ変換器を一つの半導体チップ上に形成するように
したものである。
【０００６】
【作用】上記した手段によれば、アナログ信号を扱うシ
ステムにおけるデータの蓄積部が一つのチップで構成さ
れるため、部品点数が低減されると共に、Ａ／Ｄ，Ｄ／
Ａ変換器とメモリ間の接続配線はチップ上にあるので信
号伝達に要する遅延が小さくなってタイムマージンを減
らすことができ、かつチップ内部の信号線は外部ノイズ
の影響を受け難いため、ノイズによる回路の誤動作を防
止するという上記目的を達成することができる。
ステムにおけるデータの蓄積部が一つのチップで構成さ
れるため、部品点数が低減されると共に、Ａ／Ｄ，Ｄ／
Ａ変換器とメモリ間の接続配線はチップ上にあるので信
号伝達に要する遅延が小さくなってタイムマージンを減
らすことができ、かつチップ内部の信号線は外部ノイズ
の影響を受け難いため、ノイズによる回路の誤動作を防
止するという上記目的を達成することができる。
【０００７】
【実施例】図１には本発明に係るアナログ信号記憶装置
の一実施例が示されている。特に制限されないが、図中
鎖線Ａで囲まれた各回路ブロックは単結晶シリコン基板
のような一個の半導体チップ上において形成される。こ
の実施例では、ダイナミックＲＡＭからなるランダム・
アクセス・メモリ部１と、該ランダム・アクセス・メモ
リ部１への入力信号をＡ／Ｄ変換するＡ／Ｄ変換回路２
と３およびランダム・アクセス・メモリ部１の出力をア
ナログ信号に変換して外部へ出力するＤ／Ａ変換回路４
と、上記Ａ／Ｄ変換回路２，３およびＤ／Ａ変換回路４
の動作を制御する制御回路５とが、同一チップ上に設け
られている。特に制限されないが、この実施例ではラン
ダム・アクセス・メモリ部１へのアドレスがアナログ信
号としてチップＡに入力されるようになっている。
の一実施例が示されている。特に制限されないが、図中
鎖線Ａで囲まれた各回路ブロックは単結晶シリコン基板
のような一個の半導体チップ上において形成される。こ
の実施例では、ダイナミックＲＡＭからなるランダム・
アクセス・メモリ部１と、該ランダム・アクセス・メモ
リ部１への入力信号をＡ／Ｄ変換するＡ／Ｄ変換回路２
と３およびランダム・アクセス・メモリ部１の出力をア
ナログ信号に変換して外部へ出力するＤ／Ａ変換回路４
と、上記Ａ／Ｄ変換回路２，３およびＤ／Ａ変換回路４
の動作を制御する制御回路５とが、同一チップ上に設け
られている。特に制限されないが、この実施例ではラン
ダム・アクセス・メモリ部１へのアドレスがアナログ信
号としてチップＡに入力されるようになっている。
【０００８】上記ランダム・アクセス・メモリ部１は、
アドレスデコーダやメモリセルアレイ、センスアンプ、
Ａ／Ｄ変換回路２，３の変換結果を保持するアドレスレ
ジスタとデータレジスタおよびそれらの動作タイミング
やメモリセルのリフレッシュ動作を制御する制御回路等
により構成されている。また、この実施例では、外部か
ら供給される単一の電源電圧Ｖccに基づいて内部のラン
ダム・アクセス・メモリ部１に適した３−５Ｖの電源電
圧Ｖcc１と、Ａ／Ｄ変換回路２，３およびＤ／Ａ変換回
路４に適した電源電圧Ｖcc２を発生する電源電圧変換回
路６が設けられている。上記制御回路５は外部から供給
されるチップセレクト信号ＣＳのような制御信号に基づ
いてサンプリングクロックφｓを発生したり、発振器を
内蔵し、Ａ／Ｄ，Ｄ／Ａ変換に必要なタイミングクロッ
クφｓを発生してＡ／Ｄ変換回路２，３おびＤ／Ａ変換
回路４に供給するようにされている。
アドレスデコーダやメモリセルアレイ、センスアンプ、
Ａ／Ｄ変換回路２，３の変換結果を保持するアドレスレ
ジスタとデータレジスタおよびそれらの動作タイミング
やメモリセルのリフレッシュ動作を制御する制御回路等
により構成されている。また、この実施例では、外部か
ら供給される単一の電源電圧Ｖccに基づいて内部のラン
ダム・アクセス・メモリ部１に適した３−５Ｖの電源電
圧Ｖcc１と、Ａ／Ｄ変換回路２，３およびＤ／Ａ変換回
路４に適した電源電圧Ｖcc２を発生する電源電圧変換回
路６が設けられている。上記制御回路５は外部から供給
されるチップセレクト信号ＣＳのような制御信号に基づ
いてサンプリングクロックφｓを発生したり、発振器を
内蔵し、Ａ／Ｄ，Ｄ／Ａ変換に必要なタイミングクロッ
クφｓを発生してＡ／Ｄ変換回路２，３おびＤ／Ａ変換
回路４に供給するようにされている。
【０００９】上記実施例のアナログ信号記憶装置は、外
部から記憶すべきアナログ信号Ａinがデータ入力端子１
１に入力されるとＡ／Ｄ変換回路３によってディジタル
値に変換されて、そのときアドレス入力端子１３に入力
されているアナログアドレス信号ＡＡＤがＡ／Ｄ変換回
路２によって変換されたディジタルアドレスコードの示
すアドレスに格納される。このとき、ランダム・アクセ
ス・メモリ部１として例えば８ビット並列読出し書込み
可能ないわゆる×８構成のものを使用すれば１アナログ
サンプル値を１メモリサイクルでランダム・アクセス・
メモリ部１へ書き込んだり読み出したりすることができ
る。
部から記憶すべきアナログ信号Ａinがデータ入力端子１
１に入力されるとＡ／Ｄ変換回路３によってディジタル
値に変換されて、そのときアドレス入力端子１３に入力
されているアナログアドレス信号ＡＡＤがＡ／Ｄ変換回
路２によって変換されたディジタルアドレスコードの示
すアドレスに格納される。このとき、ランダム・アクセ
ス・メモリ部１として例えば８ビット並列読出し書込み
可能ないわゆる×８構成のものを使用すれば１アナログ
サンプル値を１メモリサイクルでランダム・アクセス・
メモリ部１へ書き込んだり読み出したりすることができ
る。
【００１０】図２には上記Ａ／Ｄ変換回路２および３の
１チップ化に適した具体的構成例が示されている。図２
に示されているＡ／Ｄ変換器はいわゆる電荷再配分型Ａ
／Ｄ変換器であって、図２においてＣ１，Ｃ２，Ｃ３，
Ｃ４，Ｃ５は各々２のｎ乗の重み付けをされたキャパシ
タで、これらのキャパシタの一方の電極端子は共通のノ
ードＮ１に接続されている。また、各キャパシタＣ１，
Ｃ２，Ｃ３，Ｃ４，Ｃ５の他方の電極端子はスイッチＳ
１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を介してサンプリング端子
２１または基準電圧供給端子２２に接続可能にされてい
る。このうち、サンプリング端子２１にはスイッチＳ０
を介してアナログ入力信号Ａinまたは接地電位（０Ｖ）
が選択的に供給され、基準電圧供給端子２２にはスイッ
チＳ１０を介して基準電圧＋Ｖrefまたは−Ｖrefが選択
的に印加されるように構成されている。さらに、上記共
通ノードＮ１には、コンパレータ２３が接続され、その
反転入力端子にノードＮ１の電位Ｖｃが、また非反転入
力端子には比較電位として接地電位が印加されている。
そして、上記コンパレータ２３の出力信号は上記制御回
路５に供給され、その正負がビットごとに判定され、そ
の判定結果に基づいて上記スイッチＳ１−Ｓ５およびＳ
１０の切換信号Ｃを発生するように構成されている。な
お、Ｓｒはリセット用のスイッチである。
１チップ化に適した具体的構成例が示されている。図２
に示されているＡ／Ｄ変換器はいわゆる電荷再配分型Ａ
／Ｄ変換器であって、図２においてＣ１，Ｃ２，Ｃ３，
Ｃ４，Ｃ５は各々２のｎ乗の重み付けをされたキャパシ
タで、これらのキャパシタの一方の電極端子は共通のノ
ードＮ１に接続されている。また、各キャパシタＣ１，
Ｃ２，Ｃ３，Ｃ４，Ｃ５の他方の電極端子はスイッチＳ
１，Ｓ２，Ｓ３，Ｓ４，Ｓ５を介してサンプリング端子
２１または基準電圧供給端子２２に接続可能にされてい
る。このうち、サンプリング端子２１にはスイッチＳ０
を介してアナログ入力信号Ａinまたは接地電位（０Ｖ）
が選択的に供給され、基準電圧供給端子２２にはスイッ
チＳ１０を介して基準電圧＋Ｖrefまたは−Ｖrefが選択
的に印加されるように構成されている。さらに、上記共
通ノードＮ１には、コンパレータ２３が接続され、その
反転入力端子にノードＮ１の電位Ｖｃが、また非反転入
力端子には比較電位として接地電位が印加されている。
そして、上記コンパレータ２３の出力信号は上記制御回
路５に供給され、その正負がビットごとに判定され、そ
の判定結果に基づいて上記スイッチＳ１−Ｓ５およびＳ
１０の切換信号Ｃを発生するように構成されている。な
お、Ｓｒはリセット用のスイッチである。
【００１１】次に、上記Ａ／Ｄ変換回路の動作を図３を
用いて簡単に説明する。制御回路５は、チップ選択前に
リセット用のスイッチＳｒをオンさせかつスイッチＳ０
を接地点側に切り替えて、キャパシタＣ１，Ｃ２，Ｃ
３，Ｃ４，Ｃ５の電荷をディスチャージしておく。そし
て、チップセレクト信号ＣＳのロウレベルへの立下がり
を検出すると、サンプリングクロックφｓを発生してス
イッチＳ０を入力端子１１または１３側に切り替えてア
ナログ入力信号Ａinをサンプリングする。すると、キャ
パシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に入力信号Ａinに
応じた電荷がチャージされる。それから、再びスイッチ
Ｓ０を接地点側に切り替えて共通ノードＮ１に−Ａinが
出力されるようにする。そして、そのときのコンパレー
タ２３の出力信号から入力信号Ａinの正負を判定し、入
力信号Ａinが正であればスイッチＳ１０を基準電圧＋Ｖ
ref側に切り換え、入力信号Ａinが負であればスイッチ
Ｓ１０を基準電圧−Ｖref側に切り換える。図３にはそ
の判定の結果が正であった場合が示されている。これに
よって、スイッチＳ１０は＋Ｖref側に切り換えられ
る。
用いて簡単に説明する。制御回路５は、チップ選択前に
リセット用のスイッチＳｒをオンさせかつスイッチＳ０
を接地点側に切り替えて、キャパシタＣ１，Ｃ２，Ｃ
３，Ｃ４，Ｃ５の電荷をディスチャージしておく。そし
て、チップセレクト信号ＣＳのロウレベルへの立下がり
を検出すると、サンプリングクロックφｓを発生してス
イッチＳ０を入力端子１１または１３側に切り替えてア
ナログ入力信号Ａinをサンプリングする。すると、キャ
パシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５に入力信号Ａinに
応じた電荷がチャージされる。それから、再びスイッチ
Ｓ０を接地点側に切り替えて共通ノードＮ１に−Ａinが
出力されるようにする。そして、そのときのコンパレー
タ２３の出力信号から入力信号Ａinの正負を判定し、入
力信号Ａinが正であればスイッチＳ１０を基準電圧＋Ｖ
ref側に切り換え、入力信号Ａinが負であればスイッチ
Ｓ１０を基準電圧−Ｖref側に切り換える。図３にはそ
の判定の結果が正であった場合が示されている。これに
よって、スイッチＳ１０は＋Ｖref側に切り換えられ
る。
【００１２】次に、スイッチＳ１，Ｓ２，Ｓ３，Ｓ４は
サンプリング端子２１側に接続したままして切換信号Ｃ
によってスイッチＳ５を基準電圧端子２２側に切り替
え、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の電荷を
再配分してノードＮ１の電位Ｖｃと接地電位とをコンパ
レータで比較して第１ビットの判定を行なう。これとと
もに、判定結果Ｇをランダム・アクセス・メモリ部１へ
送ってランダム・アクセス・メモリ部１内のアドレスレ
ジスタもしくはデータレジスタの最下位ビットに上記判
定結果Ｇをセットする。図３には第１ビットの判定の結
果が正であった場合が示されている。次に、スイッチＳ
５およびＳ１，Ｓ２，Ｓ３を接地点側にし、スイッチＳ
４をＶref側に切り換えて第２ビットの判定を行ない、
ランダム・アクセス・メモリ部１内のアドレスレジスタ
もしくはデータレジスタの第２ビットに判定結果Ｇをセ
ットする。以下、第ｎビットまで上記動作を繰返し、全
ビットの判定が終了した時点で上記アドレスレジスタに
セットされたコードの示すアドレスに、上記データレジ
スタの保持データを一括して書き込んで１つのサンプリ
ング値の記憶が終了する。
サンプリング端子２１側に接続したままして切換信号Ｃ
によってスイッチＳ５を基準電圧端子２２側に切り替
え、キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５の電荷を
再配分してノードＮ１の電位Ｖｃと接地電位とをコンパ
レータで比較して第１ビットの判定を行なう。これとと
もに、判定結果Ｇをランダム・アクセス・メモリ部１へ
送ってランダム・アクセス・メモリ部１内のアドレスレ
ジスタもしくはデータレジスタの最下位ビットに上記判
定結果Ｇをセットする。図３には第１ビットの判定の結
果が正であった場合が示されている。次に、スイッチＳ
５およびＳ１，Ｓ２，Ｓ３を接地点側にし、スイッチＳ
４をＶref側に切り換えて第２ビットの判定を行ない、
ランダム・アクセス・メモリ部１内のアドレスレジスタ
もしくはデータレジスタの第２ビットに判定結果Ｇをセ
ットする。以下、第ｎビットまで上記動作を繰返し、全
ビットの判定が終了した時点で上記アドレスレジスタに
セットされたコードの示すアドレスに、上記データレジ
スタの保持データを一括して書き込んで１つのサンプリ
ング値の記憶が終了する。
【００１３】図４にはＤ／Ａ変換回路４の具体的構成例
が示されている。同図においてＣ１１，Ｃ１２，Ｃ１
３，Ｃ１４は各々２のｎ乗の重み付けをされたキャパシ
タで、これらのキャパシタの一方の電極端子は共通の出
力ノードＮｏに接続されている。また、上記出力ノード
Ｎｏと接地点との間にはキャパシタＣ１１と同一容量を
もつキャパシタＣ１０が接続されている。一方、上記各
キャパシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４の他方の電
極端子はスイッチ対Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４を
介して基準電圧端子２４または接地点に接続可能にされ
ている。上記スイッチ対Ｓ１１−Ｓ１４は、ランダム・
アクセス・メモリ部１から読み出されたデータを保持す
るデータレジスタ３０の各ビットの値「１」，「０」に
よって基準電圧端子２４または接地点に接続され、各キ
ャパシタ間で電荷を再配分することで、共通ノードＮｏ
に出力電圧Ｖｏを得る。共通ノードＮｏには、ボルテー
ジフォロワのような電圧バッファ３１が接続されてい
て、インピーダンス変換して外部へ出力するように構成
されている。
が示されている。同図においてＣ１１，Ｃ１２，Ｃ１
３，Ｃ１４は各々２のｎ乗の重み付けをされたキャパシ
タで、これらのキャパシタの一方の電極端子は共通の出
力ノードＮｏに接続されている。また、上記出力ノード
Ｎｏと接地点との間にはキャパシタＣ１１と同一容量を
もつキャパシタＣ１０が接続されている。一方、上記各
キャパシタＣ１１，Ｃ１２，Ｃ１３，Ｃ１４の他方の電
極端子はスイッチ対Ｓ１１，Ｓ１２，Ｓ１３，Ｓ１４を
介して基準電圧端子２４または接地点に接続可能にされ
ている。上記スイッチ対Ｓ１１−Ｓ１４は、ランダム・
アクセス・メモリ部１から読み出されたデータを保持す
るデータレジスタ３０の各ビットの値「１」，「０」に
よって基準電圧端子２４または接地点に接続され、各キ
ャパシタ間で電荷を再配分することで、共通ノードＮｏ
に出力電圧Ｖｏを得る。共通ノードＮｏには、ボルテー
ジフォロワのような電圧バッファ３１が接続されてい
て、インピーダンス変換して外部へ出力するように構成
されている。
【００１４】図５および図６には、上記実施例のアナロ
グ信号記憶装置をディジタルオシロスコープにおけるサ
ンプリング信号の記憶に利用する場合の信号波形例が示
されている。これらのうち、図５はサンプリングされる
アナログ信号Ａin、図６はアドレスとして入力される信
号である。この実施例では、掃引用のこぎり波をアドレ
ス信号ＡＡＤとして利用しており、こののこぎり波を上
記実施例の記憶装置のアドレス入力端子１３に入力し
て、図７に示すようなクロックφｓによってサンプリン
グし、記憶位置を得るとともに、そのときデータ入力端
子１１に入力されているアナログ信号Ａinの電圧値を同
じくクロックφｓによってサンプリングしてディジタル
化し、上記記憶位置に格納するようになっている。読み
出しも同様に掃引用のこぎり波を用いて行なうことにな
る。
グ信号記憶装置をディジタルオシロスコープにおけるサ
ンプリング信号の記憶に利用する場合の信号波形例が示
されている。これらのうち、図５はサンプリングされる
アナログ信号Ａin、図６はアドレスとして入力される信
号である。この実施例では、掃引用のこぎり波をアドレ
ス信号ＡＡＤとして利用しており、こののこぎり波を上
記実施例の記憶装置のアドレス入力端子１３に入力し
て、図７に示すようなクロックφｓによってサンプリン
グし、記憶位置を得るとともに、そのときデータ入力端
子１１に入力されているアナログ信号Ａinの電圧値を同
じくクロックφｓによってサンプリングしてディジタル
化し、上記記憶位置に格納するようになっている。読み
出しも同様に掃引用のこぎり波を用いて行なうことにな
る。
【００１５】なお、上記実施例では、ランダム・アクセ
ス・メモリ部１のアドレスがアナログ信号で与えられる
場合について示されているが、アドレスは一般のＩＣメ
モリのようにディジタルコードで与えられるようにされ
ていてもよい。図８にはそのような場合の実施例が示さ
れている。チップＡには、ディジタルアドレスコードが
入力される複数の外部端子１４が設けられている。さら
に、この実施例では、データ入出力端子１１，１２とは
別個に、チップＡに記憶データをランダム・アクセス・
メモリ部１からディジタル信号のまま出力する端子１５
が設けられている。なお、アドレスがコードで入力され
ることからアドレス用のＡ／Ｄ変換回路２は設けられて
いない。他の構成および動作は図１の記憶装置と同様で
ある。ただし、図８のような構成とした場合には、Ａ／
Ｄ変換回路３で変換されたデータを全ビット同時にラン
ダム・アクセス・メモリ部１内に書き込む代わりに、例
えばチップ内にアドレスカウンタを設けて外部からのア
ドレスコードＡｃをカウンタの上位にセットし、図９に
示すように下位ビットをクロックφｓによってインクリ
メントしながら、Ａ／Ｄ変換回路３で変換されたデータ
（ビット判定結果Ｇ）を１ビットずつ逐次ランダム・ア
クセス・メモリ部１内に書き込んで行くように構成する
ことも可能である。
ス・メモリ部１のアドレスがアナログ信号で与えられる
場合について示されているが、アドレスは一般のＩＣメ
モリのようにディジタルコードで与えられるようにされ
ていてもよい。図８にはそのような場合の実施例が示さ
れている。チップＡには、ディジタルアドレスコードが
入力される複数の外部端子１４が設けられている。さら
に、この実施例では、データ入出力端子１１，１２とは
別個に、チップＡに記憶データをランダム・アクセス・
メモリ部１からディジタル信号のまま出力する端子１５
が設けられている。なお、アドレスがコードで入力され
ることからアドレス用のＡ／Ｄ変換回路２は設けられて
いない。他の構成および動作は図１の記憶装置と同様で
ある。ただし、図８のような構成とした場合には、Ａ／
Ｄ変換回路３で変換されたデータを全ビット同時にラン
ダム・アクセス・メモリ部１内に書き込む代わりに、例
えばチップ内にアドレスカウンタを設けて外部からのア
ドレスコードＡｃをカウンタの上位にセットし、図９に
示すように下位ビットをクロックφｓによってインクリ
メントしながら、Ａ／Ｄ変換回路３で変換されたデータ
（ビット判定結果Ｇ）を１ビットずつ逐次ランダム・ア
クセス・メモリ部１内に書き込んで行くように構成する
ことも可能である。
【００１６】上記実施例では、データ入出力端子１１，
１２とは別個に、チップＡにランダム・アクセス・メモ
リ部１からディジタル信号のまま出力する端子１５を設
けているため、メモリに記憶された計測データをマイク
ロコンピュータ等によって数値処理することが可能とな
る。なお、アドレス入力に関しても、上記ディジタルア
ドレス入力端子１４とともに第１の実施例のようなアナ
ログアドレス入力端子１３とＡ／Ｄ変換回路２を設け、
いずれの形式でもアドレスを入力することができるよう
に構成しても良い。さらに、上記実施例では、ディジタ
ルメモリ部１にダイナミック型ＲＡＭを使用している
が、ダイナミック型ＲＡＭの代わりにスタティック型Ｒ
ＡＭを用いるようにしても良いこととはもちろんであ
る。
１２とは別個に、チップＡにランダム・アクセス・メモ
リ部１からディジタル信号のまま出力する端子１５を設
けているため、メモリに記憶された計測データをマイク
ロコンピュータ等によって数値処理することが可能とな
る。なお、アドレス入力に関しても、上記ディジタルア
ドレス入力端子１４とともに第１の実施例のようなアナ
ログアドレス入力端子１３とＡ／Ｄ変換回路２を設け、
いずれの形式でもアドレスを入力することができるよう
に構成しても良い。さらに、上記実施例では、ディジタ
ルメモリ部１にダイナミック型ＲＡＭを使用している
が、ダイナミック型ＲＡＭの代わりにスタティック型Ｒ
ＡＭを用いるようにしても良いこととはもちろんであ
る。
【００１７】以上説明したように本発明は、アナログ信
号をサンプリングしてディジタル信号に変換するＡ／Ｄ
変換器と、変換された信号を記憶するランダム・アクセ
ス・メモリと、メモリ部から読み出されたデータをアナ
ログ信号に変換するＤ／Ａ変換器を一つの半導体チップ
上に形成するようにしたので、アナログ信号を扱うシス
テムにおけるデータの蓄積部が一つのチップで構成され
るため、部品点数が低減されると共に、Ａ／Ｄ，Ｄ／Ａ
変換器とメモリ間の接続配線はチップ上にあるので信号
伝達に要する遅延が小さくなってタイムマージンを減ら
すことができ、かつチップ内部の信号線は外部ノイズの
影響を受け難いためノイズによる回路の誤動作を防止す
ることができるという効果がある。
号をサンプリングしてディジタル信号に変換するＡ／Ｄ
変換器と、変換された信号を記憶するランダム・アクセ
ス・メモリと、メモリ部から読み出されたデータをアナ
ログ信号に変換するＤ／Ａ変換器を一つの半導体チップ
上に形成するようにしたので、アナログ信号を扱うシス
テムにおけるデータの蓄積部が一つのチップで構成され
るため、部品点数が低減されると共に、Ａ／Ｄ，Ｄ／Ａ
変換器とメモリ間の接続配線はチップ上にあるので信号
伝達に要する遅延が小さくなってタイムマージンを減ら
すことができ、かつチップ内部の信号線は外部ノイズの
影響を受け難いためノイズによる回路の誤動作を防止す
ることができるという効果がある。
【００１８】また、メモリ部の記憶位置を示すアドレス
をアナログ信号によって与えるようにしたため、アドレ
ス入力端子が１つですみ、通常の半導体メモリに比べて
外部端子数が少なくなるという効果がある。さらに、上
記実施例では、Ａ／Ｄ，Ｄ／Ａ変換器としてスイッチド
・キャパシタを利用した電荷再配分型変換器を用いてい
るため、ＭＯＳ型半導体メモリとプロセスの整合性がよ
く１チップ化し易いとともに、半導体集積回路化したと
きの変換精度も高いという効果がある。
をアナログ信号によって与えるようにしたため、アドレ
ス入力端子が１つですみ、通常の半導体メモリに比べて
外部端子数が少なくなるという効果がある。さらに、上
記実施例では、Ａ／Ｄ，Ｄ／Ａ変換器としてスイッチド
・キャパシタを利用した電荷再配分型変換器を用いてい
るため、ＭＯＳ型半導体メモリとプロセスの整合性がよ
く１チップ化し易いとともに、半導体集積回路化したと
きの変換精度も高いという効果がある。
【００１９】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、内部回路に必要な複数の電源電圧を一つの
電源電圧に基づいて発生する電源電圧変換回路をチップ
内部に設けているが、電源電圧変換回路を設ける代わり
に複数の電源電圧端子をチップに設けるようにしても良
い。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、内部回路に必要な複数の電源電圧を一つの
電源電圧に基づいて発生する電源電圧変換回路をチップ
内部に設けているが、電源電圧変換回路を設ける代わり
に複数の電源電圧端子をチップに設けるようにしても良
い。
【００２０】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるディジ
タルオシロスコープに適用したものについて説明した
が、本発明はそれに限定されるものでなく、ビデオ機器
その他アナログ信号を扱うシステム一般に利用すること
ができる。
なされた発明をその背景となった利用分野であるディジ
タルオシロスコープに適用したものについて説明した
が、本発明はそれに限定されるものでなく、ビデオ機器
その他アナログ信号を扱うシステム一般に利用すること
ができる。
【００２１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、アナログ信号を扱うシステ
ムにおけるデータの蓄積部の構成部品点数を減らして実
装密度を向上させると共に、信号伝達に要するタイムマ
ージンを小さくして高速化を図り、かつ外部ノイズによ
る誤動作を防止することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、アナログ信号を扱うシステ
ムにおけるデータの蓄積部の構成部品点数を減らして実
装密度を向上させると共に、信号伝達に要するタイムマ
ージンを小さくして高速化を図り、かつ外部ノイズによ
る誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明に係るアナログ信号記憶装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】１チップ化に適したＡ／Ｄ変換回路の具体的構
成例を示す回路図である。
成例を示す回路図である。
【図３】上記実施例のＡ／Ｄ変換回路の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図４】Ｄ／Ａ変換回路４の具体的構成例を示す回路図
である。
である。
【図５】本発明のアナログ信号記憶装置をディジタルオ
シロスコープにおけるサンプリング信号の記憶に利用す
る場合の信号波形例を示す波形図である。
シロスコープにおけるサンプリング信号の記憶に利用す
る場合の信号波形例を示す波形図である。
【図６】本発明のアナログ信号記憶装置をディジタルオ
シロスコープにおけるサンプリング信号の記憶に利用す
る場合の他の信号波形例を示す波形図である。
シロスコープにおけるサンプリング信号の記憶に利用す
る場合の他の信号波形例を示す波形図である。
【図７】入力信号をサンプリングするクロックの一例を
示す波形図である。
示す波形図である。
【図８】本発明に係るアナログ信号記憶装置の他の実施
例を示すブロック図である。
例を示すブロック図である。
【図９】上記実施例のアナログ信号記憶装置の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
１ ランダム・アクセス・メモリ部
２ Ａ／Ｄ変換回路
３ Ａ／Ｄ変換回路
４ Ｄ／Ａ変換回路
５ 制御回路
１１ データ入力端子
１２ データ出力端子
１３ アドレス入力端子
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成４年６月２６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、アナログ信号を扱うシステ
ムにおけるデータの蓄積部の構成部品点数を減らして実
装密度を向上させると共に、信号伝達に要するタイムマ
ージンを小さくして高速化を図り、かつ外部ノイズによ
る誤動作を防止することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、アナログ信号を扱うシステ
ムにおけるデータの蓄積部の構成部品点数を減らして実
装密度を向上させると共に、信号伝達に要するタイムマ
ージンを小さくして高速化を図り、かつ外部ノイズによ
る誤動作を防止することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】本発明に係るアナログ信号記憶装置の一実施例
を示すブロック図である。
を示すブロック図である。
【図２】１チップ化に適したＡ／Ｄ変換回路の具体的構
成例を示す回路図である。
成例を示す回路図である。
【図３】上記実施例のＡ／Ｄ変換回路の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図４】Ｄ／Ａ変換回路４の具体的構成例を示す回路図
である。
である。
【図５】本発明のアナログ信号記憶装置をディジタルオ
シロスコープにおけるサンプリング信号の記憶に利用す
る場合の信号波形例を示す波形図である。
シロスコープにおけるサンプリング信号の記憶に利用す
る場合の信号波形例を示す波形図である。
【図６】本発明のアナログ信号記憶装置をディジタルオ
シロスコープにおけるサンプリング信号の記憶に利用す
る場合の他の信号波形例を示す波形図である。
シロスコープにおけるサンプリング信号の記憶に利用す
る場合の他の信号波形例を示す波形図である。
【図７】入力信号をサンプリングするクロックの一例を
示す波形図である。
示す波形図である。
【図８】本発明に係るアナログ信号記憶装置の他の実施
例を示すブロック図である。
例を示すブロック図である。
【図９】上記実施例のアナログ信号記憶装置の動作を説
明するタイミングチャートである。
明するタイミングチャートである。
【符号の説明】
１ ランダム・アクセス・メモリ部
２ Ａ／Ｄ変換回路
３ Ａ／Ｄ変換回路
４ Ｄ／Ａ変換回路
５ 制御回路
１１ データ入力端子
１２ データ出力端子
１３ アドレス入力端子
Claims (3)
- 【請求項１】 アナログ信号をサンプリングしてディジ
タル信号に変換するＡ／Ｄ変換器と、変換された信号を
記憶するランダム・アクセス・メモリと、メモリ部から
読出されたデータをアナログ信号に変換するＤ／Ａ変換
器とが一つの半導体チップ上に形成されてなることを特
徴とするアナログ信号記憶装置。 - 【請求項２】 上記ランダム・アクセス・メモリの記憶
位置を示すアドレスはアナログ信号によって与えられ、
アナログ信号をディジタルアドレスコードに変換するＡ
／Ｄ変換器が設けられていることを特徴とする請求項１
記載のアナログ信号記憶装置。 - 【請求項３】 上記Ａ／Ｄ変換器およびＤ／Ａ変換器
は、スイッチド・キャパシタを用いた電荷再配分型変換
器で構成されていることを特徴とする請求項１または２
記載のアナログ信号記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042848A JPH056687A (ja) | 1991-02-14 | 1991-02-14 | アナログ信号記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3042848A JPH056687A (ja) | 1991-02-14 | 1991-02-14 | アナログ信号記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH056687A true JPH056687A (ja) | 1993-01-14 |
Family
ID=12647428
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3042848A Pending JPH056687A (ja) | 1991-02-14 | 1991-02-14 | アナログ信号記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH056687A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10170811B2 (en) | 2013-01-14 | 2019-01-01 | Gentherm Incorporated | Thermoelectric-based thermal management of electrical devices |
| US10236547B2 (en) | 2013-10-29 | 2019-03-19 | Gentherm Incorporated | Battery thermal management systems including heat spreaders with thermoelectric devices |
| US10270141B2 (en) | 2013-01-30 | 2019-04-23 | Gentherm Incorporated | Thermoelectric-based thermal management system |
| US10337770B2 (en) | 2011-07-11 | 2019-07-02 | Gentherm Incorporated | Thermoelectric-based thermal management of electrical devices |
| US10700393B2 (en) | 2014-09-12 | 2020-06-30 | Gentherm Incorporated | Graphite thermoelectric and/or resistive thermal management systems and methods |
| US11152557B2 (en) | 2019-02-20 | 2021-10-19 | Gentherm Incorporated | Thermoelectric module with integrated printed circuit board |
| US11264655B2 (en) | 2009-05-18 | 2022-03-01 | Gentherm Incorporated | Thermal management system including flapper valve to control fluid flow for thermoelectric device |
-
1991
- 1991-02-14 JP JP3042848A patent/JPH056687A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11264655B2 (en) | 2009-05-18 | 2022-03-01 | Gentherm Incorporated | Thermal management system including flapper valve to control fluid flow for thermoelectric device |
| US10337770B2 (en) | 2011-07-11 | 2019-07-02 | Gentherm Incorporated | Thermoelectric-based thermal management of electrical devices |
| US10170811B2 (en) | 2013-01-14 | 2019-01-01 | Gentherm Incorporated | Thermoelectric-based thermal management of electrical devices |
| US10686232B2 (en) | 2013-01-14 | 2020-06-16 | Gentherm Incorporated | Thermoelectric-based thermal management of electrical devices |
| US10270141B2 (en) | 2013-01-30 | 2019-04-23 | Gentherm Incorporated | Thermoelectric-based thermal management system |
| US10784546B2 (en) | 2013-01-30 | 2020-09-22 | Gentherm Incorporated | Thermoelectric-based thermal management system |
| US10236547B2 (en) | 2013-10-29 | 2019-03-19 | Gentherm Incorporated | Battery thermal management systems including heat spreaders with thermoelectric devices |
| US10700393B2 (en) | 2014-09-12 | 2020-06-30 | Gentherm Incorporated | Graphite thermoelectric and/or resistive thermal management systems and methods |
| US11152557B2 (en) | 2019-02-20 | 2021-10-19 | Gentherm Incorporated | Thermoelectric module with integrated printed circuit board |
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