JPH07264071A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
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- JPH07264071A JPH07264071A JP4927394A JP4927394A JPH07264071A JP H07264071 A JPH07264071 A JP H07264071A JP 4927394 A JP4927394 A JP 4927394A JP 4927394 A JP4927394 A JP 4927394A JP H07264071 A JPH07264071 A JP H07264071A
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- circuit
- control circuit
- power supply
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Abstract
(57)【要約】
【目的】本発明は異なる電源電圧が供給されても安定し
て動作するＡ／Ｄ変換器を提供することを目的とする。 【構成】サンプル・ホールド回路１でサンプリングされ
たアナログ入力信号ＡＮinと、Ｄ／Ａコンバータ５から
出力されるアナログ基準電圧ＡＮs とがコンパレータ４
で比較され、その比較結果が逐次比較レジスタ６に格納
される。クロック信号に基づいて動作する制御回路８に
より、サンプリング動作及び逐次比較動作が制御され
る。クロック信号選択回路９により、基準クロック信号
ＣＬＫに基づいて複数のクロック信号が生成され、複数
のクロック信号の中からいずれか一つのクロック信号が
選択されて制御回路８に出力される。選択制御回路１２
により、電源電圧に基づいてクロック信号選択回路９で
選択されるクロック信号が変更されて、サンプリング動
作時間及び逐次比較動作時間が変更される。
て動作するＡ／Ｄ変換器を提供することを目的とする。 【構成】サンプル・ホールド回路１でサンプリングされ
たアナログ入力信号ＡＮinと、Ｄ／Ａコンバータ５から
出力されるアナログ基準電圧ＡＮs とがコンパレータ４
で比較され、その比較結果が逐次比較レジスタ６に格納
される。クロック信号に基づいて動作する制御回路８に
より、サンプリング動作及び逐次比較動作が制御され
る。クロック信号選択回路９により、基準クロック信号
ＣＬＫに基づいて複数のクロック信号が生成され、複数
のクロック信号の中からいずれか一つのクロック信号が
選択されて制御回路８に出力される。選択制御回路１２
により、電源電圧に基づいてクロック信号選択回路９で
選択されるクロック信号が変更されて、サンプリング動
作時間及び逐次比較動作時間が変更される。
Description
【０００１】
【産業上の利用分野】この発明は、アナログ信号をデジ
タル信号に変換するＡ／Ｄ変換器に関するものである。
タル信号に変換するＡ／Ｄ変換器に関するものである。
【０００２】近年、マイクロコンピュータやビデオカメ
ラ等の民生用機器に使用される半導体集積回路では、消
費電力の低減及び耐ノイズ性を向上させるために、電源
電圧の低電圧化が図られている。このような半導体集積
回路とともに使用されるＡ／Ｄ変換器においても低電源
電圧で確実に動作することが必要となっている。
ラ等の民生用機器に使用される半導体集積回路では、消
費電力の低減及び耐ノイズ性を向上させるために、電源
電圧の低電圧化が図られている。このような半導体集積
回路とともに使用されるＡ／Ｄ変換器においても低電源
電圧で確実に動作することが必要となっている。
【０００３】
【従来の技術】従来の逐次比較型Ａ／Ｄ変換器の一例を
図８に従って説明する。アナログ入力信号ＡＮinはサン
プル・ホールド回路１に入力される。前記サンプル・ホ
ールド回路１はＣＭＯＳ構成のトランスファーゲートで
構成されるスイッチ回路２と、容量３とから構成され
る。
図８に従って説明する。アナログ入力信号ＡＮinはサン
プル・ホールド回路１に入力される。前記サンプル・ホ
ールド回路１はＣＭＯＳ構成のトランスファーゲートで
構成されるスイッチ回路２と、容量３とから構成され
る。
【０００４】前記サンプル・ホールド回路１の出力信号
はコンパレータ４の一方の入力端子に入力され、同コン
パレータ４の他方の入力端子にはＤ／Ａコンバータ５か
ら出力されるアナログ基準電圧ＡＮs が入力される。
はコンパレータ４の一方の入力端子に入力され、同コン
パレータ４の他方の入力端子にはＤ／Ａコンバータ５か
ら出力されるアナログ基準電圧ＡＮs が入力される。
【０００５】そして、前記コンパレータ４は前記サンプ
ル・ホールド回路１から出力されるアナログ電圧と、前
記Ｄ／Ａコンバータ５から出力されるアナログ基準電圧
ＡＮs とを比較して、その比較結果を「１」若しくは
「０」のデジタル信号で逐次比較レジスタ６に出力す
る。
ル・ホールド回路１から出力されるアナログ電圧と、前
記Ｄ／Ａコンバータ５から出力されるアナログ基準電圧
ＡＮs とを比較して、その比較結果を「１」若しくは
「０」のデジタル信号で逐次比較レジスタ６に出力す
る。
【０００６】前記逐次比較レジスタ６は前記コンパレー
タ４から出力されるデジタル信号を格納するとともに、
Ｄ／Ａコンバータ５に出力する。また、所定ビット数の
デジタル信号を格納すると、デジタル出力信号Ｄout を
出力する。
タ４から出力されるデジタル信号を格納するとともに、
Ｄ／Ａコンバータ５に出力する。また、所定ビット数の
デジタル信号を格納すると、デジタル出力信号Ｄout を
出力する。
【０００７】前記サンプル・ホールド回路１、Ｄ／Ａコ
ンバータ５及び逐次比較レジスタ６の動作は、クロック
信号ＣＬＫに基づいて動作する制御回路７により制御さ
れる。
ンバータ５及び逐次比較レジスタ６の動作は、クロック
信号ＣＬＫに基づいて動作する制御回路７により制御さ
れる。
【０００８】上記のように構成されたＡ／Ｄ変換器で
は、制御回路７の動作によりスイッチ回路２が所定時間
閉路されて、アナログ入力信号ＡＮinの電圧レベルが容
量３にサンプリングされる。
は、制御回路７の動作によりスイッチ回路２が所定時間
閉路されて、アナログ入力信号ＡＮinの電圧レベルが容
量３にサンプリングされる。
【０００９】次いで、制御回路７の動作に基づいてスイ
ッチ回路２が開路された後、容量３に充電されたサンプ
リング電圧と、Ｄ／Ａコンバータ５から出力されるアナ
ログ基準電圧ＡＮs とがコンパレータ４により比較さ
れ、その比較結果が逐次比較レジスタ６に格納される。
ッチ回路２が開路された後、容量３に充電されたサンプ
リング電圧と、Ｄ／Ａコンバータ５から出力されるアナ
ログ基準電圧ＡＮs とがコンパレータ４により比較さ
れ、その比較結果が逐次比較レジスタ６に格納される。
【００１０】次いで、前記比較結果に基づいてＤ／Ａコ
ンバータ５から出力されるアナログ基準電圧ＡＮs が変
更され、そのアナログ基準電圧ＡＮs と前記サンプリン
グ電圧とがコンパレータ４により比較され、その比較結
果が逐次比較レジスタ６に格納される。
ンバータ５から出力されるアナログ基準電圧ＡＮs が変
更され、そのアナログ基準電圧ＡＮs と前記サンプリン
グ電圧とがコンパレータ４により比較され、その比較結
果が逐次比較レジスタ６に格納される。
【００１１】このような動作が繰り返されて、逐次比較
レジスタ６に所定ビット数のデジタル信号が格納される
と、同逐次比較レジスタ６からデジタル出力信号Ｄout
が出力される。
レジスタ６に所定ビット数のデジタル信号が格納される
と、同逐次比較レジスタ６からデジタル出力信号Ｄout
が出力される。
【００１２】上記のような逐次比較動作を図９に従って
説明すると、まずサンプリング動作が時間ｔ１で行われ
る。次いで、最上位ビットＮから最下位ビット０まで、
それぞれ比較時間ｔ１で逐次比較動作が行われ、Ｎ＋１
ビットの比較動作が終了した後に、データ転送動作が行
われる。
説明すると、まずサンプリング動作が時間ｔ１で行われ
る。次いで、最上位ビットＮから最下位ビット０まで、
それぞれ比較時間ｔ１で逐次比較動作が行われ、Ｎ＋１
ビットの比較動作が終了した後に、データ転送動作が行
われる。
【００１３】
【発明が解決しようとする課題】上記のようなＡ／Ｄ変
換器では、サンプリング動作と、各ビットの逐次比較動
作とは、同一の時間ｔ１で行われる。
換器では、サンプリング動作と、各ビットの逐次比較動
作とは、同一の時間ｔ１で行われる。
【００１４】このようなＡ／Ｄ変換器の電源電圧を低電
圧化すると、ＣＭＯＳ構成のスイッチ回路２の抵抗が相
対的に大きくなって、同スイッチ回路２を介して容量Ｃ
に流れる充電電流が少なくなる。
圧化すると、ＣＭＯＳ構成のスイッチ回路２の抵抗が相
対的に大きくなって、同スイッチ回路２を介して容量Ｃ
に流れる充電電流が少なくなる。
【００１５】すると、前記サンプリング時間ｔ１ではア
ナログ入力信号ＡＮinを充分にサンプリングできなくな
って、正確なＡ／Ｄ変換動作ができなくなる。また、上
記のようなＡ／Ｄ変換器では、各ビットの逐次比較動作
が、同一の時間ｔ１で行われるが、下位ビットほど、微
細な電位差をコンパレータ４で比較する必要があるの
で、下位ビットほどコンパレータ４での逐次比較動作に
時間を要する。
ナログ入力信号ＡＮinを充分にサンプリングできなくな
って、正確なＡ／Ｄ変換動作ができなくなる。また、上
記のようなＡ／Ｄ変換器では、各ビットの逐次比較動作
が、同一の時間ｔ１で行われるが、下位ビットほど、微
細な電位差をコンパレータ４で比較する必要があるの
で、下位ビットほどコンパレータ４での逐次比較動作に
時間を要する。
【００１６】このような状況で、電源電圧を低電圧化す
ると、コンパレータ４による下位ビットの逐次比較動作
にさらに長い時間を必要とするようになり、前記比較時
間ｔ１では、確実な比較動作ができなくなる。
ると、コンパレータ４による下位ビットの逐次比較動作
にさらに長い時間を必要とするようになり、前記比較時
間ｔ１では、確実な比較動作ができなくなる。
【００１７】従って、上記Ａ／Ｄ変換器では電源電圧を
低電圧化すると、正確なＡ／Ｄ変換動作ができなくなる
という問題点がある。また、上記Ａ／Ｄ変換器を低電源
電圧でも確実に動作するように、前記サンプリング時間
及び各ビットの逐次比較時間をそれぞれ充分に長く設定
すると、通常の電源電圧で使用した場合に、Ａ／Ｄ変換
の動作速度が無用に低下する。また、クロック信号の周
波数を変更する必要もある。
低電圧化すると、正確なＡ／Ｄ変換動作ができなくなる
という問題点がある。また、上記Ａ／Ｄ変換器を低電源
電圧でも確実に動作するように、前記サンプリング時間
及び各ビットの逐次比較時間をそれぞれ充分に長く設定
すると、通常の電源電圧で使用した場合に、Ａ／Ｄ変換
の動作速度が無用に低下する。また、クロック信号の周
波数を変更する必要もある。
【００１８】従って、電源電圧に応じたＡ／Ｄ変換器を
それぞれ設計する必要があって、コストが上昇するとい
う問題点がある。また、電源電圧を昇圧する昇圧回路を
上記Ａ／Ｄ変換器と同一チップ上に形成すると、同昇圧
回路から発生するノイズにより、Ａ／Ｄ変換動作に誤動
作が発生するという問題点がある。
それぞれ設計する必要があって、コストが上昇するとい
う問題点がある。また、電源電圧を昇圧する昇圧回路を
上記Ａ／Ｄ変換器と同一チップ上に形成すると、同昇圧
回路から発生するノイズにより、Ａ／Ｄ変換動作に誤動
作が発生するという問題点がある。
【００１９】この発明の目的は、異なる電源電圧が供給
されても安定して動作するＡ／Ｄ変換器を提供すること
にある。
されても安定して動作するＡ／Ｄ変換器を提供すること
にある。
【００２０】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、アナログ入力信号ＡＮinがサンプ
ル・ホールド回路１でサンプリングされ、前記サンプル
・ホールド回路１の出力電圧と、Ｄ／Ａコンバータ５か
ら順次出力される複数のアナログ基準電圧ＡＮs とがコ
ンパレータ４で逐次比較され、その比較結果が逐次比較
レジスタ６に格納されてデジタル出力信号Ｄout として
出力される。クロック信号に基づいて動作する制御回路
８により、前記サンプリング動作及び逐次比較動作が制
御される。クロック信号選択回路９により、基準クロッ
ク信号ＣＬＫに基づいて複数のクロック信号が生成さ
れ、複数のクロック信号の中からいずれか一つのクロッ
ク信号が選択されて前記制御回路８に動作クロック信号
ＣＬＫＭとして出力される。選択制御回路１２により、
電源電圧に基づいて前記クロック信号選択回路９で選択
されるクロック信号が変更されて、サンプリング動作時
間及び逐次比較動作時間が変更される。
図である。すなわち、アナログ入力信号ＡＮinがサンプ
ル・ホールド回路１でサンプリングされ、前記サンプル
・ホールド回路１の出力電圧と、Ｄ／Ａコンバータ５か
ら順次出力される複数のアナログ基準電圧ＡＮs とがコ
ンパレータ４で逐次比較され、その比較結果が逐次比較
レジスタ６に格納されてデジタル出力信号Ｄout として
出力される。クロック信号に基づいて動作する制御回路
８により、前記サンプリング動作及び逐次比較動作が制
御される。クロック信号選択回路９により、基準クロッ
ク信号ＣＬＫに基づいて複数のクロック信号が生成さ
れ、複数のクロック信号の中からいずれか一つのクロッ
ク信号が選択されて前記制御回路８に動作クロック信号
ＣＬＫＭとして出力される。選択制御回路１２により、
電源電圧に基づいて前記クロック信号選択回路９で選択
されるクロック信号が変更されて、サンプリング動作時
間及び逐次比較動作時間が変更される。
【００２１】また、図２に示すように前記選択制御回路
１２は低電源電圧動作時に外部から入力される制御信号
ＶＥＬＶに基づいてサンプリング動作時間を延長するク
ロック信号ＣＬＫＭを前記クロック信号選択回路９から
出力させる。
１２は低電源電圧動作時に外部から入力される制御信号
ＶＥＬＶに基づいてサンプリング動作時間を延長するク
ロック信号ＣＬＫＭを前記クロック信号選択回路９から
出力させる。
【００２２】また、図４に示すように前記選択制御回路
１２には低電源電圧動作時に制御信号ＶＥＬＶを出力す
るレベル検出回路１５が接続され、前記選択制御回路１
２は前記制御信号ＶＥＬＶに基づいてサンプリング動作
時間を延長するクロック信号ＣＬＫＭを前記クロック信
号選択回路９から出力させる。
１２には低電源電圧動作時に制御信号ＶＥＬＶを出力す
るレベル検出回路１５が接続され、前記選択制御回路１
２は前記制御信号ＶＥＬＶに基づいてサンプリング動作
時間を延長するクロック信号ＣＬＫＭを前記クロック信
号選択回路９から出力させる。
【００２３】また、図５に示すように前記選択制御回路
１２は、あらかじめ設定されたデータに基づいて、サン
プリング動作時間を延長するとともに、逐次比較動作時
間を上位ビットに比して下位ビットを長くするクロック
信号ＣＬＫＭを前記クロック信号選択回路９から出力さ
せる。
１２は、あらかじめ設定されたデータに基づいて、サン
プリング動作時間を延長するとともに、逐次比較動作時
間を上位ビットに比して下位ビットを長くするクロック
信号ＣＬＫＭを前記クロック信号選択回路９から出力さ
せる。
【００２４】また、前記選択制御回路１２は、外部から
書換え可能な制御レジスタ１４の格納データに基づい
て、低電源電圧動作時にサンプリング動作時間を延長す
るとともに、逐次比較動作時間を上位ビットに比して下
位ビットを長くするクロック信号ＣＬＫＭを前記クロッ
ク信号選択回路９から出力させる。
書換え可能な制御レジスタ１４の格納データに基づい
て、低電源電圧動作時にサンプリング動作時間を延長す
るとともに、逐次比較動作時間を上位ビットに比して下
位ビットを長くするクロック信号ＣＬＫＭを前記クロッ
ク信号選択回路９から出力させる。
【００２５】
【作用】低電源電圧動作時には、制御回路８に入力され
る動作クロック信号ＣＬＫＭが変更されて、サンプリン
グ動作時間及び逐次比較動作時間が変更される。
る動作クロック信号ＣＬＫＭが変更されて、サンプリン
グ動作時間及び逐次比較動作時間が変更される。
【００２６】また、図２においては低電源電圧動作時に
外部から前記選択制御回路１２に制御信号ＶＥＬＶが入
力され、その制御信号ＶＥＬＶによる選択制御回路１２
の出力信号に基づいてサンプリング動作時間を延長する
クロック信号ＣＬＫＭが前記クロック信号選択回路９か
ら出力される。
外部から前記選択制御回路１２に制御信号ＶＥＬＶが入
力され、その制御信号ＶＥＬＶによる選択制御回路１２
の出力信号に基づいてサンプリング動作時間を延長する
クロック信号ＣＬＫＭが前記クロック信号選択回路９か
ら出力される。
【００２７】また、図４においては低電源電圧動作はレ
ベル検出回路１５により検出されて制御信号ＶＥＬＶが
前記選択制御回路１２に出力され、その制御信号ＶＥＬ
Ｖによる選択制御回路１２の出力信号に基づいてサンプ
リング動作時間を延長するクロック信号ＣＬＫＭが前記
クロック信号選択回路９から出力される。
ベル検出回路１５により検出されて制御信号ＶＥＬＶが
前記選択制御回路１２に出力され、その制御信号ＶＥＬ
Ｖによる選択制御回路１２の出力信号に基づいてサンプ
リング動作時間を延長するクロック信号ＣＬＫＭが前記
クロック信号選択回路９から出力される。
【００２８】また、図５においては前記選択制御回路１
２にあらかじめ設定されたデータに基づいて、サンプリ
ング動作時間を延長するとともに、逐次比較動作時間を
上位ビットに比して下位ビットを長くするクロック信号
ＣＬＫＭが前記クロック信号選択回路９から出力され
る。
２にあらかじめ設定されたデータに基づいて、サンプリ
ング動作時間を延長するとともに、逐次比較動作時間を
上位ビットに比して下位ビットを長くするクロック信号
ＣＬＫＭが前記クロック信号選択回路９から出力され
る。
【００２９】また、前記選択制御回路１２は、外部から
書換え可能な制御レジスタ１４の格納データに基づい
て、前記クロック信号選択回路９で動作クロック信号Ｃ
ＬＫＭを選択させる。
書換え可能な制御レジスタ１４の格納データに基づい
て、前記クロック信号選択回路９で動作クロック信号Ｃ
ＬＫＭを選択させる。
【００３０】
【実施例】図２は、この発明を具体化した逐次比較型Ａ
／Ｄ変換器の第一の実施例を示す。なお、前記従来例と
同一構成部分は同一符号を付して説明する。
／Ｄ変換器の第一の実施例を示す。なお、前記従来例と
同一構成部分は同一符号を付して説明する。
【００３１】サンプル・ホールド回路１、コンパレータ
４、Ｄ／Ａコンバータ５及び逐次比較レジスタ６は前記
従来例と同様に動作する。前記各回路は制御回路８によ
り制御される。基準クロック信号ＣＬＫは分周回路９に
入力される。前記分周回路９は分周器１０とセレクタ１
１とから構成され、同分周器１０に前記基準クロック信
号ＣＬＫが入力される。
４、Ｄ／Ａコンバータ５及び逐次比較レジスタ６は前記
従来例と同様に動作する。前記各回路は制御回路８によ
り制御される。基準クロック信号ＣＬＫは分周回路９に
入力される。前記分周回路９は分周器１０とセレクタ１
１とから構成され、同分周器１０に前記基準クロック信
号ＣＬＫが入力される。
【００３２】前記分周器１０は前記クロック信号ＣＬＫ
を２種類の分周比で分周して、２種類のクロック信号Ｃ
ＬＫ１，ＣＬＫ２をセレクタ１１に出力する。なお、ク
ロック信号ＣＬＫ１は前記従来例のクロック信号と同一
周波数であり、クロック信号ＣＬＫ２はクロック信号Ｃ
ＬＫ１より低い周波数である。
を２種類の分周比で分周して、２種類のクロック信号Ｃ
ＬＫ１，ＣＬＫ２をセレクタ１１に出力する。なお、ク
ロック信号ＣＬＫ１は前記従来例のクロック信号と同一
周波数であり、クロック信号ＣＬＫ２はクロック信号Ｃ
ＬＫ１より低い周波数である。
【００３３】前記セレクタ１１はクロック信号ＣＬＫ
１，ＣＬＫ２のいずれかを選択して、動作クロック信号
ＣＬＫＭとして前記制御回路８に出力する。前記制御回
路８は、前記サンプリング動作及び複数ビットのＡ／Ｄ
変換動作のいずれを行っているかを示す信号を分周制御
回路１２に出力する。
１，ＣＬＫ２のいずれかを選択して、動作クロック信号
ＣＬＫＭとして前記制御回路８に出力する。前記制御回
路８は、前記サンプリング動作及び複数ビットのＡ／Ｄ
変換動作のいずれを行っているかを示す信号を分周制御
回路１２に出力する。
【００３４】前記分周制御回路１２はデコーダ１３と制
御レジスタ１４とから構成される。前記制御回路８の複
数ビットの出力信号はデコーダ１３に出力され、同デコ
ーダ１３はその出力信号をデコードして、いずれか１ビ
ットがＨレベルとなる複数ビットの信号を制御レジスタ
１４に出力する。
御レジスタ１４とから構成される。前記制御回路８の複
数ビットの出力信号はデコーダ１３に出力され、同デコ
ーダ１３はその出力信号をデコードして、いずれか１ビ
ットがＨレベルとなる複数ビットの信号を制御レジスタ
１４に出力する。
【００３５】前記制御レジスタ１４には、このＡ／Ｄ変
換器に通常の電源電圧が供給されるときにはＨレベル、
通常の電源電圧より低い電源電圧が供給されるときには
グランドＧＮＤレベルが制御信号ＶＬＥＶとして外部か
ら入力される。前記制御信号ＶＬＥＶがＨレベルとなる
と、前記制御レジスタ１４はデコーダ１３の出力信号に
関わらずＨレベルの信号を出力する。
換器に通常の電源電圧が供給されるときにはＨレベル、
通常の電源電圧より低い電源電圧が供給されるときには
グランドＧＮＤレベルが制御信号ＶＬＥＶとして外部か
ら入力される。前記制御信号ＶＬＥＶがＨレベルとなる
と、前記制御レジスタ１４はデコーダ１３の出力信号に
関わらずＨレベルの信号を出力する。
【００３６】また、前記制御信号ＶＬＥＶがＬレベルと
なると、前記制御レジスタ１４はデコーダ１３の出力信
号に基づいて、サンプリング動作時にはＬレベルの信号
を出力し、Ａ／Ｄ変換動作時にはＨレベルの信号を出力
する。
なると、前記制御レジスタ１４はデコーダ１３の出力信
号に基づいて、サンプリング動作時にはＬレベルの信号
を出力し、Ａ／Ｄ変換動作時にはＨレベルの信号を出力
する。
【００３７】前記セレクタ回路１１は、制御レジスタ１
４からのＨレベルの出力信号に基づいて、クロック信号
ＣＬＫ１を動作クロック信号ＣＬＫＭとして前記制御回
路８に出力する。
４からのＨレベルの出力信号に基づいて、クロック信号
ＣＬＫ１を動作クロック信号ＣＬＫＭとして前記制御回
路８に出力する。
【００３８】また、前記セレクタ回路１１は、制御レジ
スタ１４からのＬレベルの出力信号に基づいて、クロッ
ク信号ＣＬＫ２を動作クロック信号ＣＬＫＭとして前記
制御回路８に出力する。
スタ１４からのＬレベルの出力信号に基づいて、クロッ
ク信号ＣＬＫ２を動作クロック信号ＣＬＫＭとして前記
制御回路８に出力する。
【００３９】このように構成された逐次比較型Ａ／Ｄ変
換器を低電源電圧で使用するときには、制御信号ＶＬＥ
ＶをＬレベルとする。すると、前記制御回路８からデコ
ーダ１３に出力される信号に基づいて、サンプリング動
作時には制御レジスタ１４からＬレベルの信号が出力さ
れる。
換器を低電源電圧で使用するときには、制御信号ＶＬＥ
ＶをＬレベルとする。すると、前記制御回路８からデコ
ーダ１３に出力される信号に基づいて、サンプリング動
作時には制御レジスタ１４からＬレベルの信号が出力さ
れる。
【００４０】すると、セレクタ１１はクロック信号ＣＬ
Ｋ２を動作クロック信号ＣＬＫＭとして制御回路８に出
力する。そして、制御回路８はそのクロック信号ＣＬＫ
２に基づいてサンプリング動作を行う。
Ｋ２を動作クロック信号ＣＬＫＭとして制御回路８に出
力する。そして、制御回路８はそのクロック信号ＣＬＫ
２に基づいてサンプリング動作を行う。
【００４１】また、サンプリング動作後のＡ／Ｄ変換動
作時には、制御レジスタ１４からＨレベルの信号が出力
される。すると、セレクタ１１はクロック信号ＣＬＫ１
を動作クロック信号ＣＬＫＭとして制御回路８に出力す
る。そして、制御回路８はそのクロック信号ＣＬＫ１に
基づいてＡ／Ｄ変換動作を行う。
作時には、制御レジスタ１４からＨレベルの信号が出力
される。すると、セレクタ１１はクロック信号ＣＬＫ１
を動作クロック信号ＣＬＫＭとして制御回路８に出力す
る。そして、制御回路８はそのクロック信号ＣＬＫ１に
基づいてＡ／Ｄ変換動作を行う。
【００４２】従って、図３に示すように各ビットの逐次
比較動作は前記従来例と同様な時間ｔ１で行われ、サン
プリング動作は各ビットの逐次比較動作より長い時間ｔ
２で行われる。
比較動作は前記従来例と同様な時間ｔ１で行われ、サン
プリング動作は各ビットの逐次比較動作より長い時間ｔ
２で行われる。
【００４３】この結果、低電源電圧においても、充分な
サンプリング時間を確保して、サンプリング動作を確実
に行うことができる。一方、このＡ／Ｄ変換器を通常の
電源電圧で使用する場合には、制御信号ＶＥＬＶをＨレ
ベルとする。
サンプリング時間を確保して、サンプリング動作を確実
に行うことができる。一方、このＡ／Ｄ変換器を通常の
電源電圧で使用する場合には、制御信号ＶＥＬＶをＨレ
ベルとする。
【００４４】すると、制御レジスタ１４の出力信号は、
デコーダ１３の出力信号に関わらずＨレベルとなり、セ
レクタ１１から制御回路８に出力される動作クロック信
号ＣＬＫＭはクロック信号ＣＬＫ１に固定される。
デコーダ１３の出力信号に関わらずＨレベルとなり、セ
レクタ１１から制御回路８に出力される動作クロック信
号ＣＬＫＭはクロック信号ＣＬＫ１に固定される。
【００４５】この状態では、サンプリング動作及び各ビ
ットの逐次比較動作は前記従来例と同様に同一の時間ｔ
１で行われる。従って、このＡ／Ｄ変換器は、低電源電
圧で使用するときには、サンプリング時間を充分に確保
してサンプリング動作を確実に行うことができる。ま
た、通常電源で使用する場合には、前記従来例と同様に
動作させることができるので、動作速度が低下すること
もない。
ットの逐次比較動作は前記従来例と同様に同一の時間ｔ
１で行われる。従って、このＡ／Ｄ変換器は、低電源電
圧で使用するときには、サンプリング時間を充分に確保
してサンプリング動作を確実に行うことができる。ま
た、通常電源で使用する場合には、前記従来例と同様に
動作させることができるので、動作速度が低下すること
もない。
【００４６】次に、この発明を具体化した第二の実施例
を図４に従って説明する。この実施例は、制御レジスタ
１４に入力される制御信号ＶＬＥＶを、電源Ｖccの電圧
レベルを検出するレベル検出回路１５で生成する構成と
したものであり、その他の構成は前記第一の実施例と同
様である。
を図４に従って説明する。この実施例は、制御レジスタ
１４に入力される制御信号ＶＬＥＶを、電源Ｖccの電圧
レベルを検出するレベル検出回路１５で生成する構成と
したものであり、その他の構成は前記第一の実施例と同
様である。
【００４７】すなわち、前記レベル検出回路１５は基準
電圧生成回路１６とコンパレータ１７とから構成され、
同基準電圧生成回路１６とコンパレータ１７とに電源Ｖ
ccが供給される。
電圧生成回路１６とコンパレータ１７とから構成され、
同基準電圧生成回路１６とコンパレータ１７とに電源Ｖ
ccが供給される。
【００４８】前記基準電圧生成回路１６は電源Ｖccに基
づいて定電圧を生成し、前記コンパレータ１７に出力す
る。前記コンパレータ１７は前記基準電圧生成回路１６
から出力される定電圧と、電源Ｖccとを比較し、電源Ｖ
ccがその定電圧より高ければＨレベルの制御信号ＶＬＥ
Ｖを前記制御レジスタ１４に出力し、電源Ｖccがその定
電圧より低ければＬレベルの制御信号ＶＬＥＶを前記制
御レジスタ１４に出力する。
づいて定電圧を生成し、前記コンパレータ１７に出力す
る。前記コンパレータ１７は前記基準電圧生成回路１６
から出力される定電圧と、電源Ｖccとを比較し、電源Ｖ
ccがその定電圧より高ければＨレベルの制御信号ＶＬＥ
Ｖを前記制御レジスタ１４に出力し、電源Ｖccがその定
電圧より低ければＬレベルの制御信号ＶＬＥＶを前記制
御レジスタ１４に出力する。
【００４９】前記定電圧は、通常の電源Ｖccの電圧レベ
ルより低く、前記低電源電圧より高いレベルに設定され
る。従って、制御信号ＶＬＥＶは電源Ｖccが通常レベル
であれば、Ｈレベルとなり、前記低電源電圧レベルであ
れば、Ｌレベルとなるため、この実施例のＡ／Ｄ変換器
でも前記第一の実施例と同様に動作する。
ルより低く、前記低電源電圧より高いレベルに設定され
る。従って、制御信号ＶＬＥＶは電源Ｖccが通常レベル
であれば、Ｈレベルとなり、前記低電源電圧レベルであ
れば、Ｌレベルとなるため、この実施例のＡ／Ｄ変換器
でも前記第一の実施例と同様に動作する。
【００５０】また、この実施例は、レベル検出回路１５
で自動的に電源Ｖccの電圧レベルを検出して制御信号Ｖ
ＬＥＶを切り換えるので、制御信号ＶＬＥＶを外部で設
定して入力する必要はない。
で自動的に電源Ｖccの電圧レベルを検出して制御信号Ｖ
ＬＥＶを切り換えるので、制御信号ＶＬＥＶを外部で設
定して入力する必要はない。
【００５１】次に、この発明を具体化した第三の実施例
を図５〜図７に従って説明する。この実施例は、分周器
１０から４種類のクロック信号ＣＬＫ１〜ＣＬＫ４がセ
レクタ回路１１に出力され、制御レジスタ１４の格納内
容を書換え回路１８で書換え可能とし、同制御レジスタ
１４の出力信号に基づいて、前記クロック信号ＣＬＫ１
〜ＣＬＫ４の中からいずれか一つをセレクタ１１で選択
して、動作クロック信号ＣＬＫＭとして制御回路８に出
力する構成としたものであり、その他の構成は前記実施
例と同様である。
を図５〜図７に従って説明する。この実施例は、分周器
１０から４種類のクロック信号ＣＬＫ１〜ＣＬＫ４がセ
レクタ回路１１に出力され、制御レジスタ１４の格納内
容を書換え回路１８で書換え可能とし、同制御レジスタ
１４の出力信号に基づいて、前記クロック信号ＣＬＫ１
〜ＣＬＫ４の中からいずれか一つをセレクタ１１で選択
して、動作クロック信号ＣＬＫＭとして制御回路８に出
力する構成としたものであり、その他の構成は前記実施
例と同様である。
【００５２】前記書換え回路１８は、活性化信号ＷＥの
入力に基づいて活性化され、その状態でデータＤＡＴＡ
が入力されると、そのデータＤＡＴＡが制御レジスタ１
４に書き込まれる。
入力に基づいて活性化され、その状態でデータＤＡＴＡ
が入力されると、そのデータＤＡＴＡが制御レジスタ１
４に書き込まれる。
【００５３】前記制御レジスタ１４の格納データの一例
を図６に示す。サンプリング動作時及び各ビットの逐次
比較動作時のクロック信号は、コマンドＣＯＭ１，ＣＯ
Ｍ２の２ビットのデータで設定される。
を図６に示す。サンプリング動作時及び各ビットの逐次
比較動作時のクロック信号は、コマンドＣＯＭ１，ＣＯ
Ｍ２の２ビットのデータで設定される。
【００５４】例えば、サンプリング動作時にはデコーダ
１３の出力信号に基づいてコマンドＣＯＭ１，ＣＯＭ２
に設定された「００」のデータが読みだされ、その設定
データに基づいてセレクタ１１でクロック信号ＣＬＫ３
が選択される。
１３の出力信号に基づいてコマンドＣＯＭ１，ＣＯＭ２
に設定された「００」のデータが読みだされ、その設定
データに基づいてセレクタ１１でクロック信号ＣＬＫ３
が選択される。
【００５５】また、ビットＮの逐次比較動作時にはデコ
ーダ１３の出力信号に基づいてコマンドＣＯＭ１，ＣＯ
Ｍ２に設定された「０１」のデータが読みだされ、その
設定データに基づいてセレクタ１１でクロック信号ＣＬ
Ｋ１が選択される。
ーダ１３の出力信号に基づいてコマンドＣＯＭ１，ＣＯ
Ｍ２に設定された「０１」のデータが読みだされ、その
設定データに基づいてセレクタ１１でクロック信号ＣＬ
Ｋ１が選択される。
【００５６】また、ビットＮ−１の逐次比較動作時には
デコーダ１３の出力信号に基づいてコマンドＣＯＭ１，
ＣＯＭ２に設定された「１０」のデータが読みだされ、
その設定データに基づいてセレクタ１１でクロック信号
ＣＬＫ２が選択される。
デコーダ１３の出力信号に基づいてコマンドＣＯＭ１，
ＣＯＭ２に設定された「１０」のデータが読みだされ、
その設定データに基づいてセレクタ１１でクロック信号
ＣＬＫ２が選択される。
【００５７】このようにして、ビット０の逐次比較動作
時にはデコーダ１３の出力信号に基づいてコマンドＣＯ
Ｍ１，ＣＯＭ２に設定された「１１」のデータが読みだ
され、その設定データに基づいてセレクタ１１でクロッ
ク信号ＣＬＫ４が選択される。
時にはデコーダ１３の出力信号に基づいてコマンドＣＯ
Ｍ１，ＣＯＭ２に設定された「１１」のデータが読みだ
され、その設定データに基づいてセレクタ１１でクロッ
ク信号ＣＬＫ４が選択される。
【００５８】このように構成されたＡ／Ｄ変換器では、
図７に示すようにサンプリング動作はクロック信号ＣＬ
Ｋ３に基づく時間ｔ３で行われ、ビットＮの逐次比較動
作はクロック信号ＣＬＫ１に基づく時間ｔ４で行われ
る。
図７に示すようにサンプリング動作はクロック信号ＣＬ
Ｋ３に基づく時間ｔ３で行われ、ビットＮの逐次比較動
作はクロック信号ＣＬＫ１に基づく時間ｔ４で行われ
る。
【００５９】また、ビットＮ−１，Ｎ−２の逐次比較動
作はクロック信号ＣＬＫ２に基づく時間ｔ５で行われ、
同様にしてビット１の逐次比較動作は時間ｔ３で行わ
れ、ビット０の逐次比較動作はクロック信号ＣＬＫ４に
基づく時間ｔ６で行われる。なお、前記時間ｔ３〜ｔ６
はｔ４＜ｔ５＜ｔ３＜ｔ６の関係にある。
作はクロック信号ＣＬＫ２に基づく時間ｔ５で行われ、
同様にしてビット１の逐次比較動作は時間ｔ３で行わ
れ、ビット０の逐次比較動作はクロック信号ＣＬＫ４に
基づく時間ｔ６で行われる。なお、前記時間ｔ３〜ｔ６
はｔ４＜ｔ５＜ｔ３＜ｔ６の関係にある。
【００６０】このような動作により、低電圧動作時には
時間ｔ３で充分なサンプリング時間を確保することがで
き、逐次比較動作は最上位ビットから最下位ビットま
で、必要にして充分な時間を設定することができる。
時間ｔ３で充分なサンプリング時間を確保することがで
き、逐次比較動作は最上位ビットから最下位ビットま
で、必要にして充分な時間を設定することができる。
【００６１】従って、このＡ／Ｄ変換器を低電源電圧で
動作させても、動作速度を無用に低下させることなく、
Ａ／Ｄ変換動作を確実に行うことができる。また、この
Ａ／Ｄ変換器を通常電源で使用する場合には、制御レジ
スタ１４の設定データを書き換えることにより、サンプ
リング時間及び各ビットの逐次比較動作時間を最適に設
定して、動作速度を向上させることができる。
動作させても、動作速度を無用に低下させることなく、
Ａ／Ｄ変換動作を確実に行うことができる。また、この
Ａ／Ｄ変換器を通常電源で使用する場合には、制御レジ
スタ１４の設定データを書き換えることにより、サンプ
リング時間及び各ビットの逐次比較動作時間を最適に設
定して、動作速度を向上させることができる。
【００６２】
【発明の効果】以上詳述したように、この発明は異なる
電源電圧が供給されても安定して動作するＡ／Ｄ変換器
を提供することができる。
電源電圧が供給されても安定して動作するＡ／Ｄ変換器
を提供することができる。
【図１】本発明の原理説明図である。
【図２】第一の実施例を示すブロック図である。
【図３】第一の実施例のＡ／Ｄ変換動作を示す説明図で
ある。
ある。
【図４】第二の実施例を示すブロック図である。
【図５】第三の実施例を示すブロック図である。
【図６】制御レジスタの設定データを示す説明図であ
る。
る。
【図７】第三の実施例のＡ／Ｄ変換動作を示す説明図で
ある。
ある。
【図８】従来例を示すブロック図である。
【図９】従来例のＡ／Ｄ変換動作を示す説明図である。
１ サンプル・ホールド回路 ４ コンパレータ ５ Ｄ／Ａコンバータ ６ 逐次比較レジスタ ８ 制御回路 ９ クロック信号選択回路 １２ 選択制御回路 ＡＮin アナログ入力信号 Ｄout デジタル出力信号 ＣＬＫ 基準クロック信号 ＣＬＫＭ 動作クロック信号
Claims (5)
- 【請求項１】 アナログ入力信号（ＡＮin）をサンプル
・ホールド回路（１）でサンプリングし、前記サンプル
・ホールド回路（１）の出力電圧と、Ｄ／Ａコンバータ
（５）から順次出力される複数のアナログ基準電圧（Ａ
Ｎs ）とをコンパレータ（４）で逐次比較し、その比較
結果を逐次比較レジスタ（６）に格納してデジタル出力
信号（Ｄout ）として出力し、クロック信号に基づいて
動作する制御回路（８）により、前記サンプリング動作
及び逐次比較動作を制御するＡ／Ｄ変換器であって、 基準クロック信号（ＣＬＫ）に基づいて複数のクロック
信号を生成し、複数のクロック信号の中からいずれか一
つのクロック信号を選択して前記制御回路（８）に動作
クロック信号（ＣＬＫＭ）として出力するクロック信号
選択回路（９）と、 電源電圧に基づいて前記クロック信号選択回路（９）で
選択されるクロック信号を変更して、サンプリング動作
時間及び逐次比較動作時間を変更させる選択制御回路
（１２）とを備えたことを特徴とするＡ／Ｄ変換器。 - 【請求項２】 前記選択制御回路（１２）は低電源電圧
動作時に外部から入力される制御信号（ＶＥＬＶ）に基
づいてサンプリング動作時間を延長するクロック信号
（ＣＬＫＭ）を前記クロック信号選択回路（９）から出
力させることを特徴とする請求項１記載のＡ／Ｄ変換
器。 - 【請求項３】 前記選択制御回路（１２）には低電源電
圧動作時に制御信号（ＶＥＬＶ）を出力するレベル検出
回路（１５）を接続し、前記選択制御回路（１２）は前
記制御信号（ＶＥＬＶ）に基づいてサンプリング動作時
間を延長するクロック信号（ＣＬＫＭ）を前記クロック
信号選択回路（９）から出力させることを特徴とする請
求項１記載のＡ／Ｄ変換器。 - 【請求項４】 前記選択制御回路（１２）は、低電源電
圧動作時にあらかじめ設定されたデータに基づいて、サ
ンプリング動作時間を延長するとともに、逐次比較動作
時間を上位ビットに比して下位ビットを長くするクロッ
ク信号（ＣＬＫＭ）を前記クロック信号選択回路（９）
から出力させることを特徴とする請求項１記載のＡ／Ｄ
変換器。 - 【請求項５】 前記選択制御回路（１２）は、外部から
書換え可能な制御レジスタ（１４）の格納データに基づ
いて、低電源電圧動作時にサンプリング動作時間を延長
するとともに、逐次比較動作時間を上位ビットに比して
下位ビットを長くするクロック信号（ＣＬＫＭ）を前記
クロック信号選択回路（９）から出力させることを特徴
とする請求項４記載のＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04927394A JP3268702B2 (ja) | 1994-03-18 | 1994-03-18 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04927394A JP3268702B2 (ja) | 1994-03-18 | 1994-03-18 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07264071A true JPH07264071A (ja) | 1995-10-13 |
| JP3268702B2 JP3268702B2 (ja) | 2002-03-25 |
Family
ID=12826245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04927394A Expired - Fee Related JP3268702B2 (ja) | 1994-03-18 | 1994-03-18 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3268702B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000134096A (ja) * | 1998-10-27 | 2000-05-12 | Nec Corp | 逐次比較型アナログ／デジタル変換器 |
| US7642945B2 (en) | 2007-02-22 | 2010-01-05 | Fujitsu Microelectronics Limited | AD converter circuit and microcontroller |
| US7705763B2 (en) | 2008-07-21 | 2010-04-27 | Tokyo Institute Of Technology | A-D convert apparatus |
| US8193957B2 (en) | 2009-09-11 | 2012-06-05 | Fujitsu Limited | Successive approximation register analog to digital converter (ADC) and method of adjusting delay thereof |
| JP2012227588A (ja) * | 2011-04-15 | 2012-11-15 | Fujitsu Semiconductor Ltd | 比較回路及びアナログデジタル変換回路 |
| US8779954B2 (en) | 2012-03-02 | 2014-07-15 | Lapis Semiconductor Co., Ltd. | AD (analog-to-digital) conversion circuit, micro-controller, and method of adjusting sampling time |
| CN105009456A (zh) * | 2013-03-01 | 2015-10-28 | 高通股份有限公司 | 用于逐次逼近寄存器模数转换器中供电电压和/或比较器共模电压的闭环控制的方法和装置 |
| US10404259B2 (en) | 2015-12-03 | 2019-09-03 | Seiko Epson Corporation | Circuit device, oscillator, electronic apparatus, and moving object |
| CN114826267A (zh) * | 2022-05-05 | 2022-07-29 | 合肥工业大学 | 一种高能效相位量化的adc系统 |
-
1994
- 1994-03-18 JP JP04927394A patent/JP3268702B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN105009456A (zh) * | 2013-03-01 | 2015-10-28 | 高通股份有限公司 | 用于逐次逼近寄存器模数转换器中供电电压和/或比较器共模电压的闭环控制的方法和装置 |
| JP2016508704A (ja) * | 2013-03-01 | 2016-03-22 | クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ | 逐次比較レジスタ型アナログ−デジタル変換器における電源及び／又は比較器コモンモード電圧の閉ループ制御のための方法及び装置 |
| US10404259B2 (en) | 2015-12-03 | 2019-09-03 | Seiko Epson Corporation | Circuit device, oscillator, electronic apparatus, and moving object |
| CN114826267A (zh) * | 2022-05-05 | 2022-07-29 | 合肥工业大学 | 一种高能效相位量化的adc系统 |
| CN114826267B (zh) * | 2022-05-05 | 2024-04-05 | 合肥工业大学 | 一种高能效相位量化的adc系统 |
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| Publication number | Publication date |
|---|---|
| JP3268702B2 (ja) | 2002-03-25 |
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