JPH01274514A - Ｄ／ａ変換装置 - Google Patents
Ｄ／ａ変換装置Info
- Publication number
- JPH01274514A JPH01274514A JP10467788A JP10467788A JPH01274514A JP H01274514 A JPH01274514 A JP H01274514A JP 10467788 A JP10467788 A JP 10467788A JP 10467788 A JP10467788 A JP 10467788A JP H01274514 A JPH01274514 A JP H01274514A
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Links
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- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims description 4
- 230000010354 integration Effects 0.000 abstract 3
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- 238000013139 quantization Methods 0.000 description 4
- 238000005070 sampling Methods 0.000 description 4
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- 238000009499 grossing Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＤ／Ａ変換装置に関し、特に出力信号に含まれ
る標本化雑音および量子化雑音を除去したＤ／Ａ変換装
置に関するものである。
る標本化雑音および量子化雑音を除去したＤ／Ａ変換装
置に関するものである。
従来のＤ／Ａ変換装置では、Ｄ／Ａ変換すべきディジタ
ル信号が標本化され、量子化されたものであるため、Ｄ
／Ａ変換によって得られるアナログ信号は階段状に変化
し、標本化雑音および量子化雑音を含んだものとなって
いる。
ル信号が標本化され、量子化されたものであるため、Ｄ
／Ａ変換によって得られるアナログ信号は階段状に変化
し、標本化雑音および量子化雑音を含んだものとなって
いる。
すなわち従来のＤ／Ａ変換装置では、ディジタル化され
る前の信号にように滑らかに変化するアナログ信号を得
ることができない。
る前の信号にように滑らかに変化するアナログ信号を得
ることができない。
上述のような標本化雑音および量子化雑音を除去するた
めのフィルタをＤ／Ａ変換装置の出力に設けてスムージ
ングを行うことも可能であるが、その場合にはフィルタ
を通すことに伴う位相歪みの問題が新たに発生する。
めのフィルタをＤ／Ａ変換装置の出力に設けてスムージ
ングを行うことも可能であるが、その場合にはフィルタ
を通すことに伴う位相歪みの問題が新たに発生する。
本発明の目的は、このような欠点を除去し、ディジタル
化される前の信号に近い波形を持ち、滑らかに変化する
アナログ信号を出力できるＤ／Ａ変換装置を提供するこ
とにある。
化される前の信号に近い波形を持ち、滑らかに変化する
アナログ信号を出力できるＤ／Ａ変換装置を提供するこ
とにある。
本発明は、ディジタル信号をアナログ信号に変換するＤ
／Ａ変換装置において、 入力されたディジタル信号をアナログ信号に変換する第
１のＤ／Ａ変換器と、 前記ディジクル信号をその１ワード分だけ遅延させて出
力する遅延器と、 この遅延器の出力信号をディジタル信号に変換する第２
のＤ／Ａ変換器と、 第１および第２のＤ／Ａ変換器の出力の差を表す信号を
出力する減算器と、 この減算器の出力信号をパルス信号に変換して出力する
サンプラと、 このサンプラの出力信号を積分して出力する積分器と、 この積分器の出力信号と、第２のＤ／Ａ変換器の出力信
号とを加算する加算器とを備えたことを特徴とする。
／Ａ変換装置において、 入力されたディジタル信号をアナログ信号に変換する第
１のＤ／Ａ変換器と、 前記ディジクル信号をその１ワード分だけ遅延させて出
力する遅延器と、 この遅延器の出力信号をディジタル信号に変換する第２
のＤ／Ａ変換器と、 第１および第２のＤ／Ａ変換器の出力の差を表す信号を
出力する減算器と、 この減算器の出力信号をパルス信号に変換して出力する
サンプラと、 このサンプラの出力信号を積分して出力する積分器と、 この積分器の出力信号と、第２のＤ／Ａ変換器の出力信
号とを加算する加算器とを備えたことを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明によるＤ／Ａ変換装置の一実施例を示す
回路図である。１はアナログ信号に変換すべきディジタ
ル信号の入力ライン、２は入力ライン１からのディジタ
ル信号をその１ワード分の時間だけ遅延させる遅延器、
３，４は入力ライン１からのシリアルのディジタル信号
をパラレルのディジタル信号に変換する変換器、５，６
は変換器３．４の出力をそれぞれアナログ信号に変換す
るＤ／Ａ変換器、７はこれらＤ／Ａ変換器５，６の出力
信号の差を計算して出力する減算器、８はこの減算器８
の出力をパルス信号に変換するサンプラ、９はサンプラ
８が出力するパルス信号を積分する積分器、１０は積分
器９の出力とＤ／Ａ変換器６の出力とを加算する加算器
である。
回路図である。１はアナログ信号に変換すべきディジタ
ル信号の入力ライン、２は入力ライン１からのディジタ
ル信号をその１ワード分の時間だけ遅延させる遅延器、
３，４は入力ライン１からのシリアルのディジタル信号
をパラレルのディジタル信号に変換する変換器、５，６
は変換器３．４の出力をそれぞれアナログ信号に変換す
るＤ／Ａ変換器、７はこれらＤ／Ａ変換器５，６の出力
信号の差を計算して出力する減算器、８はこの減算器８
の出力をパルス信号に変換するサンプラ、９はサンプラ
８が出力するパルス信号を積分する積分器、１０は積分
器９の出力とＤ／Ａ変換器６の出力とを加算する加算器
である。
次に、第２図の信号波形図を用いて動作を説明する。
入力ライン１から入力されたシリアルディジタル信号は
一方で変換器３でパラレル信号に変換されてＤ／Ａ変換
器５に入力され、他方、遅延器２で１ワード分の時間だ
け遅延されて変換器４に入力され、そこでパラレル信号
に変換されてＤ／Ａ変換器６に入力される。Ｄ／Ａ変換
器５，６はそれぞれ入力された信号をＤ／Ａ変換し、第
２図Ａ。
一方で変換器３でパラレル信号に変換されてＤ／Ａ変換
器５に入力され、他方、遅延器２で１ワード分の時間だ
け遅延されて変換器４に入力され、そこでパラレル信号
に変換されてＤ／Ａ変換器６に入力される。Ｄ／Ａ変換
器５，６はそれぞれ入力された信号をＤ／Ａ変換し、第
２図Ａ。
Ｂにそれぞれ示すような階段状のアナログ信号を出力す
る（第２図Ａにはディジタル信号に変換される前の原信
号の波形を点線で示す）。これら２つの信号は、それら
の波形の点では全く同じであり、一方が１ワード分だけ
遅延しているという点でのみ異なっている。
る（第２図Ａにはディジタル信号に変換される前の原信
号の波形を点線で示す）。これら２つの信号は、それら
の波形の点では全く同じであり、一方が１ワード分だけ
遅延しているという点でのみ異なっている。
Ｄ／Ａ変換器５，６の出力信号は減算器７に入力され、
そこで２つの信号の差が求められその信号がサンプラ８
に入力される。サンプラ８には第２図Ｃのようなサンプ
ラ制御信号１１が与えられており、サンプラ８はこの信
号にもとづいて減算器７からの信号を、第２図りのよう
なパルス信号に変換する。この信号は積分器９で積分さ
れて第２図Ｅのような信号となり、加算器ｌＯに入力さ
れる。
そこで２つの信号の差が求められその信号がサンプラ８
に入力される。サンプラ８には第２図Ｃのようなサンプ
ラ制御信号１１が与えられており、サンプラ８はこの信
号にもとづいて減算器７からの信号を、第２図りのよう
なパルス信号に変換する。この信号は積分器９で積分さ
れて第２図Ｅのような信号となり、加算器ｌＯに入力さ
れる。
加算器１０は積分器９からの信号とＤ／Ａ変換器６の出
力信号とを加算し、第２図Ｆのような信号を得てＤ／Ａ
変換装置の最終出力として出力する。
力信号とを加算し、第２図Ｆのような信号を得てＤ／Ａ
変換装置の最終出力として出力する。
図から分かるようにこの信号は第２図Ａに点線で示した
原信号の波形に近く、標本化雑音および量子化雑音が除
去され滑らかに変化する信号となっている。
原信号の波形に近く、標本化雑音および量子化雑音が除
去され滑らかに変化する信号となっている。
〔発明の効果〕
以上説明したように本発明は、ディジタル信号をアナロ
グ信号に変換するＤ／Ａ変換装置において、入力された
ディジタル信号をアナログ信号に変換する第１のＤ／Ａ
変換器と、ディジタル信号をそのｌワード分だけ遅延さ
せて出力する遅延器と、この遅延器の出力信号をディジ
タル信号に変換する第２のＤ／Ａ変換器と、第１および
第２のＤ／Ａ変換器の出力の差を表す信号を出力する減
算器と、この減算器の出力信号をパルス信号に変換して
出力するサンプラと、このサンプラの出力信号を積分し
て出力する積分器と、この積分器の出力信号と、第２の
Ｄ／Ａ変換器の出力信号とを加算する加算器とを備えて
いる。
グ信号に変換するＤ／Ａ変換装置において、入力された
ディジタル信号をアナログ信号に変換する第１のＤ／Ａ
変換器と、ディジタル信号をそのｌワード分だけ遅延さ
せて出力する遅延器と、この遅延器の出力信号をディジ
タル信号に変換する第２のＤ／Ａ変換器と、第１および
第２のＤ／Ａ変換器の出力の差を表す信号を出力する減
算器と、この減算器の出力信号をパルス信号に変換して
出力するサンプラと、このサンプラの出力信号を積分し
て出力する積分器と、この積分器の出力信号と、第２の
Ｄ／Ａ変換器の出力信号とを加算する加算器とを備えて
いる。
従って本発明により、ディジタル化される前の信号に近
い波形を持ち、滑らかに変化するアナログ信号を得るこ
とのできるＤ／Ａ変換装置を実現できる。
い波形を持ち、滑らかに変化するアナログ信号を得るこ
とのできるＤ／Ａ変換装置を実現できる。
第１図は本発明の一実施例を示す回路図、第２図は第１
図の実施例の各部の信号を示す波形図である。 １・・・・・入力ライン ２・・・・・遅延器 ３．４・・・変換器 ５．６・・・Ｄ／Ａ変換器 ７・・・・・減算器 ８・・・・・サンプラ ９・・・・・積分器 １０・・・・・加算器
図の実施例の各部の信号を示す波形図である。 １・・・・・入力ライン ２・・・・・遅延器 ３．４・・・変換器 ５．６・・・Ｄ／Ａ変換器 ７・・・・・減算器 ８・・・・・サンプラ ９・・・・・積分器 １０・・・・・加算器
Claims (1)
- （１）ディジタル信号をアナログ信号に変換するＤ／Ａ
変換装置において、 入力されたディジタル信号をアナログ信号に変換する第
１のＤ／Ａ変換器と、 前記ディジタル信号をその１ワード分だけ遅延させて出
力する遅延器と、 この遅延器の出力信号をディジタル信号に変換する第２
のＤ／Ａ変換器と、 第１および第２のＤ／Ａ変換器の出力の差を表す信号を
出力する減算器と、 この減算器の出力信号をパルス信号に変換して出力する
サンプラと、 このサンプラの出力信号を積分して出力する積分器と、 この積分器の出力信号と、第２のＤ／Ａ変換器の出力信
号とを加算する加算器とを備えたことを特徴とするＤ／
Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10467788A JPH01274514A (ja) | 1988-04-27 | 1988-04-27 | Ｄ／ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10467788A JPH01274514A (ja) | 1988-04-27 | 1988-04-27 | Ｄ／ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01274514A true JPH01274514A (ja) | 1989-11-02 |
Family
ID=14387101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10467788A Pending JPH01274514A (ja) | 1988-04-27 | 1988-04-27 | Ｄ／ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01274514A (ja) |
-
1988
- 1988-04-27 JP JP10467788A patent/JPH01274514A/ja active Pending
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