JPH03110924A - Ａ―ｄ変換器 - Google Patents
Ａ―ｄ変換器Info
- Publication number
- JPH03110924A JPH03110924A JP24978489A JP24978489A JPH03110924A JP H03110924 A JPH03110924 A JP H03110924A JP 24978489 A JP24978489 A JP 24978489A JP 24978489 A JP24978489 A JP 24978489A JP H03110924 A JPH03110924 A JP H03110924A
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- 238000005070 sampling Methods 0.000 claims abstract description 13
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 238000004364 calculation method Methods 0.000 claims abstract description 10
- 238000007493 shaping process Methods 0.000 claims description 11
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000013139 quantization Methods 0.000 abstract description 13
- 230000010354 integration Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ−Ｄ変換器に関し、特に集積回路化するのに
最適で変換精度を改善したＡ−Ｄ変換器に関する。
最適で変換精度を改善したＡ−Ｄ変換器に関する。
従来のＡ−Ｄ変換器としては、ディジタル信号処理技術
の発展とＬＳＩ技術の確立により、各種の形式のものが
研究開発され実用に供されている。
の発展とＬＳＩ技術の確立により、各種の形式のものが
研究開発され実用に供されている。
例えば、予測型Ａ−Ｄ変換器として知られているものは
、第２図のブロック図に示すように、アナログ入力端子
３１から入力された入力アナログ信号から、アナログ加
減算器３２によって予測値との差分を算出し、この差分
を量子化器３３で量子化し、この量子化した差分をディ
ジタル積分器３４でディジタル積分してディジタル信号
を得て、ディジタル出力端子３５に出力し、又、ディジ
タル積分器３４の出力をＤ−Ａ変換器３５でディジタル
−アナログ変換し、次の標本化周期の予測値とする方式
であった。
、第２図のブロック図に示すように、アナログ入力端子
３１から入力された入力アナログ信号から、アナログ加
減算器３２によって予測値との差分を算出し、この差分
を量子化器３３で量子化し、この量子化した差分をディ
ジタル積分器３４でディジタル積分してディジタル信号
を得て、ディジタル出力端子３５に出力し、又、ディジ
タル積分器３４の出力をＤ−Ａ変換器３５でディジタル
−アナログ変換し、次の標本化周期の予測値とする方式
であった。
そして、ここで入力アナログ信号が帯域制限されていれ
ば、予測値との差分は、予め特定の値以下であることが
分かるので、これを量子化するためのステップサイズを
小さくしても、十分に量子化雑音を小さくすることがで
きる。
ば、予測値との差分は、予め特定の値以下であることが
分かるので、これを量子化するためのステップサイズを
小さくしても、十分に量子化雑音を小さくすることがで
きる。
上述した従来の予測型Ａ−Ｄ変換器は、予測値との差分
を算出し、この差分を量子化する方式であるため、所定
の変換精度を得ようとすると、入力アナログ信号が含む
周波数帯域に対して、十分に速い標本化周期で量子化す
ることが必要となる。
を算出し、この差分を量子化する方式であるため、所定
の変換精度を得ようとすると、入力アナログ信号が含む
周波数帯域に対して、十分に速い標本化周期で量子化す
ることが必要となる。
このため、デバイス特性上の制限で標本化周期が決まっ
てしまい、必要とする変換精度を得ることが困難な場合
が生ずることがあるという問題点がある。
てしまい、必要とする変換精度を得ることが困難な場合
が生ずることがあるという問題点がある。
本発明の目的は、予測型Ａ−Ｄ変換器の量子化雑音を、
雑音成形型Ａ−Ｄ変換器でＡ−Ｉ）変換し、予測型Ａ−
Ｄ変換器の出力に対しディジタル演算を行うことにより
、同一の標本化周期の下で、変換精度を向上させること
ができるＡ−Ｄ変換器を提供することにある。
雑音成形型Ａ−Ｄ変換器でＡ−Ｉ）変換し、予測型Ａ−
Ｄ変換器の出力に対しディジタル演算を行うことにより
、同一の標本化周期の下で、変換精度を向上させること
ができるＡ−Ｄ変換器を提供することにある。
本発明のＡ−Ｄ変換器は、入力信号をＡ−Ｄ変換する予
測型Ａ−Ｄ変換器の内部に設けられた量子化器の入力と
出力との第１の差分をアナログ値として算出する第１の
差分算出手段と、前記第１の差分をＡ−Ｄ変換する雑音
成形型Ａ−Ｄ変換器と、前記予測型Ａ−Ｄ変換器の出力
信号と標本化周期を１周期遅延させた前記雑音成形型Ａ
−Ｄ変換器の出力信号との第２の差分を算出する第２の
差分算出手段とを備え、前記第２の差分算出手段の出力
を出力信号とする構成である。
測型Ａ−Ｄ変換器の内部に設けられた量子化器の入力と
出力との第１の差分をアナログ値として算出する第１の
差分算出手段と、前記第１の差分をＡ−Ｄ変換する雑音
成形型Ａ−Ｄ変換器と、前記予測型Ａ−Ｄ変換器の出力
信号と標本化周期を１周期遅延させた前記雑音成形型Ａ
−Ｄ変換器の出力信号との第２の差分を算出する第２の
差分算出手段とを備え、前記第２の差分算出手段の出力
を出力信号とする構成である。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例のブロック図である。
アナログ入力端子１は、予測型Ａ−Ｄ変換器２０内のア
ナログ加減算器２に接続されている。
ナログ加減算器２に接続されている。
アナログ加減算器２の出力は、量子化器３と雑音成形型
Ａ−Ｄ変換器２１内のアナログ加減算器８とに接続され
ている。量子化器３の出力は、ディジタル積分器６とデ
ィジタル信号をアナログ信号に変換するＩ）−Ａ変換器
４とに接続している。
Ａ−Ｄ変換器２１内のアナログ加減算器８とに接続され
ている。量子化器３の出力は、ディジタル積分器６とデ
ィジタル信号をアナログ信号に変換するＩ）−Ａ変換器
４とに接続している。
Ｄ−Ａ変換器４の出力は、アナログ加減算器８に接続し
ている。ディジタル積分器６の出力は、Ｄ−Ａ変換器５
とディジタル加算器１２とに接続している。Ｄ−Ａ変換
器５は、入力されたディジタル信号をディジタル−アナ
ログ変換し、次の標本化周期の予測値として入力するよ
うアナログ加減算器２に接続している。アナログ加減算
器８は、量子化器３の入力と出力とをアナログ値の差分
として演算するよう入力され、さらに雑音成形型Ａ−Ｄ
変換器２１内のＤ−Ａ変換器１０の出力を誤差の予測値
として減算するよう入力される。アナログ加減算器８は
、出力をアナログ積分器７に入力する。アナログ積分器
７は、アナログ積分した結果を量子化器９に入力する。
ている。ディジタル積分器６の出力は、Ｄ−Ａ変換器５
とディジタル加算器１２とに接続している。Ｄ−Ａ変換
器５は、入力されたディジタル信号をディジタル−アナ
ログ変換し、次の標本化周期の予測値として入力するよ
うアナログ加減算器２に接続している。アナログ加減算
器８は、量子化器３の入力と出力とをアナログ値の差分
として演算するよう入力され、さらに雑音成形型Ａ−Ｄ
変換器２１内のＤ−Ａ変換器１０の出力を誤差の予測値
として減算するよう入力される。アナログ加減算器８は
、出力をアナログ積分器７に入力する。アナログ積分器
７は、アナログ積分した結果を量子化器９に入力する。
量子化器９は、出力をＤ−Ａ変換器１０と入力したディ
ジタル信号を１標本化周期だけ遅らせて出力する１周期
遅延器１１とに接続している。１周期遅延器１１は、１
標本化周期だけ遅らせた出力をディジタル加算器１２に
入力し、予測型Ａ−Ｄ変換器２０の出力との差分を求め
、この差分出力を出力信号とするよう出力をディジタル
出力端子１３に接続する。
ジタル信号を１標本化周期だけ遅らせて出力する１周期
遅延器１１とに接続している。１周期遅延器１１は、１
標本化周期だけ遅らせた出力をディジタル加算器１２に
入力し、予測型Ａ−Ｄ変換器２０の出力との差分を求め
、この差分出力を出力信号とするよう出力をディジタル
出力端子１３に接続する。
次に動作について説明する。
アナログ入力端子１から入力されたアナログ信号は、予
測型Ａ−Ｄ変換器２０によりディジタル信号とされ、デ
ィジタル加算器１２に入力される。
測型Ａ−Ｄ変換器２０によりディジタル信号とされ、デ
ィジタル加算器１２に入力される。
一方、アナログ加減算器８は、量子化器３の入力と出力
とをアナログ値の差分として演算するよう入力され、さ
らに雑音成形型Ａ−Ｄ変換器２１内のＤ−Ａ変換器１０
の出力を誤差の予測値として減算するよう入力されるの
で、常に現在の量子化雑音の変化分が出力されることに
なる。
とをアナログ値の差分として演算するよう入力され、さ
らに雑音成形型Ａ−Ｄ変換器２１内のＤ−Ａ変換器１０
の出力を誤差の予測値として減算するよう入力されるの
で、常に現在の量子化雑音の変化分が出力されることに
なる。
ここで、量子化器９が量子化器３の量子化雑音を量子化
する場合の量子化雑音は、量子化器９のステップサイズ
が、量子化器３の量子化雑音の振幅に対応できる大きさ
であればよいため、十分小さくできるが、さらに雑音成
形型Ａ−Ｄ変換器２１の回路を考察すると、アナログ積
分器７は、入力周波数が高周波であるほど誤差の値も大
きくなる。一方、この出力を受ける量子化器９の量子化
雑音は、入力周波数が高周波であるほど誤差が生じ、誤
差の値も大きくなる、しかしながら、アナログ積分器７
と量子化器９との二つの機器の饗生ずる誤差の周波数特
性が相互に逆向きとなっているので、結果としては、出
力の周波数特性を６善し量子化雑音を減少させているこ
とになる。
する場合の量子化雑音は、量子化器９のステップサイズ
が、量子化器３の量子化雑音の振幅に対応できる大きさ
であればよいため、十分小さくできるが、さらに雑音成
形型Ａ−Ｄ変換器２１の回路を考察すると、アナログ積
分器７は、入力周波数が高周波であるほど誤差の値も大
きくなる。一方、この出力を受ける量子化器９の量子化
雑音は、入力周波数が高周波であるほど誤差が生じ、誤
差の値も大きくなる、しかしながら、アナログ積分器７
と量子化器９との二つの機器の饗生ずる誤差の周波数特
性が相互に逆向きとなっているので、結果としては、出
力の周波数特性を６善し量子化雑音を減少させているこ
とになる。
このようにして、雑音成形型Ａ−Ｄ変換器２１で、予測
型Ａ−Ｄ変換器２０の量子化雑音を量子化したものを、
時間経過を考慮し、１周期遅延８１１で１標本化周期だ
け遅らせた後ディジタル九算器１２に入力し、予測型Ａ
−Ｄ変換器２０のｗカとの差分をディジタル値として求
めることにより、量子化器３の量子化雑音を打消した出
力が得られる。
型Ａ−Ｄ変換器２０の量子化雑音を量子化したものを、
時間経過を考慮し、１周期遅延８１１で１標本化周期だ
け遅らせた後ディジタル九算器１２に入力し、予測型Ａ
−Ｄ変換器２０のｗカとの差分をディジタル値として求
めることにより、量子化器３の量子化雑音を打消した出
力が得られる。
以上説明したように、本発明は、予測型Ａ−Ｄ変換器の
量子化雑音を、雑音成形型Ａ−Ｄ変換器でＡ−Ｄ変換し
、予測型Ａ−Ｄ変換器の出力に対しディジタル演算を行
うことにより、同一の標本化周期の下で、変換精度を向
上させることができる効果が有る。
量子化雑音を、雑音成形型Ａ−Ｄ変換器でＡ−Ｄ変換し
、予測型Ａ−Ｄ変換器の出力に対しディジタル演算を行
うことにより、同一の標本化周期の下で、変換精度を向
上させることができる効果が有る。
第１図は本発明の一実施例のブロック図、第２図は従来
の予測型Ａ−Ｄ変換器のブロック図である。 １・・・・・・アナログ入力端子、２，８・・・・・・
アナログ加減算器、３，９・・・・・・量子化器、４，
５．１０・・・・・・Ｄ−Ａ変換器、６・・・・・・デ
ィジタル積分器、７・・・・・・アナログ積分器、１１
・・・・・・１周期遅延器、１２・・・・・・ディジタ
ル加算器、１３・・・・・・ディジタル出力端子、２０
・・・・・・予測型Ａ−Ｄ変換器、２１・・・・・・雑
音成形型Ａ−Ｄ変換器。
の予測型Ａ−Ｄ変換器のブロック図である。 １・・・・・・アナログ入力端子、２，８・・・・・・
アナログ加減算器、３，９・・・・・・量子化器、４，
５．１０・・・・・・Ｄ−Ａ変換器、６・・・・・・デ
ィジタル積分器、７・・・・・・アナログ積分器、１１
・・・・・・１周期遅延器、１２・・・・・・ディジタ
ル加算器、１３・・・・・・ディジタル出力端子、２０
・・・・・・予測型Ａ−Ｄ変換器、２１・・・・・・雑
音成形型Ａ−Ｄ変換器。
Claims (1)
- 入力信号をＡ−Ｄ変換する予測型Ａ−Ｄ変換器の内部に
設けられた量子化器の入力と出力との第１の差分をアナ
ログ値として算出する第１の差分算出手段と、前記第１
の差分をＡ−Ｄ変換する雑音成形型Ａ−Ｄ変換器と、前
記予測型Ａ−Ｄ変換器の出力信号と標本化周期を１周期
遅延させた前記雑音成形型Ａ−Ｄ変換器の出力信号との
第２の差分を算出する第２の差分算出手段とを備え、前
記第２の差分算出手段の出力を出力信号とすることを特
徴とするＡ−Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24978489A JPH03110924A (ja) | 1989-09-25 | 1989-09-25 | Ａ―ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24978489A JPH03110924A (ja) | 1989-09-25 | 1989-09-25 | Ａ―ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03110924A true JPH03110924A (ja) | 1991-05-10 |
Family
ID=17198179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24978489A Pending JPH03110924A (ja) | 1989-09-25 | 1989-09-25 | Ａ―ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03110924A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017179508A1 (ja) * | 2016-04-15 | 2017-10-19 | 株式会社村田製作所 | Ａ／ｄ変換器およびそれを備えるセンサ装置 |
-
1989
- 1989-09-25 JP JP24978489A patent/JPH03110924A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2017179508A1 (ja) * | 2016-04-15 | 2017-10-19 | 株式会社村田製作所 | Ａ／ｄ変換器およびそれを備えるセンサ装置 |
| US20190044527A1 (en) * | 2016-04-15 | 2019-02-07 | Murata Manufacturing Co., Ltd. | A/d converter and sensor apparatus including the same |
| US10523227B2 (en) | 2016-04-15 | 2019-12-31 | Murata Manufacturing Co., Ltd. | A/D converter and sensor apparatus including the same |
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