JPH077917B2 - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
- Publication number
- JPH077917B2 JPH077917B2 JP3973487A JP3973487A JPH077917B2 JP H077917 B2 JPH077917 B2 JP H077917B2 JP 3973487 A JP3973487 A JP 3973487A JP 3973487 A JP3973487 A JP 3973487A JP H077917 B2 JPH077917 B2 JP H077917B2
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- JP
- Japan
- Prior art keywords
- digital
- analog
- output
- signal
- input
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、符号変換のアナログ・ディジタル変換器に関
する。特に、１次予測１次雑音成形オーバサンプル型ア
ナログ・ディジタル変換器に関する。
する。特に、１次予測１次雑音成形オーバサンプル型ア
ナログ・ディジタル変換器に関する。
本発明は符号変換のアナログ・ディジタル変換器におい
て、 クリティカルパスであるフィードバックループをアナロ
グ減算器、アナログ積分器、多ビット量子化器、ディジ
タル乗算器、ディジタル加算器および局部ディジタル・
アナログ変換器で構成し、ディジタル処理をする回路を
ディジタル乗算器およびディジタル加算器の２回路と
し、さらにディジタル加算器の処理は２倍なので１ビッ
ト左側にシフトし最下位ビットを「０」に固定する配線
により実行してディジタル処理はディジタル加算器の１
回路として１標本化時間内でクリティカルパス内の処理
をすることにより、 ディジタル処理時間を短縮し、ディジタル回路に要求さ
れる動作速度を下げられるようにしたものである。
て、 クリティカルパスであるフィードバックループをアナロ
グ減算器、アナログ積分器、多ビット量子化器、ディジ
タル乗算器、ディジタル加算器および局部ディジタル・
アナログ変換器で構成し、ディジタル処理をする回路を
ディジタル乗算器およびディジタル加算器の２回路と
し、さらにディジタル加算器の処理は２倍なので１ビッ
ト左側にシフトし最下位ビットを「０」に固定する配線
により実行してディジタル処理はディジタル加算器の１
回路として１標本化時間内でクリティカルパス内の処理
をすることにより、 ディジタル処理時間を短縮し、ディジタル回路に要求さ
れる動作速度を下げられるようにしたものである。
第２図は従来例のアナログ・ディジタル変換器のブロッ
ク構成図である。
ク構成図である。
従来、一次予測一次雑音成形オーバサンプル型アナログ
・ディジタル変換器は、第２図に示すように、標本化器
２によりアナログ入力信号１を標本化周波数で標本化
し、アナログ減算器３により予測アナログ信号12との差
信号４を得る。得られた差信号４をアナログ積分器５で
積分し、その出力を多ビット量子化器６により量子化す
る。量子化された信号にディジタル遅延器22で１標本化
時間の遅延を与える。ディジタル遅延器22からの出力を
ディジタル積分器23で積分し、ディジタル加算器24でデ
ィジタル遅延器22とディジタル積分器23の出力との和信
号14を得る。得られた和信号14は局部ディジタル・アナ
ログ変換器13でディジタル信号からアナログ信号に変換
しアナログ予測信号12をえる。またディジタル積分器23
の出力はディジタルフィルタ９により帯域外の雑音成分
を除去し、さらに標本化周波数変換器10により標本化周
波数を下げディジタル出力信号11を得る。
・ディジタル変換器は、第２図に示すように、標本化器
２によりアナログ入力信号１を標本化周波数で標本化
し、アナログ減算器３により予測アナログ信号12との差
信号４を得る。得られた差信号４をアナログ積分器５で
積分し、その出力を多ビット量子化器６により量子化す
る。量子化された信号にディジタル遅延器22で１標本化
時間の遅延を与える。ディジタル遅延器22からの出力を
ディジタル積分器23で積分し、ディジタル加算器24でデ
ィジタル遅延器22とディジタル積分器23の出力との和信
号14を得る。得られた和信号14は局部ディジタル・アナ
ログ変換器13でディジタル信号からアナログ信号に変換
しアナログ予測信号12をえる。またディジタル積分器23
の出力はディジタルフィルタ９により帯域外の雑音成分
を除去し、さらに標本化周波数変換器10により標本化周
波数を下げディジタル出力信号11を得る。
この系の伝達関数は、アナログ入力信号１、多ビット量
子化器６の出力信号および量子化により加わる量子化雑
音のＺ変換をそれぞれＸ（ｚ）、Ｙ（ｚ）、Ｑ（ｚ）と
すると、 Ｙ（ｚ）＝（１−Z-1）・Ｘ（ｚ） ＋（１−Z-1）２・Ｑ（ｚ） ……（１） である。ただし、 でｅは自然対数の底、πは円周率、ｆは信号周波数およ
びfsは標本化周波数を表す。ディジタル積分器23の である。
子化器６の出力信号および量子化により加わる量子化雑
音のＺ変換をそれぞれＸ（ｚ）、Ｙ（ｚ）、Ｑ（ｚ）と
すると、 Ｙ（ｚ）＝（１−Z-1）・Ｘ（ｚ） ＋（１−Z-1）２・Ｑ（ｚ） ……（１） である。ただし、 でｅは自然対数の底、πは円周率、ｆは信号周波数およ
びfsは標本化周波数を表す。ディジタル積分器23の である。
しかし、このような従来の一次予測一次雑音成形オーバ
サンプル型アナログ・ディジタル変換器では、クリティ
カルパスは第２図で、アナログ減算器３、アナログ積分
器５、多ビット量子化器６、ディジタル遅延器22、ディ
ジタル積分器23、ディジタル加算器24、局部ディジタル
・アナログ変換器13およびアナログ減算器３のフィード
バックループとなっており、この処理は１標本化時間内
に行わなければならない。ここでこの処理にディジタル
加算が２回含まれているのでディジタル回路に要求され
る動作速度が高い欠点があった。
サンプル型アナログ・ディジタル変換器では、クリティ
カルパスは第２図で、アナログ減算器３、アナログ積分
器５、多ビット量子化器６、ディジタル遅延器22、ディ
ジタル積分器23、ディジタル加算器24、局部ディジタル
・アナログ変換器13およびアナログ減算器３のフィード
バックループとなっており、この処理は１標本化時間内
に行わなければならない。ここでこの処理にディジタル
加算が２回含まれているのでディジタル回路に要求され
る動作速度が高い欠点があった。
本発明は上記の欠点を解決するもので、ディジタル回路
に要求される動作速度を下げることができるアナログ・
ディジタル変換器を提供することを目的とする。
に要求される動作速度を下げることができるアナログ・
ディジタル変換器を提供することを目的とする。
本発明は、入力するアナログ入力信号を標本周波数で標
本化する標本化器と、この標本化器の出力とアナログ予
測信号との差信号を得るアナログ減算器と、この差信号
を積分するアナログ積分器と、このアナログ積分器の出
力を量子化する多ビット量子化器と、この多ビット量子
化器の出力に基づいて和信号を作成する手段と、この和
信号を入力して上記アナログ減算器に上記アナログ予測
信号を与える局部ディジタル・アナログ変換器とを備え
たアナログ・ディジタル変換器において、上記和信号を
作成する手段は、上記多ビット量子化器の出力を２倍に
するディジタル乗算器と、上記多ビット量子化器の出力
が第一の入力に与えられ第二の入力値と１標本化時間ご
とに加算を行う第一のディジタル加算器と、この第一の
ディジタル加算器の出力に１標本化時間の遅延を与えて
この第一のディジタル加算器の第二の入力に供給するデ
ィジタル遅延器と、このディジタル遅延器の出力と上記
ディジタル乗算器の出力とを加算して上記和信号を作成
する第二のディジタル加算器とを含むことを特徴とす
る。
本化する標本化器と、この標本化器の出力とアナログ予
測信号との差信号を得るアナログ減算器と、この差信号
を積分するアナログ積分器と、このアナログ積分器の出
力を量子化する多ビット量子化器と、この多ビット量子
化器の出力に基づいて和信号を作成する手段と、この和
信号を入力して上記アナログ減算器に上記アナログ予測
信号を与える局部ディジタル・アナログ変換器とを備え
たアナログ・ディジタル変換器において、上記和信号を
作成する手段は、上記多ビット量子化器の出力を２倍に
するディジタル乗算器と、上記多ビット量子化器の出力
が第一の入力に与えられ第二の入力値と１標本化時間ご
とに加算を行う第一のディジタル加算器と、この第一の
ディジタル加算器の出力に１標本化時間の遅延を与えて
この第一のディジタル加算器の第二の入力に供給するデ
ィジタル遅延器と、このディジタル遅延器の出力と上記
ディジタル乗算器の出力とを加算して上記和信号を作成
する第二のディジタル加算器とを含むことを特徴とす
る。
多ビット量子化器の出力をディジタル乗算器で２倍にす
る。また第一のディジタル加算器およびディジタル遅延
器で多ビット量子化器の出力とその１標本化時間前の出
力とを加算する。この加算した結果をディジタル遅延器
で１標本化時間遅延する。第二のディジタル加算器でデ
ィジタル乗算器の出力とこのディジタル遅延器の出力と
を加算して和信号を作成して局部ディジタル・アナログ
変換器に与える。上記ディジタル乗算器は量子化器の出
力を１ビット左側にシフトし、最下位を「０」に固定す
るようにして配線にて実現し、クリティカルパスのディ
ジタル処理を少なくすることにより、 ディジタル処理時間を短縮でき、ディジタル回路に要求
される動作速度を下げることができる。
る。また第一のディジタル加算器およびディジタル遅延
器で多ビット量子化器の出力とその１標本化時間前の出
力とを加算する。この加算した結果をディジタル遅延器
で１標本化時間遅延する。第二のディジタル加算器でデ
ィジタル乗算器の出力とこのディジタル遅延器の出力と
を加算して和信号を作成して局部ディジタル・アナログ
変換器に与える。上記ディジタル乗算器は量子化器の出
力を１ビット左側にシフトし、最下位を「０」に固定す
るようにして配線にて実現し、クリティカルパスのディ
ジタル処理を少なくすることにより、 ディジタル処理時間を短縮でき、ディジタル回路に要求
される動作速度を下げることができる。
本発明の実施例について図面を参照して説明する。
第１図は本発明一実施例アナログ・ディジタル変換器の
ブロック構成図である。第１図において、アナログ・デ
ィジタル変換器は、入力するアナログ信号１を標本化す
る標本化器２と、この標本化器２の出力とアナログ予測
信号12との差信号４を得るアナログ減算器３と、この差
信号４を積分するアナログ積分器５と、このアナログ積
分器５の出力を量子化する多ビット量子化器６とを備え
る。この多ビット量子化器６の出力はディジタル遅延器
７を通過させ、この量子化された信号とその１標本化時
間前に量子化された信号とを加算するディジタル加算器
８を備える。このディジタル加算器８の出力の信号帯域
外の雑音成分を除去するディジタルフィルタ９と、この
ディジタルフィルタ９の出力の標本化周波数を下げてデ
ィジタル出力信号11を出力する標本化周波数変換器10と
を備える。さらに、ディジタル遅延器７の出力を２倍に
するディジタル乗算器15と、ディジタル加算器８の出力
を１標本化時間遅延してディジタル加算器８に与えるデ
ィジタル遅延器17と、このディジタル遅延器17の出力と
ディジタル乗算器15の出力とを加算するディジタル加算
器16と、ディジタル加算器16の出力和信号14を入力しア
ナログ予測信号12をアナログ減算器３に与える局部ディ
ジタル・アナログ変換器13とを備える。
ブロック構成図である。第１図において、アナログ・デ
ィジタル変換器は、入力するアナログ信号１を標本化す
る標本化器２と、この標本化器２の出力とアナログ予測
信号12との差信号４を得るアナログ減算器３と、この差
信号４を積分するアナログ積分器５と、このアナログ積
分器５の出力を量子化する多ビット量子化器６とを備え
る。この多ビット量子化器６の出力はディジタル遅延器
７を通過させ、この量子化された信号とその１標本化時
間前に量子化された信号とを加算するディジタル加算器
８を備える。このディジタル加算器８の出力の信号帯域
外の雑音成分を除去するディジタルフィルタ９と、この
ディジタルフィルタ９の出力の標本化周波数を下げてデ
ィジタル出力信号11を出力する標本化周波数変換器10と
を備える。さらに、ディジタル遅延器７の出力を２倍に
するディジタル乗算器15と、ディジタル加算器８の出力
を１標本化時間遅延してディジタル加算器８に与えるデ
ィジタル遅延器17と、このディジタル遅延器17の出力と
ディジタル乗算器15の出力とを加算するディジタル加算
器16と、ディジタル加算器16の出力和信号14を入力しア
ナログ予測信号12をアナログ減算器３に与える局部ディ
ジタル・アナログ変換器13とを備える。
上記ディジタル遅延器７はアナログ減算器３の二つの入
力信号が実質的に１標本化時間だけ相違するように遅延
量が調節される。
力信号が実質的に１標本化時間だけ相違するように遅延
量が調節される。
このような構成のアナログ・ディジタル変換器の動作に
ついて説明する。
ついて説明する。
まず第２図において、多ビット量子化器６の出力をＹ
（ｚ）、ディジタル積分器23の 局部ディジタル・アナログ変換器13への入力をＹ
（ｚ）′とすると となる。式（３）を変形すると、 となる。
（ｚ）、ディジタル積分器23の 局部ディジタル・アナログ変換器13への入力をＹ
（ｚ）′とすると となる。式（３）を変形すると、 となる。
式（４）を利用して回路を構成すると第１図となる。標
本化器２でアナログ入力信号１を標本化周波数で標本化
し、アナログ減算器３により予測アナログ信号12との差
信号４を得る。得られた差信号４をアナログ積分器５で
積分し、多ビット量子化器６で量子化する。
本化器２でアナログ入力信号１を標本化周波数で標本化
し、アナログ減算器３により予測アナログ信号12との差
信号４を得る。得られた差信号４をアナログ積分器５で
積分し、多ビット量子化器６で量子化する。
この量子化された信号は、ディジタル遅延器７を経由し
てディジタル加算器８とディジタル乗算器15に同時に入
力され、ディジタル加算器８でディジタル遅延器17の出
力と加算され，その出力はディジタルフィルタ９とディ
ジタル遅延器17とに同時に入力される。ディジタルフィ
ルタ９では、帯域外の雑音成分を除去し、さらに標本化
周波数変換器10により標本化周波数を下げディジタル出
力信号11を得る。
てディジタル加算器８とディジタル乗算器15に同時に入
力され、ディジタル加算器８でディジタル遅延器17の出
力と加算され，その出力はディジタルフィルタ９とディ
ジタル遅延器17とに同時に入力される。ディジタルフィ
ルタ９では、帯域外の雑音成分を除去し、さらに標本化
周波数変換器10により標本化周波数を下げディジタル出
力信号11を得る。
一方、多ビット量子化器６の出力はディジタル遅延器７
を経由してディジタル乗算器15に入力され、ディジタル
乗算器15で２倍され、ディジタル加算器16でディジタル
遅延器17の出力と加算され、局部ディジタル・アナログ
変換器13によってディジタル信号からアナログ信号に変
換され、アナログ予測信号12を得て、アナログ減算器３
に入力される。ここで、アナログ減算器３によるアナロ
グ減算、アナログ積分器５によるアナログ積分、多ビッ
ト量子化器６による量子化、ディジタル遅延器７による
遅延、ディジタル乗算器15によるディジタル乗算、ディ
ジタル加算器16によるディジタル加算および局部ディジ
タル・アナログ変換器13によるディジタル・アナログ変
換の処理が１標本化時間内に行われる。
を経由してディジタル乗算器15に入力され、ディジタル
乗算器15で２倍され、ディジタル加算器16でディジタル
遅延器17の出力と加算され、局部ディジタル・アナログ
変換器13によってディジタル信号からアナログ信号に変
換され、アナログ予測信号12を得て、アナログ減算器３
に入力される。ここで、アナログ減算器３によるアナロ
グ減算、アナログ積分器５によるアナログ積分、多ビッ
ト量子化器６による量子化、ディジタル遅延器７による
遅延、ディジタル乗算器15によるディジタル乗算、ディ
ジタル加算器16によるディジタル加算および局部ディジ
タル・アナログ変換器13によるディジタル・アナログ変
換の処理が１標本化時間内に行われる。
〔発明の効果〕 以上説明したように、本発明は、ディジタル処理時間を
短縮でき、ディジタル回路に必要な動作速度を下げる優
れた効果がある。
短縮でき、ディジタル回路に必要な動作速度を下げる優
れた効果がある。
第１図は本発明一実施例アナログ・ディジタル変換器の
ブロック構成図。 第２図は従来例のアナログ・ディジタル変換器のブロッ
ク構成図。 １……アナログ入力信号、２……標本化器、３……アナ
ログ減算器、４……差信号、５……アナログ積分器、６
……多ビット量子化器、７、17、22……ディジタル遅延
器、８、16、24……ディジタル加算器、９……ディジタ
ルフィルタ、10……標本化周波数変換器、11……ディジ
タル出力信号、12……アナログ予測信号、13……局部デ
ィジタル・アナログ変換器、14……和信号、15……ディ
ジタル乗算器、23……ディジタル積分器。
ブロック構成図。 第２図は従来例のアナログ・ディジタル変換器のブロッ
ク構成図。 １……アナログ入力信号、２……標本化器、３……アナ
ログ減算器、４……差信号、５……アナログ積分器、６
……多ビット量子化器、７、17、22……ディジタル遅延
器、８、16、24……ディジタル加算器、９……ディジタ
ルフィルタ、10……標本化周波数変換器、11……ディジ
タル出力信号、12……アナログ予測信号、13……局部デ
ィジタル・アナログ変換器、14……和信号、15……ディ
ジタル乗算器、23……ディジタル積分器。
Claims (1)
- 【請求項１】入力するアナログ入力信号を標本周波数で
標本化する標本化器（２）と、 この標本化器の出力とアナログ予測信号との差信号を得
るアナログ減算器（３）と、 この差信号を積分するアナログ積分器（５）と、 このアナログ積分器の出力を量子化する多ビット量子化
器（６）と、 この多ビット量子化器の出力に基づいて和信号（14）を
作成する手段と、 この和信号を入力して上記アナログ減算器に上記アナロ
グ予測信号を与える局部ディジタル・アナログ変換器
（13）と を備えたアナログ・ディジタル変換器において、 上記和信号を作成する手段は、 上記多ビット量子化器の出力を２倍にするディジタル乗
算器（15）と、 上記多ビット量子化器の出力が第一の入力に与えられ第
二の入力値と１標本化時間ごとに加算を行う第一のディ
ジタル加算器（８）と、 この第一のディジタル加算器の出力に１標本化時間の遅
延を与えてこの第一のディジタル加算器の第二の入力に
供給するディジタル遅延器（17）と、 このディジタル遅延器の出力と上記ディジタル乗算器の
出力とを加算して上記和信号を作成する第二のディジタ
ル加算器（16）と を含むことを特徴とするアナログ・ディジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3973487A JPH077917B2 (ja) | 1987-02-23 | 1987-02-23 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3973487A JPH077917B2 (ja) | 1987-02-23 | 1987-02-23 | アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63207219A JPS63207219A (ja) | 1988-08-26 |
| JPH077917B2 true JPH077917B2 (ja) | 1995-01-30 |
Family
ID=12561201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3973487A Expired - Lifetime JPH077917B2 (ja) | 1987-02-23 | 1987-02-23 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH077917B2 (ja) |
-
1987
- 1987-02-23 JP JP3973487A patent/JPH077917B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63207219A (ja) | 1988-08-26 |
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