WO2017179508A1 - Ａ／ｄ変換器およびそれを備えるセンサ装置 - Google Patents

Ａ／ｄ変換器およびそれを備えるセンサ装置 Download PDF

Info

Publication number
WO2017179508A1
WO2017179508A1 PCT/JP2017/014534 JP2017014534W WO2017179508A1 WO 2017179508 A1 WO2017179508 A1 WO 2017179508A1 JP 2017014534 W JP2017014534 W JP 2017014534W WO 2017179508 A1 WO2017179508 A1 WO 2017179508A1
Authority
WO
WIPO (PCT)
Prior art keywords
adder
converter
output
value
prediction
Prior art date
Application number
PCT/JP2017/014534
Other languages
English (en)
French (fr)
Inventor
恭英 高▲瀬▼
松谷　康之
惠理 水上
雄志 稲垣
和希 水上
のぞみ 渡邊
陸 米川
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to JP2018511990A priority Critical patent/JP6562151B2/ja
Publication of WO2017179508A1 publication Critical patent/WO2017179508A1/ja
Priority to US16/158,330 priority patent/US10523227B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
    • H03M1/0854—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of quantisation noise
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
    • H03M1/208—Increasing resolution using an n bit system to obtain n + m bits by prediction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/02—Delta modulation, i.e. one-bit differential modulation
    • H03M3/022—Delta modulation, i.e. one-bit differential modulation with adaptable step size, e.g. adaptive delta modulation [ADM]
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
    • H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/464—Details of the digital/analogue conversion in the feedback path
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M3/00—Conversion of analogue values to or from differential modulation
    • H03M3/30—Delta-sigma modulation
    • H03M3/458—Analogue/digital converters using delta-sigma modulation as an intermediate step
    • H03M3/494—Sampling or signal conditioning arrangements specially adapted for delta-sigma type analogue/digital conversion systems
    • H03M3/496—Details of sampling arrangements or methods

Definitions

  • the present invention relates to an A / D converter that quantizes a difference between an analog input signal and a predicted value output from a prediction filter by a quantizer and converts the analog input signal into a digital signal, and a sensor apparatus including the A / D converter. It is.
  • This oversampling A / D converter is constituted by a mixed modulator 12 whose schematic configuration is shown in FIG.
  • the mixed modulator 12 uses both ⁇ (delta) modulation by the ⁇ modulator 1 and ⁇ (delta sigma) modulation by the ⁇ modulator shown in FIG.
  • the ⁇ modulator 1 shown in FIG. 5B delays the output of the quantizer 2 by a delay unit 3 by one sampling time, integrates it by a prediction filter 4 and outputs the result as a predicted value to an adder 5.
  • the predicted value is converted into an analog signal by a D / A converter (not shown) and output to the adder 5.
  • the adder 5 outputs the difference between the input signal and the predicted value to the quantizer 2.
  • the quantizer 2 quantizes the input signal according to the threshold value every time a sampling clock is input.
  • the ⁇ modulator is configured by removing the prediction filter 4 and the adder 5 from the mixed modulator 12 shown in FIG. 1A, and the output of the quantizer 2 is delayed by one sampling time by the delay unit 3.
  • the adder 7 calculates the difference between the signal and the input signal. This difference is integrated in discrete time by the integrator 6, so that noise shaping is performed so that the quantization noise spectrum increases in a high frequency region, and the difference is quantized by the quantizer 2.
  • the mixed modulator 12 integrates a signal obtained by delaying the output of the quantizer 2 by the delay unit 3 with the prediction filter 4 to generate a prediction value, and an adder 5 calculates the difference between the input signal and the prediction value. Calculate. Then, the above-described ⁇ modulation is performed on this difference. That is, the adder 7 takes the difference between the signal obtained by delaying the output of the quantizer 2 by the delay unit 3 and the output of the adder 5, integrates it by the integrator 6, and quantizes it by the quantizer 2. .
  • the switch SW1 is switched to the a terminal side, and the switch Open SW2.
  • the mixed modulator 12 shown in FIG. 1A is changed to the ⁇ modulator 1 shown in FIG. 1B, and a large step for causing a gradient overload of the ⁇ modulator is input as an input signal. Even in this case, since switching to the ⁇ modulator 1 is performed after one clock of the oversampling clock, ringing does not occur.
  • the mixed modulator 12 has the advantages of the ⁇ modulator 1 and the advantage of the ⁇ modulator, widens the input voltage range by ⁇ modulation, and drives the quantization noise to the high frequency side by noise shaping in ⁇ modulation. Reduce quantization noise in the required signal band. Since the output of the mixed modulator 12 is a differential of the input, in actual use of the A / D converter, a post filter 14 for reproduction is provided at the subsequent stage of the mixed modulator 12 as shown in FIG. Is needed to. The output of the mixed modulator 12 integrated by the post filter 14 is further blocked from quantization noise outside the signal band by a post filter (not shown).
  • a ⁇ modulator for noise-shaping quantization noise there is conventionally a continuous-time system second-order low-pass ⁇ modulator disclosed in Patent Document 2. Even in this ⁇ modulator, the quantization noise generated by the quantizer is subjected to noise shaping and moved to a high frequency region, and a high S / N ratio is obtained within the signal band.
  • the quantization noise is moved to a high frequency region by noise shaping, which is required in the subsequent stage.
  • the post filter requires a steep filter characteristic in order to block quantization noise outside the signal band. For this reason, in the conventional A / D converter using noise shaping, the integrator 6 for noise shaping is required, and the post filter needs to be configured with steep filter characteristics, so that the circuit scale is large. It was.
  • the input impedance of the adder 5 must be sufficiently higher than the output impedance of the input signal source. For this reason, when a capacitive charge output element is used as an input signal source, since the impedance of the charge output element itself is high, it is necessary to provide an impedance conversion circuit between the charge output element and the adder 5. Further, in order to detect the output of the capacitive charge output element, an amplifier is required for the duplication and addition of charges in the integrator 6, and the consumption of the A / D converter is required to drive this amplifier. Electricity will increase.
  • An adder that calculates the difference between the analog input signal and the predicted value, a quantizer that quantizes the difference output from the adder and converts the analog input signal into a digital signal, and a digital signal output from the quantizer
  • An A / D converter comprising: a prediction filter that generates a prediction value from: a D / A converter that converts the prediction value from a digital signal to an analog signal and outputs the analog signal to an adder; The prediction value before being converted into an analog signal by the D / A converter is used as an A / D conversion output of the analog input signal input to the adder.
  • the predicted value of the digital value before analog conversion fed back to the adder by the prediction filter is used as the A / D conversion output of the analog input signal input to the adder. For this reason, it is not necessary to provide a post filter for regeneration after the modulator output as in the prior art, and it is possible to provide an A / D converter capable of simplifying the circuit configuration and reducing the circuit scale. I can do it.
  • Such a prediction filter includes an integrator, an incomplete differentiator, and a delay unit connected in series, and a series circuit that generates a predicted value by a series connection circuit of the integrator and the incomplete differentiator, and a series connection circuit.
  • a second adder that outputs to the second adder.
  • a series connection circuit of an integrator and an incomplete differentiator is a prediction value that is fed back to an adder by a prediction filter, in particular, when two integrators and one incomplete differentiator are connected in series. That is, the A / D conversion output of the analog input signal becomes more accurate.
  • such a prediction filter includes a second adder that calculates a difference between a value obtained by multiplying a prediction value generated by the prediction filter by a coefficient of 1 or less and an input of the prediction filter, and a second adder.
  • An integrator that integrates the output of the first output, and a third adder that generates a predicted value by calculating a difference between a value obtained by multiplying the predicted value generated by the prediction filter by a factor of 1 or less and the output of the integrator; It is also composed of.
  • a fourth adder that calculates a difference between a value obtained by multiplying a prediction value generated by the prediction filter by a coefficient of 1 or less and the output of the integrator, and an output of the fourth adder A second integrator for integrating, and a third adder that calculates a difference between a value obtained by multiplying a prediction value generated by the prediction filter by a coefficient of 1 or less and an output of the second integrator.
  • the present invention is characterized in that at least one attenuator is provided in a path in which the output of the quantizer is fed back to the adder via the prediction filter.
  • the frequency spectrum of the quantization noise is ⁇ -modulated by an adder, quantizer, prediction filter, and D / A converter, so that the power spectrum density has a flat and uniform frequency distribution characteristic that does not depend on the frequency.
  • the quantization noise included in the output of the quantizer is attenuated by the attenuator in the feedback path. Therefore, the uniform frequency distribution characteristic of the quantization noise due to ⁇ modulation shows a flat uniform frequency distribution characteristic having a lower power spectrum density as the quantization noise is attenuated by the attenuator.
  • the prediction value fed back to the adder by the prediction filter that is, the A / D conversion output of the analog input signal is not subjected to noise shaping by the integrator, and the quantization noise is reduced in the signal band.
  • the quantization noise ratio (SQNR) can be improved. Therefore, in addition to eliminating the integrator required for noise shaping, the post filter must have steep filter characteristics in order to reduce quantization noise that has been moved to the high-frequency region by noise shaping. It will not be. As a result, an A / D converter capable of A / D conversion with improved SQNR can be provided with a reduced size.
  • the present invention is also characterized in that the delay unit operates with a clock signal having a phase different from that of the quantizer.
  • the time until the operation of the quantizer by the clock signal having a different phase applied to the quantizer is calculated. Can be used as output settling time. Therefore, the settling time required for the D / A converter can be ensured without increasing the circuit scale, and the A / D converter can be downsized.
  • the adder at the input of any one of the A / D converters is constituted by a capacitive adder composed of a series circuit of a capacitive charge output element and a capacitor.
  • a sensor device was constructed in which the connection point with the capacitor was connected to the input of the quantizer.
  • the adder that calculates the difference between the analog input signal and the predicted value is configured by a capacitive adder composed of a series circuit of a capacitive charge output element that is an input signal source and a capacitor.
  • the capacitance component of the charge output element itself is used as part of the capacitance constituting the capacitive adder.
  • the capacitive charge output element forms a part of an adder that calculates the difference between the analog input signal and the predicted value. Therefore, it is not necessary to provide an impedance conversion circuit between the adder provided at the input of the A / D converter and the capacitive charge output element having a high impedance, which is an input signal source. Since the type adder is composed of only passive elements, an amplifier is not required, so that the sensor device can be provided with low power consumption and miniaturization.
  • the D / A converter includes a plurality of capacitors weighted with capacitances, one terminal of which is commonly connected to the connection point and connected in parallel.
  • the voltage value at the connection point is D / A converted into an analog voltage value corresponding to the predicted value by selecting the voltage applied to the terminal.
  • the predicted value output from the prediction filter is converted from a digital value to an analog voltage value by selecting the applied voltage to each capacitor constituting the capacitive adder according to the predicted value. The Therefore, an analog addition operation can be performed between the analog signal voltage value output from the capacitive charge output element and the predicted value output from the prediction filter.
  • the present invention it is not necessary to provide a post filter for regeneration after the modulator output, and an A / D converter capable of simplifying the circuit configuration and reducing the circuit scale can be provided. Further, it is not necessary to provide an impedance conversion circuit, and a small and low power consumption sensor device that does not require an amplifier can be provided.
  • (A) is a circuit block diagram showing a conventional A / D converter composed of a mixed modulator using both ⁇ modulation and ⁇ modulation
  • (b) is a conventional A / D converter composed of a ⁇ modulator.
  • It is a circuit block diagram which shows a / D converter.
  • 1 is a circuit block diagram showing a schematic configuration of an A / D converter according to a first embodiment of the present invention. It is a circuit block diagram which shows schematic structure of the A / D converter by the modification of 1st Embodiment. It is a circuit block diagram which shows schematic structure of the A / D converter by the 2nd Embodiment of this invention.
  • FIG. 1 is a circuit block diagram showing a schematic configuration of a sensor device according to a first embodiment of the present invention. It is a circuit block diagram which shows schematic structure of the sensor apparatus by the 2nd Embodiment of this invention.
  • FIG. 2 is a circuit block diagram showing a schematic configuration of the A / D converter 21A according to the first embodiment of the present invention.
  • the A / D converter 21A includes an adder 22, a quantizer 23, a prediction filter 24A, and a D / A converter 26.
  • the adder 22 calculates the difference between the analog input signal u and the predicted value p.
  • the quantizer 23 quantizes and encodes the difference output from the adder 22 every time the sampling clock clk is input, and converts the analog input signal u into a digital signal D.
  • the prediction filter 24A generates a prediction value P from the digital signal D output from the quantizer 23, and further delays the prediction value P by the delay unit 25 and outputs the result.
  • the D / A converter 26 converts the predicted value P from a digital signal to an analog signal to obtain a predicted value p, which is output to the adder 22.
  • the predicted value P before being converted into an analog signal by the D / A converter 26 is used as the A / D conversion output Dout of the analog input signal u input to the adder 22.
  • the prediction filter 24A in the A / D converter 21A includes a second delay device 27, a multiplier 28, a second adder 29, an attenuator 30, an integrator 31, and an incomplete differentiation. It comprises a series circuit of a delay unit 32 and a delay unit 25. The output of the series connection circuit of the integrator 31 and the incomplete differentiator 32 is delayed by the second delay device 27, and multiplied by a coefficient of 1 or less by the multiplier 28, which is 1/2 in this embodiment. It is done. The second adder 29 subtracts the output of the multiplier 28 from the input of the prediction filter 24A.
  • the attenuator 30 is provided in a path where the output of the quantizer 23 is fed back to the adder 22 via the prediction filter 24A, and the output of the second adder 29 is reduced to 1/2 n (n is an arbitrary value). Attenuate.
  • the series connection circuit of the integrator 31 and the incomplete differentiator 32 takes the output of the second adder 29 attenuated by the attenuator 30 as an input, and outputs the predicted value P obtained as a result of integration and differentiation to the delay unit 25. Output to.
  • the connection order of the integrator 31 and the incomplete differentiator 32 in the above series connection circuit may be reverse to that in the figure, and the arrangement position of the attenuator 30 is arbitrary in the feedback path.
  • the predicted value P of the digital value before analog conversion fed back to the adder 22 by the prediction filter 24A is input to the adder 22.
  • a / D conversion output Dout of the analog input signal u is not necessary to provide the post filter 14 for reproduction after the modulator output, and the circuit configuration can be simplified and the circuit scale can be reduced.
  • a possible A / D converter 21A can be provided.
  • the frequency spectrum of the quantization noise Q is ⁇ -modulated by the adder 22, the quantizer 23, the prediction filter 24A, and the D / A converter 26, so that the power spectrum density is flat regardless of the frequency.
  • the quantization noise Q included in the output of the quantizer 23 is attenuated by the attenuator 30 in the feedback path.
  • the uniform frequency distribution characteristic of the quantization noise Q due to ⁇ modulation is such that the quantization noise Q is attenuated by the attenuator 30 so as to exhibit a flat uniform frequency distribution characteristic having a lower power spectrum density. become. Therefore, the predicted value P fed back to the adder 22 by the prediction filter 24A, that is, the A / D conversion output Dout of the analog input signal u is the integrator 6 in the A / D converter shown in FIG. Therefore, the quantization noise Q can be reduced in the signal band without performing noise shaping, and the signal-to-quantization noise ratio (SQNR) can be improved.
  • SQNR signal-to-quantization noise ratio
  • the A / D converter 21A capable of performing A / D conversion with improved SQNR can be provided in a reduced size.
  • FIG. 3 is a circuit block diagram showing a schematic configuration of an A / D converter 21a according to a modification of the A / D converter 21A according to the first embodiment.
  • the A / D converter 21a according to this modification is different from the prediction filter 24A in the A / D converter 21A according to the first embodiment in the configuration of the prediction filter 24a, and other configurations are the A / D converter 21a according to the first embodiment. This is the same as the D converter 21A.
  • the prediction filter 24a two integrators 31, 34 and one incomplete differentiator 32 are connected in series to form a series connection circuit, and the output of the quantizer 23 is sent to the adder 22 via the prediction filter 24a.
  • the point that two attenuators 30 and 33 are provided in the feedback path is different from the above-described prediction filter 24A.
  • the order of connection between the two integrators 31 and 34 and the one incomplete differentiator 32 in the series connection circuit is random.
  • the arrangement positions of the attenuators 30 and 33 are arbitrary in the feedback path, and it is sufficient that the number thereof is at least one.
  • the attenuator 33 attenuates the input to 1/2 m (m is an arbitrary value) and outputs it.
  • the A / D converter 21a according to the modification has the same effects as the A / D converter 21A according to the first embodiment. Further, by configuring the prediction filter 24a as described above, the prediction value P fed back to the adder 22 by the prediction filter 24a, that is, the A / D conversion output Dout of the analog input signal u is more accurate. Become.
  • the delay unit 25 is not provided immediately before the outputs of the prediction filters 24A and 24a, but the quantizer 23. And the input of the prediction filters 24A and 24a. This configuration also provides the same operational effects as the above-described embodiment and modification examples.
  • FIG. 4 is a circuit block diagram showing a schematic configuration of an A / D converter 21B according to the second embodiment of the present invention.
  • the A / D converter 21B according to the second embodiment is different from the prediction filter 24A in the A / D converter 21A according to the first embodiment in the configuration of the prediction filter 24B.
  • Other configurations are the same as those of the A / D converter 21A according to the first embodiment, and the predicted value P before being converted into an analog signal by the D / A converter 26 is an analog input signal input to the adder 22.
  • the A / D conversion output Dout of u is an analog input signal input to the adder 22.
  • the prediction filter 24B includes a delay unit 25, a multiplier 28, a second adder 29, an attenuator 30, an integrator 31, and a third adder 35.
  • the multiplier 28 multiplies the prediction value P generated by the prediction filter 24 ⁇ / b> B and output from the delay unit 25 by a coefficient of 1 or less, that is, a coefficient of 1/2 in this embodiment.
  • the second adder 29 subtracts the output of the multiplier 28 from the input of the prediction filter 24B.
  • the attenuator 30 is provided in a path where the output of the quantizer 23 is fed back to the adder 22 via the prediction filter 24B, and attenuates the output of the second adder 29 to 1 ⁇ 2 n .
  • the integrator 31 integrates the attenuated output of the second adder 29.
  • the third adder 35 generates a predicted value P by subtracting a value obtained by multiplying the output of the delay unit 25 by a 1/2 coefficient from the output of the integrator 31.
  • the delay unit 25, the multiplier 28, and the third adder 35 constitute a differentiator 36.
  • the A / D converter 21B according to the second embodiment also has the same effects as the A / D converter 21A according to the first embodiment, and the post filter 14 for reproduction ( 1), the A / D converter 21B capable of simplifying the circuit configuration and reducing the circuit scale can be provided.
  • the A / D converter 21B capable of simplifying the circuit configuration and reducing the circuit scale can be provided.
  • a / D conversion can be performed with improved SQNR.
  • a small A / D converter 21B can be provided.
  • FIG. 5 is a circuit block diagram showing a schematic configuration of an A / D converter 21b according to a modification of the A / D converter 21B according to the second embodiment.
  • the A / D converter 21b according to this modification is different from the prediction filter 24B in the A / D converter 21B according to the second embodiment in the configuration of the prediction filter 24b, and other configurations are the A / D converter 21b according to the second embodiment. This is the same as the D converter 21B.
  • the prediction filter 24b in the A / D converter 21b according to this modification is obtained by multiplying the output of the integrator 31 by the output of the multiplier 28, that is, the prediction value P generated by the prediction filter 24b by a factor of 1/2.
  • Arrangement positions of the attenuators 30 and 33 are arbitrary in the feedback path of the output of the quantizer 23 to the adder 22, and the number thereof may be at least one.
  • the A / D converter 21b according to the modification has the same effects as the A / D converter 21B according to the second embodiment. Further, by configuring the prediction filter 24b as described above, the prediction value P fed back to the adder 22 by the prediction filter 24b, that is, the A / D conversion output Dout of the analog input signal u is more accurate. Become.
  • the input of the D / A converter 26 is not the output of the delay unit 25 but the input of the delay unit 25. It is good. Further, a delay unit 25 may be provided between the quantizer 23 and the inputs of the prediction filters 24B and 24b. Also by these structures, the same effect as said embodiment and a modification is show
  • the adder 22, the second adder 29, the third adder 35, and the fourth adder 37 are all described as subtracting the other input from one input as already described. did.
  • a difference between one input and the other input may be calculated, and one input may be inverted with another circuit element such as an inverter and added to the other input.
  • the output of the quantizer 23 may be inverted and input to the prediction filters 24A, 24a, 24B, and 24b, and the second adder 29 may perform addition rather than subtraction with the output of the multiplier 28. Good.
  • the delay unit 25 does not necessarily operate with a clock signal having the same phase as that of the quantizer 23, and may be configured to operate with a clock signal having a phase different from that of the quantizer 23.
  • the time from the operation of the delay unit 25 by the clock signal X supplied to the delay unit 25 to the start of the operation of the quantizer 23 by the clock signal Y having a different phase applied to the quantizer 23 is It can be used as the output settling time of the D / A converter 26. Therefore, the settling time required for the D / A converter 26 can be secured without increasing the circuit scale, and the A / D converters 21A, 21a, 21B, and 21b can be downsized.
  • FIG. 6 is a circuit block diagram showing a schematic configuration of the sensor device 41a according to the first embodiment based on the A / D converter 21a shown in FIG. 6 that are the same as or correspond to those in FIG. 3 are assigned the same reference numerals, and descriptions thereof are omitted.
  • the sensor device 41a includes a capacitive charge output element 42 as a sensor, and converts an analog input signal u formed by charges generated in the charge output element 42 into a digital signal Dout in the same manner as the A / D converter 21a.
  • a capacitive charge output element 42 for example, a pyroelectric infrared sensor that generates a charge due to a pyroelectric effect due to a temperature change of the element, or a piezoelectric that generates a charge proportional to the stress when stress is applied to the piezoelectric element.
  • the series circuit of the charge output element 42 and the capacitor 43 constitutes a capacitive adder 44, and the connection point J between the charge output element 42 and the capacitor 43 is connected to the input of the quantizer 23.
  • the capacitor 43 is composed of a plurality of capacitors 43a, 43b,... 43n connected in parallel with one terminal connected in common to the connection point J.
  • the capacitive adder 44 calculates the difference between the analog input signal u generated in the charge output element 42 and the predicted value P output from the prediction filter 24a.
  • the predicted value P of the digital value output from the prediction filter 24a is converted into an analog voltage value by the D / A converter 45 including capacitors 43a, 43b,... 43n and switches 46a, 46b,. Converted to the value p.
  • the predicted value P is converted into n bits, inverted by the inverter 47 to calculate the difference, and output to the D / A converter 45.
  • the inverter 47 may be provided between the quantizer 23 and the input of the prediction filter 24a.
  • the predicted value p is obtained by selecting the voltage applied to the other terminal of each of the capacitors 43a, 43b,... 43n by the D / A converter 45, and converting the voltage value applied to the connection point J by the capacitor 43 into the digital predicted value. It is obtained by D / A conversion into an analog voltage value corresponding to P.
  • Switches 46a, 46b, ... 46n are provided between the other terminals of the capacitors 43a, 43b, ... 43n and the inverter 47. By switching the switches 46a, 46b, ... 46n, the capacitors 43a, 43b, ... ... Vrefp voltage or Vrefn voltage is applied to the other terminal opposite to the connection point J of 43n.
  • the Vrefp voltage is set to 1 [V], for example, and the Vrefn voltage is set to 0 [V], for example.
  • the capacitance values of the capacitors 43a, 43b,... 43n are weighted to 2 0 ⁇ C [F], 2 0 ⁇ C [F], 2 1 ⁇ C [F], ... 2 n ⁇ C [F].
  • the D / A converter 45 controls the switching state of the switches 46a, 46b,... 46n in accordance with the predicted value P of the digital value calculated by the prediction filter 24a, so that the capacitors 43a, 43b,. Is selected such that the combined voltage value of the capacitors 43a, 43b,... 43n becomes an analog voltage value corresponding to the predicted value P.
  • the predicted value P output from the prediction filter 24a is such that the applied voltage to the capacitors 43a, 43b,.
  • the digital value is converted into the predicted value p of the analog voltage value. For this reason, an analog addition operation between the voltage value of the analog signal u output from the capacitive charge output element 42 and the predicted value p output from the prediction filter 24a can be performed.
  • the adder that calculates the difference between the analog input signal u and the predicted value p is obtained from the series circuit of the capacitive charge output element 42 and the capacitor 43 that are input signal sources.
  • the capacitive component of the capacitive charge output element 42 itself is used as a part of the capacitance constituting the capacitive adder 44.
  • the capacitive charge output element 42 constitutes a part of an adder that calculates the difference between the analog input signal u and the predicted value p. Therefore, there is no need to provide an impedance conversion circuit as in the prior art between the adder provided at the input of the A / D converter and the high-impedance capacitive charge output element 42 as the input signal source. Since the capacitive adder 44 is composed of only passive elements, an amplifier is not required, so that the sensor device 41a can be provided with reduced power consumption and reduced size.
  • the prediction filter 24A shown in FIG. 2 may be used instead of the prediction filter 24a, and the sensor device 41a may be configured based on the A / D converter 21A. Similar effects can be obtained by the sensor device 41a having such a configuration.
  • FIG. 7 is a circuit block diagram showing a schematic configuration of a sensor device 41b according to the second embodiment of the present invention.
  • the same or corresponding parts as those in FIGS. 5 and 6 are designated by the same reference numerals, and the description thereof is omitted.
  • the sensor device 41b according to the second embodiment is different from the sensor device 41a according to the first embodiment only in that the A / D converter 21b shown in FIG. That is, a prediction filter 24b is provided instead of the prediction filter 24a.
  • Other configurations are the same as those of the sensor device 41a according to the first embodiment.
  • the sensor device 41b according to the second embodiment also has the same effect as the sensor device 41a according to the first embodiment, and predicts the voltage value of the analog signal u output from the capacitive charge output element 42. An analog addition operation with the predicted value p output from the filter 24a can be performed. In addition, it is not necessary to provide an impedance conversion circuit as in the prior art between the adder provided at the input of the A / D converter and the capacitive charge output element 42 having a high impedance as an input signal source. Since the capacitive adder 44 includes only passive elements and does not require an amplifier, the sensor device 41b can be provided with reduced power consumption and size.
  • the prediction filter 24B shown in FIG. 4 may be used instead of the prediction filter 24b, and the sensor device 41b may be configured based on the A / D converter 21B. A similar effect can be obtained by the sensor device 41b having such a configuration.
  • the sensor devices 41a and 41b according to the above embodiments and modifications are used as a human sensor when the capacitive charge output element 42 is a pyroelectric infrared sensor, and the capacitive charge output element 42 is In the case of a vibration / impact sensor, it is used as a pressure / vibration / impact measurement sensor in various scenes in the industrial field.

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

変調器出力の後段に再生用のポストフィルタを備える必要がなく、回路構成を簡略化して回路規模を小さくすることが可能なＡ／Ｄ変換器、また、インピーダンス変換回路を設ける必要がなく、小型で低消費電力のセンサ装置を提供する。このために本発明では、Ａ／Ｄ変換器２１Ａは、加算器２２、量子化器２３、予測フィルタ２４ＡおよびＤ／Ａ変換器２６を備える。加算器２２はアナログ入力信号ｕと予測値ｐとの差分を演算する。量子化器２３はこの差分を量子化し、アナログ入力信号ｕをデジタル信号Ｄに変換する。予測フィルタ２４Ａはデジタル信号Ｄから予測値Ｐを生成し、さらに遅延器２５で予測値Ｐを遅延させて出力する。Ｄ／Ａ変換器２６は、予測値Ｐをアナログ信号に変換して予測値ｐとし、加算器２２へ出力する。Ｄ／Ａ変換器２６によってアナログ信号に変換される前の予測値Ｐは、アナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutとされる。

Description

Ａ／Ｄ変換器およびそれを備えるセンサ装置
　本発明は、アナログ入力信号と予測フィルタから出力される予測値との差分を量子化器で量子化してアナログ入力信号をデジタル信号に変換するＡ／Ｄ変換器、およびそれを備えるセンサ装置に関するものである。
　従来、この種のＡ／Ｄ変換器としては、例えば、特許文献１に開示されたオーバーサンプリング型Ａ／Ｄ変換器がある。このオーバーサンプリング型Ａ／Ｄ変換器は、図１（ａ）に概略構成が示される混合型変調器１２によって構成される。混合型変調器１２は、同図（ｂ）に示すΔ変調器１によるΔ（デルタ）変調と、ΔΣ変調器によるΔΣ（デルタシグマ）変調とを併用する。同図（ｂ）に示すΔ変調器１は、量子化器２の出力を遅延器３によって１サンプリング時間遅らせ、予測フィルタ４によって積分して予測値として加算器５へ出力する。予測値は、この際、図示しないＤ／Ａ変換器でアナログ信号に変換されて加算器５へ出力される。加算器５は入力信号と予測値との差分を量子化器２へ出力する。量子化器２は、サンプリングクロックが入力される毎にしきい値の値に応じて入力信号を量子化する。ΔΣ変調器は、同図（ａ）に示す混合型変調器１２から予測フィルタ４と加算器５とを除いた構成をし、量子化器２の出力を遅延器３によって１サンプリング時間遅延させた信号と入力信号との差分を加算器７で演算する。この差分は、積分器６によって離散時間積分されることで、高い周波数領域で量子化雑音スペクトラムが増加する形にノイズシェーピングされて、量子化器２で量子化される。
　混合型変調器１２は、量子化器２の出力が遅延器３で遅延させられた信号を予測フィルタ４で積分して予測値を生成し、加算器５で入力信号と予測値との差分を演算する。そして、この差分に対して、上記のΔΣ変調を行う。つまり、加算器７で、量子化器２の出力を遅延器３によって遅延させた信号と加算器５の出力との差分をとり、積分器６によって積分して、量子化器２によって量子化する。
　特許文献１に開示された混合型変調器１２では、差分判定器１３にて加算器５から出力される差分がしきい値を超えたことを検出すると、スイッチＳＷ１をａ端子側に切り替え、スイッチＳＷ２を開状態にする。これにより、図１（ａ）に示される混合型変調器１２は同図（ｂ）に示されるΔ変調器１に変化し、Δ変調部の傾斜過負荷を起こさせる大きなステップが入力信号として入力された場合でも、オーバーサンプリングクロックの１クロック後にΔ変調器１に切り替わるため、リンギングが生じなくなる。
　混合型変調器１２は、Δ変調器１の長所とΔΣ変調器の長所とを併せ持ち、Δ変調によって入力電圧範囲を広げると共に、ΔΣ変調におけるノイズシェーピングによって量子化雑音を高域側へ追いやって、必要とされる信号帯域における量子化雑音を低減する。混合型変調器１２の出力は入力の微分となるため、Ａ／Ｄ変換器の実際の使用に当たっては、同図（ａ）に示すように再生用のポストフィルタ１４が混合型変調器１２の後段に必要とされる。ポストフィルタ１４で積分された混合型変調器１２の出力は、さらに図示しないポストフィルタによって信号帯域外の量子化雑音が遮断される。
　また、量子化雑音をノイズシェーピングするΔΣ変調器として、従来、特許文献２に開示された連続時間系２次低域通過型ΔΣ変調器がある。このΔΣ変調器でも、量子化器で発生する量子化雑音はノイズシェーピングを受けて高周波数領域に移され、信号帯域内では高いＳＮ比が得られる。
特開２００３－３１８７３６号公報 特開２０１０－２６３４８３号公報
　混合型変調器１２を用いて構成される特許文献１に開示された上記従来のＡ／Ｄ変換器では、上述のように、混合型変調器１２の後段にポストフィルタ１４が必要とされる。また、Δ変調器１を用いて構成されるＡ／Ｄ変換器でも、同様に、出力が入力の微分となるため、図１（ｂ）に示すように、Δ変調器１の後段に再生用のポストフィルタ１４が必要とされる。このため、従来のＡ／Ｄ変換器では、再生用のポストフィルタ１４が必要とされる分、回路規模が大きくなっていた。
　また、特許文献１に開示された上記従来のＡ／Ｄ変換器や、特許文献２に開示されたΔΣ変調器では、ノイズシェーピングによって量子化雑音を高周波数領域に移すため、後段に必要とされるポストフィルタには、信号帯域外の量子化雑音を遮断するために急峻なフィルタ特性が要求される。このため、ノイズシェーピングを用いる従来のＡ／Ｄ変換器では、ノイズシェーピング用の積分器６が必要になるのに加え、ポストフィルタを急峻なフィルタ特性に構成する必要があるため、回路規模が大きくなっていた。
　また、特許文献１に開示された上記従来のＡ／Ｄ変換器を備えるセンサ装置では、加算器５の入力インピーダンスを入力信号源の出力インピーダンスよりも十分高くとらなければならない。このため、容量性の電荷出力素子を入力信号源とした場合、電荷出力素子自身のインピーダンスが高いため、電荷出力素子と加算器５との間にインピーダンス変換回路を設ける必要がある。また、容量性の電荷出力素子の出力を検出するためには、積分器６において電荷の複製、加算のためにアンプが必要となるが、このアンプを駆動するためにＡ／Ｄ変換器の消費電力が大きくなってしまう。
　本発明はこのような課題を解決するためになされたもので、
アナログ入力信号と予測値との差分を演算する加算器と、加算器から出力される差分を量子化してアナログ入力信号をデジタル信号に変換する量子化器と、量子化器から出力されるデジタル信号から予測値を生成する予測フィルタと、予測値をデジタル信号からアナログ信号に変換して加算器へ出力するＤ／Ａ変換器とを備えるＡ／Ｄ変換器において、
Ｄ／Ａ変換器によってアナログ信号に変換される前の予測値を加算器に入力されるアナログ入力信号のＡ／Ｄ変換出力とすることを特徴とする。
　本構成によれば、予測フィルタによって加算器にフィードバックされるアナログ変換される前のデジタル値の予測値が、加算器に入力されるアナログ入力信号のＡ／Ｄ変換出力とされる。このため、従来のように、変調器出力の後段に再生用のポストフィルタを備える必要がなくなり、回路構成を簡略化して回路規模を小さくすることが可能なＡ／Ｄ変換器を提供することが出来る。
　このような予測フィルタは、積分器と不完全微分器と遅延器が直列接続されて構成され，積分器と不完全微分器との直列接続回路によって予測値を生成する直列回路と、直列接続回路によって生成される予測値を遅延させる第２の遅延器と、第２の遅延器の出力に１倍以下の係数を乗じた値と予測フィルタの入力との差分を演算し，差分を直列接続回路へ出力する第２の加算器とから、構成される。
　積分器と不完全微分器との直列接続回路は、特に、２つの積分器と１つの不完全微分器とが直列接続されて構成されることで、予測フィルタによって加算器にフィードバックされる予測値、すなわち、アナログ入力信号のＡ／Ｄ変換出力は、より正確なものとなる。
　また、このような予測フィルタは、予測フィルタで生成される予測値に１倍以下の係数を乗じた値と予測フィルタの入力との差分を演算する第２の加算器と、第２の加算器の出力を積分する積分器と、予測フィルタで生成される予測値に１倍以下の係数を乗じた値と積分器の出力との差分を演算して予測値を生成する第３の加算器とからも、構成される。
　この構成において、特に、予測フィルタで生成される予測値に１倍以下の係数を乗じた値と積分器の出力との差分を演算する第４の加算器と、第４の加算器の出力を積分する第２の積分器とを備え、第３の加算器が、予測フィルタで生成される予測値に１倍以下の係数を乗じた値と第２の積分器の出力との差分を演算して予測値を生成する構成とすることで、予測フィルタによって加算器にフィードバックされる予測値、すなわち、アナログ入力信号のＡ／Ｄ変換出力は、より正確なものとなる。
　また、本発明は、量子化器の出力が予測フィルタを介して加算器にフィードバックされる経路に少なくとも１つの減衰器を備えることを特徴とする。
　量子化雑音の周波数スペクトラムは、加算器、量子化器、予測フィルタおよびＤ／Ａ変換器によってΔ変調が行われることで、パワー・スペクトラム密度が周波数によらない平坦な一様の周波数分布特性を示すが、本構成によれば、量子化器の出力に含まれる量子化雑音は、フィードバック経路において減衰器によって減衰する。したがって、Δ変調による量子化雑音の一様な周波数分布特性は、量子化雑音が減衰器によって減衰することで、パワー・スペクトラム密度がより低い平坦な一様の周波数分布特性を示すようになる。このため、予測フィルタによって加算器にフィードバックされる予測値、すなわち、アナログ入力信号のＡ／Ｄ変換出力は、積分器によってノイズシェーピングをすることなく、量子化雑音が信号帯域において低減し、信号対量子化雑音比（ＳＱＮＲ）を改善することが出来る。よって、ノイズシェーピングをするのに必要とされる積分器が不要になるのに加え、ノイズシェーピングによって高周波数領域に移された量子化雑音を低減するために、ポストフィルタに急峻なフィルタ特性が必要とされなくなる。この結果、ＳＱＮＲを改善してＡ／Ｄ変換することが可能なＡ／Ｄ変換器を小型化して提供することが出来る。
　また、本発明は、遅延器が量子化器と位相の異なるクロック信号で動作することを特徴とする。
　本構成によれば、遅延器に与えられるクロック信号による遅延器の動作後、量子化器に与えられる位相の異なるクロック信号による量子化器の動作開始前までの時間を、Ｄ／Ａ変換器の出力セトリング時間として使用することが出来る。このため、Ｄ／Ａ変換器に要求されるセトリング時間を回路規模を大きくすること無く確保することが出来、Ａ／Ｄ変換器の小型化が図れる。
　また、本発明は、上記のいずれかのＡ／Ｄ変換器の入力における加算器が、容量性電荷出力素子とコンデンサとの直列回路からなる容量型加算器によって構成され、容量性電荷出力素子とコンデンサとの接続点が量子化器の入力に接続されるセンサ装置を構成した。
　本構成によれば、アナログ入力信号と予測値との差分を演算する加算器が、入力信号源である容量性電荷出力素子とコンデンサとの直列回路からなる容量型加算器によって構成され、容量性電荷出力素子自身の有する容量成分が容量型加算器を構成する容量の一部に用いられる。このため、容量性電荷出力素子がアナログ入力信号と予測値との差分を演算する加算器の一部を構成する。したがって、Ａ／Ｄ変換器の入力に設けられる加算器と、入力信号源であるインピーダンスの高い容量性電荷出力素子との間に、従来のようにインピーダンス変換回路を設ける必要が無くなり、また、容量型加算器は受動素子のみで構成されることからアンプが不要となるため、センサ装置を低消費電力化および小型化して提供することが出来る。
　また、本発明は、Ｄ／Ａ変換器が、一方の端子が前記接続点に共通に接続されて並列接続された、容量が重みづけされた複数のコンデンサを備えて構成され、各コンデンサの他方の端子への印加電圧を選択することにより前記接続点の電圧値を予測値に応じたアナログ電圧値にＤ／Ａ変換することを特徴とする。
　本構成によれば、予測フィルタから出力される予測値は、容量型加算器を構成する各コンデンサへの印加電圧が予測値に応じて選択されることで、デジタル値からアナログ電圧値に変換される。このため、容量性電荷出力素子が出力するアナログ信号電圧値と予測フィルタから出力される予測値とのアナログ加算演算が行えるようになる。
　本発明によれば、変調器出力の後段に再生用のポストフィルタを備える必要がなくなり、回路構成を簡略化して回路規模を小さくすることが可能なＡ／Ｄ変換器を提供することが出来る。また、インピーダンス変換回路を設ける必要がなく、アンプが不要で小型で低消費電力のセンサ装置を提供することが出来る。
（ａ）は、Δ変調とΔΣ変調とを併用した混合型変調器から構成される従来のＡ／Ｄ変換器を示す回路ブロック図、（ｂ）は、Δ変調器から構成される従来のＡ／Ｄ変換器を示す回路ブロック図である。 本発明の第１の実施形態によるＡ／Ｄ変換器の概略構成を示す回路ブロック図である。 第１の実施形態の変形例によるＡ／Ｄ変換器の概略構成を示す回路ブロック図である。 本発明の第２の実施形態によるＡ／Ｄ変換器の概略構成を示す回路ブロック図である。 第２の実施形態の変形例によるＡ／Ｄ変換器の概略構成を示す回路ブロック図である。 本発明の第１の実施形態によるセンサ装置の概略構成を示す回路ブロック図である。 本発明の第２の実施形態によるセンサ装置の概略構成を示す回路ブロック図である。
　次に、本発明のＡ／Ｄ変換器およびそれを備えるセンサ装置を実施するための形態について、説明する。
　図２は、本発明の第１の実施形態によるＡ／Ｄ変換器２１Ａの概略構成を示す回路ブロック図である。
　Ａ／Ｄ変換器２１Ａは、加算器２２、量子化器２３、予測フィルタ２４ＡおよびＤ／Ａ変換器２６を備えて構成される。加算器２２はアナログ入力信号ｕと予測値ｐとの差分を演算する。量子化器２３は、加算器２２から出力される差分をサンプリングクロックclkが入力される毎に量子化して符号化し、アナログ入力信号ｕをデジタル信号Ｄに変換する。予測フィルタ２４Ａは、量子化器２３から出力されるデジタル信号Ｄから予測値Ｐを生成し、さらに遅延器２５で予測値Ｐを遅延させて出力する。Ｄ／Ａ変換器２６は、予測値Ｐをデジタル信号からアナログ信号に変換して予測値ｐとし、加算器２２へ出力する。Ａ／Ｄ変換器２１Ａでは、Ｄ／Ａ変換器２６によってアナログ信号に変換される前の予測値Ｐが、加算器２２に入力されるアナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutとされる。
　この第１の実施形態によるＡ／Ｄ変換器２１Ａにおける予測フィルタ２４Ａは、第２の遅延器２７、乗算器２８、第２の加算器２９、減衰器３０、および、積分器３１と不完全微分器３２と遅延器２５の直列回路から、構成される。積分器３１と不完全微分器３２との直列接続回路の出力は、第２の遅延器２７により遅延させられ、乗算器２８により１倍以下の係数、本実施形態では１／２の係数が乗じられる。第２の加算器２９は、乗算器２８の出力を予測フィルタ２４Ａの入力から減算する。減衰器３０は、量子化器２３の出力が予測フィルタ２４Ａを介して加算器２２にフィードバックされる経路に備えられ、第２の加算器２９の出力を１／２ｎ（ｎは任意の値）に減衰させる。積分器３１と不完全微分器３２との直列接続回路は、減衰器３０によって減衰させられた第２の加算器２９の出力を入力とし、積分および微分した結果得られる予測値Ｐを遅延器２５へ出力する。上記の直列接続回路における積分器３１と不完全微分器３２との接続順は図と逆でもよく、また、減衰器３０の配置位置もフィードバック経路において任意である。
　このような第１の実施形態によるＡ／Ｄ変換器２１Ａによれば、予測フィルタ２４Ａによって加算器２２にフィードバックされるアナログ変換される前のデジタル値の予測値Ｐが、加算器２２に入力されるアナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutとされる。このため、従来の図１に示されるＡ／Ｄ変換器のように、変調器出力の後段に再生用のポストフィルタ１４を備える必要がなくなり、回路構成を簡略化して回路規模を小さくすることが可能なＡ／Ｄ変換器２１Ａを提供することが出来る。
　また、量子化雑音Ｑの周波数スペクトラムは、加算器２２、量子化器２３、予測フィルタ２４ＡおよびＤ／Ａ変換器２６によってΔ変調が行われることで、パワー・スペクトラム密度が周波数によらない平坦な一様の周波数分布特性を示すが、本構成によれば、量子化器２３の出力に含まれる量子化雑音Ｑは、フィードバック経路において減衰器３０によって減衰する。
　したがって、Δ変調による量子化雑音Ｑの一様な周波数分布特性は、量子化雑音Ｑが減衰器３０によって減衰することで、パワー・スペクトラム密度がより低い平坦な一様の周波数分布特性を示すようになる。このため、予測フィルタ２４Ａによって加算器２２にフィードバックされる予測値Ｐ、すなわち、アナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutは、図１（ａ）に示すＡ／Ｄ変換器における積分器６等によってノイズシェーピングをすることなく、量子化雑音Ｑが信号帯域において低減し、信号対量子化雑音比（ＳＱＮＲ）を改善することが出来る。よって、ノイズシェーピングをするのに必要とされる積分器６等が不要になるのに加え、ノイズシェーピングによって高周波数領域に移された量子化雑音Ｑを低減するために、ポストフィルタに急峻なフィルタ特性が必要とされなくなる。この結果、ＳＱＮＲを改善してＡ／Ｄ変換することが可能なＡ／Ｄ変換器２１Ａを小型化して提供することが出来る。
　図３は、第１の実施形態によるＡ／Ｄ変換器２１Ａの変形例によるＡ／Ｄ変換器２１ａの概略構成を示す回路ブロック図である。なお、同図において図２と同一または相当する部分には同一符号を付してその説明は省略する。
　この変形例によるＡ／Ｄ変換器２１ａは、予測フィルタ２４ａの構成が第１の実施形態によるＡ／Ｄ変換器２１Ａにおける予測フィルタ２４Ａと相違し、その他の構成は第１の実施形態によるＡ／Ｄ変換器２１Ａと同じである。予測フィルタ２４ａは、２つの積分器３１，３４と１つの不完全微分器３２とが直列接続されて直列接続回路が構成され、量子化器２３の出力が予測フィルタ２４ａを介して加算器２２にフィードバックされる経路に２つの減衰器３０，３３が備えられる点が、上述の予測フィルタ２４Ａと相違する。直列接続回路における２つの積分器３１，３４と１つの不完全微分器３２との接続順は、順不同である。また、減衰器３０，３３の配置位置もフィードバック経路において任意であり、その数も少なくとも１つあればよい。減衰器３３は入力を１／２ｍ（ｍは任意の値）に減衰させて出力する。
　変形例によるＡ／Ｄ変換器２１ａは、第１の実施形態によるＡ／Ｄ変換器２１Ａと同様な作用効果を奏する。さらに、予測フィルタ２４ａを上記のように構成することで、予測フィルタ２４ａによって加算器２２にフィードバックされる予測値Ｐ、すなわち、アナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutは、より正確なものとなる。
　なお、第１の実施形態によるＡ／Ｄ変換器２１Ａおよびその変形例によるＡ／Ｄ変換器２１ａにおいて、遅延器２５を予測フィルタ２４Ａ，２４ａの出力の直前に設けるのではなく、量子化器２３と予測フィルタ２４Ａ，２４ａの入力との間に設けるようにしてもよい。この構成によっても上記の実施形態および変形例と同様な作用効果が奏される。
　図４は、本発明の第２の実施形態によるＡ／Ｄ変換器２１Ｂの概略構成を示す回路ブロック図である。なお、同図において図２と同一または相当する部分には同一符号を付してその説明は省略する。
　第２の実施形態によるＡ／Ｄ変換器２１Ｂは、予測フィルタ２４Ｂの構成が第１の実施形態によるＡ／Ｄ変換器２１Ａにおける予測フィルタ２４Ａと相違する。その他の構成は第１の実施形態によるＡ／Ｄ変換器２１Ａと同じで、Ｄ／Ａ変換器２６によってアナログ信号に変換される前の予測値Ｐが、加算器２２に入力されるアナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutとされる。
　予測フィルタ２４Ｂは、遅延器２５、乗算器２８、第２の加算器２９、減衰器３０、積分器３１および第３の加算器３５から、構成される。乗算器２８は、予測フィルタ２４Ｂで生成されて遅延器２５から出力される予測値Ｐに１倍以下の係数、本実施形態では１／２の係数を乗じる。第２の加算器２９は、予測フィルタ２４Ｂの入力から乗算器２８の出力を減算する。減衰器３０は、量子化器２３の出力が予測フィルタ２４Ｂを介して加算器２２にフィードバックされる経路に備えられ、第２の加算器２９の出力を１／２ｎに減衰させる。積分器３１は減衰させられた第２の加算器２９の出力を積分する。第３の加算器３５は、積分器３１の出力から遅延器２５の出力に１／２の係数を乗じた値を減算して予測値Ｐを生成する。遅延器２５、乗算器２８および第３の加算器３５は微分器３６を構成している。
　このような第２の実施形態によるＡ／Ｄ変換器２１Ｂによっても、第１の実施形態によるＡ／Ｄ変換器２１Ａと同様な作用効果が奏され、従来のように再生用のポストフィルタ１４（図１参照）を備える必要がなくなり、回路構成を簡略化して回路規模を小さくすることが可能なＡ／Ｄ変換器２１Ｂを提供することが出来る。また、ノイズシェーピングをするのに必要とされる積分器６等が不要になるのに加え、ポストフィルタに急峻なフィルタ特性を持たす必要がなくなり、ＳＱＮＲを改善してＡ／Ｄ変換することが可能なＡ／Ｄ変換器２１Ｂを小型化して提供することが出来る。
　図５は、第２の実施形態によるＡ／Ｄ変換器２１Ｂの変形例によるＡ／Ｄ変換器２１ｂの概略構成を示す回路ブロック図である。なお、同図において図４と同一または相当する部分には同一符号を付してその説明は省略する。
　この変形例によるＡ／Ｄ変換器２１ｂは、予測フィルタ２４ｂの構成が第２の実施形態によるＡ／Ｄ変換器２１Ｂにおける予測フィルタ２４Ｂと相違し、その他の構成は第２の実施形態によるＡ／Ｄ変換器２１Ｂと同じである。この変形例によるＡ／Ｄ変換器２１ｂにおける予測フィルタ２４ｂは、積分器３１の出力から乗算器２８の出力、すなわち、予測フィルタ２４ｂで生成される予測値Ｐに１／２の係数を乗じた値を減算する第４の加算器３７と、第４の加算器３７の出力を１／２ｍに減衰させる減衰器３３と、第４の加算器３７の出力を積分する第２の積分器３４とを備え、第３の加算器３５が、第２の積分器３４の出力から乗算器２８の出力を減算する。減衰器３０，３３の配置位置は、量子化器２３の出力の加算器２２へのフィードバック経路において任意であり、その数も少なくとも１つあればよい。
　変形例によるＡ／Ｄ変換器２１ｂは、第２の実施形態によるＡ／Ｄ変換器２１Ｂと同様な作用効果を奏する。さらに、予測フィルタ２４ｂを上記のように構成することで、予測フィルタ２４ｂによって加算器２２にフィードバックされる予測値Ｐ、すなわち、アナログ入力信号ｕのＡ／Ｄ変換出力Ｄoutは、より正確なものとなる。
　なお、第２の実施形態によるＡ／Ｄ変換器２１Ｂおよびその変形例によるＡ／Ｄ変換器２１ｂにおいて、Ｄ／Ａ変換器２６の入力は、遅延器２５の出力ではなく、遅延器２５の入力としてもよい。また、量子化器２３と予測フィルタ２４Ｂ，２４ｂの入力との間に遅延器２５を設けるようにしてもよい。これらの構成によっても上記の実施形態および変形例と同様な作用効果が奏される。
　また、第１の実施形態によるＡ／Ｄ変換器２１Ａおよびその変形例によるＡ／Ｄ変換器２１ａ、並びに、第２の実施形態によるＡ／Ｄ変換器２１Ｂおよびその変形例によるＡ／Ｄ変換器２１ｂにおいて、加算器２２、第２の加算器２９、第３の加算器３５および第４の加算器３７は、いずれも既に述べたように、一方の入力から他方の入力を減算するものとして説明した。しかし、一方の入力と他方の入力との差分を演算すればよく、一方の入力をインバータ等の別の回路要素で符号反転して、他方の入力と加算する構成にしてもよい。例えば、量子化器２３の出力を反転して予測フィルタ２４Ａ，２４ａ，２４Ｂ，２４ｂに入力し、第２の加算器２９が乗算器２８の出力と減算ではなく加算を行うように構成してもよい。
　また、第１の実施形態によるＡ／Ｄ変換器２１Ａおよびその変形例によるＡ／Ｄ変換器２１ａ、並びに、第２の実施形態によるＡ／Ｄ変換器２１Ｂおよびその変形例によるＡ／Ｄ変換器２１ｂにおいて、遅延器２５は量子化器２３と必ずしも同位相のクロック信号で動作する必要はなく、量子化器２３と位相の異なるクロック信号で動作する構成としてもよい。本構成によれば、遅延器２５に与えられるクロック信号Ｘによる遅延器２５の動作後、量子化器２３に与えられる位相の異なるクロック信号Ｙによる量子化器２３の動作開始前までの時間を、Ｄ／Ａ変換器２６の出力セトリング時間として使用することが出来る。このため、Ｄ／Ａ変換器２６に要求されるセトリング時間を回路規模を大きくすること無く確保することが出来、Ａ／Ｄ変換器２１Ａ，２１ａ，２１Ｂ，２１ｂの小型化が図れる。
　図６は、図３に示されるＡ／Ｄ変換器２１ａを基本構成とした第１の実施形態によるセンサ装置４１ａの概略構成を示す回路ブロック図である。なお、図６において図３と同一または相当する部分には同一符号を付してその説明は省略する。
　センサ装置４１ａは、センサとして容量性の電荷出力素子４２を備え、電荷出力素子４２に生じる電荷によって形成されるアナログ入力信号ｕをＡ／Ｄ変換器２１ａと同様にしてデジタル信号Ｄoutに変換する。このような容量性の電荷出力素子４２としては、例えば、素子の温度変化による焦電効果によって電荷を生じる焦電型赤外センサや、圧電素子に応力を加えると応力に比例した電荷を生じる圧電セラミックス型圧力・振動・衝撃センサなどがある。
　電荷出力素子４２とコンデンサ４３との直列回路は容量型加算器４４を構成し、電荷出力素子４２とコンデンサ４３との接続点Ｊが量子化器２３の入力に接続されている。コンデンサ４３は、一方の端子が接続点Ｊに共通に接続されて並列に接続された複数のコンデンサ４３ａ，４３ｂ，…４３ｎによって構成される。容量型加算器４４は、電荷出力素子４２に生じるアナログ入力信号ｕと、予測フィルタ２４ａから出力される予測値Ｐとの差分を演算する。この際、予測フィルタ２４ａから出力されるデジタル値の予測値Ｐは、コンデンサ４３ａ，４３ｂ，…４３ｎおよびスイッチ４６ａ，４６ｂ，…４６ｎによって構成されるＤ／Ａ変換器４５により、アナログ電圧値の予測値ｐに変換される。予測値Ｐはｎビットに変換され、差分を演算するためにインバータ４７で反転されて、Ｄ／Ａ変換器４５に出力される。なお、インバータ４７は、量子化器２３と予測フィルタ２４ａの入力との間に設けてもよい。
　予測値ｐは、Ｄ／Ａ変換器４５が、各コンデンサ４３ａ，４３ｂ，…４３ｎの他方の端子への印加電圧を選択して、コンデンサ４３によって接続点Ｊにかかる電圧値を、デジタルの予測値Ｐに応じたアナログの電圧値へＤ／Ａ変換することで、得られる。各コンデンサ４３ａ，４３ｂ，…４３ｎの他方の端子とインバータ４７との間にはスイッチ４６ａ，４６ｂ，…４６ｎが設けられており、スイッチ４６ａ，４６ｂ，…４６ｎの切り替えにより、各コンデンサ４３ａ，４３ｂ，…４３ｎの接続点Ｊと反対側の他方の端子には、Ｖrefp電圧またはＶrefn電圧が印加される。Ｖrefp電圧は例えば１[Ｖ]に設定され、Ｖrefn電圧は例えば０[Ｖ]に設定される。また、各コンデンサ４３ａ，４３ｂ，…４３ｎの容量値は、２０×Ｃ[Ｆ]，２０×Ｃ[Ｆ]，２１×Ｃ[Ｆ]，…２ｎ×Ｃ[Ｆ]に重みづけされて設定される。したがって、Ｄ／Ａ変換器４５が、予測フィルタ２４ａが演算したデジタル値の予測値Ｐに応じて各スイッチ４６ａ，４６ｂ，…４６ｎの切替状態を制御することで、各コンデンサ４３ａ，４３ｂ，…４３ｎへの印加電圧は、各コンデンサ４３ａ，４３ｂ，…４３ｎの合成電圧値が予測値Ｐに応じたアナログ電圧値になるように、選択される。
　このような第１の実施形態によるセンサ装置４１ａによれば、予測フィルタ２４ａから出力される予測値Ｐは、容量型加算器４４を構成する各コンデンサ４３ａ，４３ｂ，…４３ｎへの印加電圧がＤ／Ａ変換器４５によって予測値Ｐに応じて選択されることで、デジタル値からアナログ電圧値の予測値ｐに変換される。このため、容量性電荷出力素子４２が出力するアナログ信号ｕの電圧値と、予測フィルタ２４ａから出力される予測値ｐとのアナログ加算演算が行えるようになる。
　また、本実施形態のセンサ装置４１ａによれば、アナログ入力信号ｕと予測値ｐとの差分を演算する加算器が、入力信号源である容量性電荷出力素子４２とコンデンサ４３との直列回路からなる容量型加算器４４によって構成され、容量性電荷出力素子４２自身の有する容量成分が容量型加算器４４を構成する容量の一部に用いられる。このため、容量性電荷出力素子４２が、アナログ入力信号ｕと予測値ｐとの差分を演算する加算器の一部を構成する。したがって、Ａ／Ｄ変換器の入力に設けられる加算器と、入力信号源であるインピーダンスの高い容量性電荷出力素子４２との間に、従来のようにインピーダンス変換回路を設ける必要が無くなり、また、容量型加算器４４は受動素子のみで構成されることからアンプが不要となるため、センサ装置４１ａを低消費電力化および小型化して提供することが出来る。
　なお、センサ装置４１ａにおいて、予測フィルタ２４ａに代えて図２に示す予測フィルタ２４Ａを用いるようにし、Ａ／Ｄ変換器２１Ａを基本構成としてセンサ装置４１ａを構成するようにしてもよい。このような構成のセンサ装置４１ａによっても同様な作用効果が奏される。
　図７は、本発明の第２の実施形態によるセンサ装置４１ｂの概略構成を示す回路ブロック図である。なお、同図において図５および図６と同一または相当する部分には同一符号を付してその説明は省略する。
　第２の実施形態によるセンサ装置４１ｂは、図５に示すＡ／Ｄ変換器２１ｂを基本構成にしている点だけが、第１の実施形態によるセンサ装置４１ａと相違する。すなわち、予測フィルタ２４ａに代えて予測フィルタ２４ｂが設けられている。その他の構成は第１の実施形態によるセンサ装置４１ａと同じである。
　このような第２の実施形態によるセンサ装置４１ｂによっても、第１の実施形態によるセンサ装置４１ａと同様な作用効果が奏され、容量性電荷出力素子４２が出力するアナログ信号ｕの電圧値と予測フィルタ２４ａから出力される予測値ｐとのアナログ加算演算が行えるようになる。また、Ａ／Ｄ変換器の入力に設けられる加算器と、入力信号源であるインピーダンスの高い容量性電荷出力素子４２との間に、従来のようにインピーダンス変換回路を設ける必要が無くなり、また、容量型加算器４４は受動素子のみで構成されてアンプが不要であるため、センサ装置４１ｂを低消費電力化および小型化して提供することが出来る。
　なお、センサ装置４１ｂにおいて、予測フィルタ２４ｂに代えて図４に示す予測フィルタ２４Ｂを用いるようにし、Ａ／Ｄ変換器２１Ｂを基本構成としてセンサ装置４１ｂを構成するようにしてもよい。このような構成のセンサ装置４１ｂによっても同様な作用効果が奏される。
　上記の各実施形態および変形例によるセンサ装置４１ａ，４１ｂは、容量性電荷出力素子４２を焦電型赤外センサとした場合には人感センサとして利用され、容量性電荷出力素子４２を圧力・振動・衝撃センサとした場合には、工業分野の様々な場面における圧力・振動・衝撃の測定センサに利用される。
　２１Ａ，２１ａ，２１Ｂ，２１ｂ…Ａ／Ｄ変換器
　２２…加算器
　２３…量子化器
　２４Ａ，２４ａ，２４Ｂ，２４ｂ…予測フィルタ
　２５…遅延器
　２６，４５…Ｄ／Ａ変換器
　２７…第２の遅延器
　２８…乗算器
　２９…第２の加算器
　３０，３３…減衰器
　３１…積分器
　３２，３６…微分器
　３４…第２の積分器
　３５…第３の加算器
　３７…第４の加算器
　４１ａ，４１ｂ…センサ装置
　４２…容量性電荷出力素子
　４３（４３ａ，４３ｂ，…４３ｎ）…コンデンサ
　４４…容量型加算器
　４６ａ，４６ｂ，４６ｎ…スイッチ
　４７…インバータ
　Ｊ…接続点

Claims (9)

  1. 　アナログ入力信号と予測値との差分を演算する加算器と、前記加算器から出力される前記差分を量子化してアナログ入力信号をデジタル信号に変換する量子化器と、前記量子化器から出力されるデジタル信号から前記予測値を生成する予測フィルタと、前記予測値をデジタル信号からアナログ信号に変換して前記加算器へ出力するＤ／Ａ変換器とを備えるＡ／Ｄ変換器において、
    　前記Ｄ／Ａ変換器によってアナログ信号に変換される前の前記予測値を前記加算器に入力されるアナログ入力信号のＡ／Ｄ変換出力とすることを特徴とするＡ／Ｄ変換器。
  2. 　前記予測フィルタは、積分器と不完全微分器と遅延器が直列接続されて構成され，前記積分器と不完全微分器との直列接続回路によって前記予測値を生成する直列回路と、前記直列接続回路によって生成される前記予測値を遅延させる第２の遅延器と、前記第２の遅延器の出力に１倍以下の係数を乗じた値と前記予測フィルタの入力との差分を演算し，前記差分を前記直列接続回路へ出力する第２の加算器とから構成されることを特徴とする請求項１に記載のＡ／Ｄ変換器。
  3. 　前記直列接続回路は、２つの積分器と１つの不完全微分器とが直列接続されて構成されることを特徴とする請求項２に記載のＡ／Ｄ変換器。
  4. 　前記予測フィルタは、前記予測フィルタで生成される前記予測値に１倍以下の係数を乗じた値と前記予測フィルタの入力との差分を演算する第２の加算器と、前記第２の加算器の出力を積分する積分器と、前記予測フィルタで生成される前記予測値に１倍以下の係数を乗じた値と前記積分器の出力との差分を演算して前記予測値を生成する第３の加算器とから構成されることを特徴とする請求項１に記載のＡ／Ｄ変換器。
  5. 　前記予測フィルタで生成される前記予測値に１倍以下の係数を乗じた値と前記積分器の出力との差分を演算する第４の加算器と、前記第４の加算器の出力を積分する第２の積分器とを備え、
    　前記第３の加算器は、前記予測フィルタで生成される前記予測値に１倍以下の係数を乗じた値と前記第２の積分器の出力との差分を演算して前記予測値を生成することを特徴とする請求項４に記載のＡ／Ｄ変換器。
  6. 　前記量子化器の出力が前記予測フィルタを介して前記加算器にフィードバックされる経路に少なくとも１つの減衰器を備えることを特徴とする請求項１から請求項５のいずれかに記載のＡ／Ｄ変換器。
  7. 　前記遅延器は前記量子化器と位相の異なるクロック信号で動作することを特徴とする請求項２から請求項６のいずれかに記載のＡ／Ｄ変換器。
  8. 　請求項１から請求項７のいずれかに記載のＡ／Ｄ変換器の入力における前記加算器が、容量性電荷出力素子とコンデンサとの直列回路からなる容量型加算器によって構成され、前記容量性電荷出力素子とコンデンサとの接続点が前記量子化器の入力に接続されて構成されるセンサ装置。
  9. 　前記Ｄ／Ａ変換器は、一方の端子が前記接続点に共通に接続されて並列接続された、容量が重みづけされた複数の前記コンデンサを備えて構成され、各前記コンデンサの他方の端子への印加電圧を選択することにより前記接続点の電圧値を前記予測値に応じたアナログ電圧値にＤ／Ａ変換することを特徴とする請求項８に記載のセンサ装置。
PCT/JP2017/014534 2016-04-15 2017-04-07 Ａ／ｄ変換器およびそれを備えるセンサ装置 WO2017179508A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018511990A JP6562151B2 (ja) 2016-04-15 2017-04-07 Ａ／ｄ変換器およびそれを備えるセンサ装置
US16/158,330 US10523227B2 (en) 2016-04-15 2018-10-12 A/D converter and sensor apparatus including the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016-082127 2016-04-15
JP2016082127 2016-04-15

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/158,330 Continuation US10523227B2 (en) 2016-04-15 2018-10-12 A/D converter and sensor apparatus including the same

Publications (1)

Publication Number Publication Date
WO2017179508A1 true WO2017179508A1 (ja) 2017-10-19

Family

ID=60042416

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/014534 WO2017179508A1 (ja) 2016-04-15 2017-04-07 Ａ／ｄ変換器およびそれを備えるセンサ装置

Country Status (3)

Country Link
US (1) US10523227B2 (ja)
JP (1) JP6562151B2 (ja)
WO (1) WO2017179508A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019087809A1 (ja) * 2017-10-31 2019-05-09 株式会社村田製作所 Ａ／ｄ変換器
WO2023176847A1 (ja) * 2022-03-18 2023-09-21 三菱ケミカル株式会社 電子機器、ベッドセンサー、及び棚用センサー

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108352842B (zh) * 2015-11-20 2022-03-04 株式会社村田制作所 传感器装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55165027A (en) * 1979-06-11 1980-12-23 Nippon Telegr & Teleph Corp <Ntt> A/d converter circuit
JPS57124933A (en) * 1981-01-27 1982-08-04 Nippon Telegr & Teleph Corp <Ntt> Digital-to-analog converter
JPH03110924A (ja) * 1989-09-25 1991-05-10 Nec Corp Ａ―ｄ変換器
JPH04215319A (ja) * 1990-05-31 1992-08-06 Hitachi Ltd アナログ／ディジタル変換器、サンプリングパルス生成回路、及び電流スイッチ回路
JP2003318736A (ja) * 2002-04-19 2003-11-07 Matsushita Electric Ind Co Ltd 混合型変調器、オーバーサンプリング型ｄ／ａ変換器およびａ／ｄ変換器
US20140368222A1 (en) * 2013-06-12 2014-12-18 Microchip Technology Incorporated Capacitive Proximity Detection Using Delta-Sigma Conversion
WO2017086188A1 (ja) * 2015-11-20 2017-05-26 株式会社村田製作所 センサ装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9103777D0 (en) * 1991-02-22 1991-04-10 B & W Loudspeakers Analogue and digital convertors
DE19647660B4 (de) * 1996-11-19 2005-09-01 Daimlerchrysler Ag Auslösevorrichtung für Insassenrückhaltesysteme in einem Fahrzeug
US6002352A (en) * 1997-06-24 1999-12-14 International Business Machines Corporation Method of sampling, downconverting, and digitizing a bandpass signal using a digital predictive coder
US6590513B2 (en) * 2001-06-29 2003-07-08 Texas Instruments Incorporated Data acquisition system using predictive conversion
JP2010263483A (ja) 2009-05-08 2010-11-18 Sony Corp Δς変調器
US8009072B2 (en) * 2009-12-19 2011-08-30 General Electric Company Predictive analog-to-digital converter and methods thereof
US9614510B2 (en) * 2015-03-13 2017-04-04 Texas Instruments Incorporated Input path matching in pipelined continuous-time analog-to-digital converters

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55165027A (en) * 1979-06-11 1980-12-23 Nippon Telegr & Teleph Corp <Ntt> A/d converter circuit
JPS57124933A (en) * 1981-01-27 1982-08-04 Nippon Telegr & Teleph Corp <Ntt> Digital-to-analog converter
JPH03110924A (ja) * 1989-09-25 1991-05-10 Nec Corp Ａ―ｄ変換器
JPH04215319A (ja) * 1990-05-31 1992-08-06 Hitachi Ltd アナログ／ディジタル変換器、サンプリングパルス生成回路、及び電流スイッチ回路
JP2003318736A (ja) * 2002-04-19 2003-11-07 Matsushita Electric Ind Co Ltd 混合型変調器、オーバーサンプリング型ｄ／ａ変換器およびａ／ｄ変換器
US20140368222A1 (en) * 2013-06-12 2014-12-18 Microchip Technology Incorporated Capacitive Proximity Detection Using Delta-Sigma Conversion
WO2017086188A1 (ja) * 2015-11-20 2017-05-26 株式会社村田製作所 センサ装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019087809A1 (ja) * 2017-10-31 2019-05-09 株式会社村田製作所 Ａ／ｄ変換器
WO2023176847A1 (ja) * 2022-03-18 2023-09-21 三菱ケミカル株式会社 電子機器、ベッドセンサー、及び棚用センサー

Also Published As

Publication number Publication date
US10523227B2 (en) 2019-12-31
JP6562151B2 (ja) 2019-08-21
JPWO2017179508A1 (ja) 2019-01-10
US20190044527A1 (en) 2019-02-07

Similar Documents

Publication Publication Date Title
US5311181A (en) Sigma delta modulator
US7936293B2 (en) Delta-sigma modulator
JP2704060B2 (ja) 過サンプリング変換器
JPH04229723A (ja) 高次シグマ・デルタアナログ／デジタル変換器
JP6562151B2 (ja) Ａ／ｄ変換器およびそれを備えるセンサ装置
JP2787445B2 (ja) デルタ−シグマ変調を使用するアナログ−ディジタル変換器
JP4331188B2 (ja) デジタル／アナログ変換器および信号のデジタル／アナログ変換方法
JPH05152967A (ja) シグマデルタアナログ／デジタル変換器
JPH08125541A (ja) デルタシグマ変調器
US9641192B1 (en) Methods and apparatus for a delta sigma ADC with parallel-connected integrators
US8643524B1 (en) Feed-forward analog-to-digital converter (ADC) with a reduced number of amplifiers and feed-forward signal paths
Shu et al. LMS-Based Noise Leakage Calibration of Cascaded Continuous-Time $\Delta\Sigma $ Modulators
KR20050039722A (ko) 증분-델타 아날로그-대-디지털 변환
JP2010171484A (ja) 半導体集積回路装置
JPH04233332A (ja) アナログ‐ディジタル変換器
JPH04302222A (ja) シグマデルタ型ｄ／ａ変換器システム
Yu Analysis and design of single-bit sigma-delta modulators using the theory of sliding modes
JP6316751B2 (ja) 変換器
JP4574589B2 (ja) デルタシグマａｄ変換器および電子機器
WO2017086188A1 (ja) センサ装置
JPH08242173A (ja) 積分器および分散フィードバック式δς変調器
KR101559456B1 (ko) 지연된 피드―포워드 경로를 갖는 저전력·저면적 3차 시그마―델타 변조기
TWI831150B (zh) 三角積分調變器
WO2017208635A1 (ja) Ａ／ｄ変換器
JP2011101247A (ja) Δς型アナログデジタル変換器およびそれを用いた電子機器

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2018511990

Country of ref document: JP

NENP Non-entry into the national phase

Ref country code: DE

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17782323

Country of ref document: EP

Kind code of ref document: A1

122 Ep: pct application non-entry in european phase

Ref document number: 17782323

Country of ref document: EP

Kind code of ref document: A1