JPH04215319A - アナログ／ディジタル変換器、サンプリングパルス生成回路、及び電流スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アナログ電圧信号を対
応するディジタル信号に変換するアナログ／ディジタル
（以下単にＡ／Ｄとも記す）変換器に、さらには半導体
集積回路で実現するのに好適なオーバサンプリング方式
のＡ／Ｄ変換器、並びに当該Ａ／Ｄ変換器に最適なサン
プリングパルス生成回路に関する。また、出力電流値が
複数ビットのディジタル信号によって制御される電流ス
イッチ回路、並びにその電流スイッチ回路を局部ディジ
タル／アナログ（以下単にＤ／Ａとも記す）変換回路と
するＡ／Ｄ変換器、特に、電流値に高い精度を要するこ
となく、高精度の変換特性を実現し得る電流積分型のオ
ーバサンプリングＡ／Ｄ変換器に関する。

【０００２】

【従来の技術】Ａ／Ｄ変換器の一方式として、アナログ
入力信号の周波数帯域に対し数十倍から数百倍のサンプ
リング周波数を用いるオーバサンプリング方式がある。 オーバサンプリングＡ／Ｄ変換器は、その回路構成によ
って幾つかのタイプに分類され、例えば第１の文献、ア
イ・エス・エス・シー・シー８５、ダイジェスト　　オ
ブテクニカルペーパース゛、第８０頁から第８１頁（Ｉ
ＳＳＣＣ’８５、Ｄｉｇｅｓｔ　　ｏｆ　　ｔｅｃｈｎ
ｉｃａｌ　　ｐａｐｅｒｓ、ｐｐ．８０〜８１（ＦＥＢ
．１９８５）記載のデルタ−シグマ（ΔΣ）型や、第２
の文献、アイ・エス・エス・シー・シー８６、ダイジェ
スト　　オブ　　テクニカルペーパース゛、第１８０頁
から第１８１頁（ＩＳＳＣＣ’８６、Ｄｉｇｅｓｔ　　
ｏｆ　　ｔｅｃｈｎｉｃａｌ　　ｐａｐｅｒｓ、ｐｐ．
１８０〜１８１（ＦＥＢ．１９８６）記載の補間型等が
ある。これらオーバサンプリング方式は、他の非オーバ
サンプリング方式に比べると、高速動作が必要な代わり
に、アナログ回路の所要素子精度が大幅に緩和できるた
め、半導体集積回路による高精度変換特性が比較的容易
に実現できる特徴がある。また、入力信号に含まれた高
域雑音成分のサンプリングによる帯域内折り返しを防ぐ
ために、通常全てのＡ／Ｄ変換器の前段に設けられるプ
レフィルタを、小型、かつ緩い素子精度で実現できる特
徴もある。

【０００３】しかしながら、従来のオーバサンプリング
型Ａ／Ｄ変換器の実現例の多くには、入力アナログ信号
と帰還アナログ参照信号との誤差電圧を積分するための
積分回路部に演算増幅器が用いられており、この演算増
幅器に対する高速動作の必要性から、Ａ／Ｄ変換器を低
消費電力化することには限界があった。逆に、演算増幅
器の高速度化は、例えその消費電力を増加させても限界
があるため、サンプリング周波数を高くしてより一層の
高変換精度を得ることも困難である。また、従来実現さ
れているオーバサンプリングＡ／Ｄ変換器には５Ｖ又は
それ以上の電源電圧が用いられているが、近年開発が盛
んなページャ（通称ポケットベル）、コードレス電話機
、自動車電話機等の小型携帯通信端末装置にオーバサン
プリングＡ／Ｄ変換器を適用しようとした場合には、小
型電池での動作、すなわち低電圧電源動作が必要となる
が、この場合にも演算増幅器の高速動作の要求条件から
、所要変換精度の実現がますます困難になっている。

【０００４】一方、上記した問題点の解決を試みた回路
方式として、アナログ積分回路部に演算増幅器を必要と
しない回路方式が、第３の公知文献、アイ・イー・イー
・イー・ジャーナル・オブ・ソリッドステート・サーキ
ッツ、エスシー２１（１９８６年１２月）、第１００３
頁から１０１０頁（ＩＥＥＥ　　ＪＯＵＲＮＡＬ　　Ｏ
ＦＳＯＬＩＤ−ＳＴＡＴＥ　　ＣＩＲＣＵＩＴＳ，ＳＣ
−２１（ＤＥＣ．１９８６）ｐｐ．１００３〜１０１０
）で提案されている。これは、入力アナログ電圧信号を
電圧／電流変換回路を用いて電流信号に変換し、同時に
局部Ｄ／Ａ変換回路を１ビットの電流スイッチ回路で構
成することによって、入力信号と帰還信号の差分電流を
、一端が直流電位に接地されたキャパシタをアナログ積
分回路として充電積分するものであり、ΔΣ型とされる
。前記入力信号の電圧／電流変換回路においては、ある
程度の線形精度を確保するために演算増幅器が必要であ
るが、この演算増幅器は目的とする入力信号の周波数帯
域に対してある程度の利得が確保されればよく、かつ、
この演算増幅器で駆動されなければならない負荷は電流
源に接続される単なるＭＯＳトランジスタのようなトラ
ンジスタのゲート電極のみであり、これにより、低消費
電力を実現しようとしている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記第
３の公知文献に記載された従来回路構成においては、局
部Ｄ／Ａ変換器が１ビット構成であることなどに起因し
て、差分電流が大きくなる。これにより、電流源を構成
するトランジスタの線形特性が劣化して所望の変換特性
を実現するのが困難となる。さらに、量子化雑音を低減
させる手段として、積分キャパシタの電圧をさらに演算
増幅器を用いた第２の電圧／電流変換回路を用いて２重
に積分する回路構成が用いられている。結果として、斯
るΔΣ型のＡ／Ｄ変換器は低電圧電源動作に対する考慮
がなされていない。また、当該文献において抵抗及びキ
ャパシタ素子の製造値変動に対する問題は提起されてい
るが、具体的な解決策は示されておらず、電流積分型の
Ａ／Ｄ変換器には実用化に対して種々の課題が残されて
いることが本発明者によって明らかにされた。

【０００６】また、本発明者は前記電流積分形式のオー
バサンプリング型Ａ／Ｄ変換器に利用する電流スイッチ
回路として、２のべき乗で重み付けされた電流をディジ
タル信号に応じて流すための複数個の定電流源回路を設
け、全ての定電流源回路の電流経路を途中で共通接続し
、その接続ノードに流れる電流をカレントミラー回路で
鏡映し、この鏡映された電流の単一経路を、前記電圧／
電流変換回路とアナログ積分回路との接続点に分流点と
して結合する構成を検討した。斯る構成において夫々の
定電流源回路は、バイアスされた定電流源ＭＯＳトラン
ジスタに、ディジタル信号によってスイッチ制御される
スイッチＭＯＳトランジスタが直列接続されて構成され
る。しかしながら、定電流源ＭＯＳトランジスタに流れ
る電流はそのドレイン・ソース間電圧に依存するため、
夫々の定電流源回路の端点を共通接続し、その共通接続
点にカレントミラー回路のような負荷が結合されると、
このカレントミラー回路に流れる電流値によってその共
通接続点の電位が変動し、その結果共通接続点に流れる
電流値に応じて定電流源トランジスタのコンダクタンス
が変化して、分流点からの引き込み電流値とディジタル
信号との間に誤差を生じて線形特性を得ることができな
くなることが明かにされた。特にアナログ積分回路を用
いて高い変換精度または高Ｓ／Ｎ特性を得るようにした
オーバサンプリングＡ／Ｄ変換器において、局部Ｄ／Ａ
変換回路における引き込み電流値に比較的高い線形特性
がなければ、アナログ積分回路を採用しても、必要な変
換精度を保証することができない。

【０００７】本発明の第１の目的は、低電源電圧動作を
含む広範囲の電源電圧条件に対して、低消費電力で、か
つ素子の製造値変動に対しても安定した変換特性の実現
が可能なオーバサンプリング型Ａ／Ｄ変換器を提供する
ことである。

【０００８】本発明の第２の目的は、１チップのアナロ
グ・ディジタル混載大規模半導体集積回路として大規模
な論理回路と共にオンチップ化したときに、論理回路か
らのディジタル雑音混入による変換特性劣化が少ないオ
ーバサンプリング型Ａ／Ｄ変換器を提供することにある
。

【０００９】本発明の第３の目的は、上記の目的を損な
うこと無く、従来以上のオーバサンプリング化による高
変換精度化、及び変換信号の広帯域化が可能なオーバサ
ンプリング型Ａ／Ｄ変換器を提供することにある。

【００１０】本発明の第４の目的は、それらオーバサン
プリング型Ａ／Ｄ変換器に最適なサンプリングパルス生
成回路を提供しようとするものである。

【００１１】本発明の第５の目的は、ディジタル信号で
制御される出力電流値の線形特性を高精度化することが
できる電流スイッチ回路を提供することである。

【００１２】本発明の第６の目的は、局部Ｄ／Ａ変換回
路として電流スイッチ回路を利用し、入力電圧信号を電
流信号に変換し、この電流信号と、前記電流スイッチ回
路で生成した帰還電流信号との差電流を、アナログ積分
回路で積分する形式によって低消費電力化を図ったオー
バサンプリング型Ａ／Ｄ変換器において、その変換精度
を高くしようとすることである。

【００１３】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１５】すなわち、局部Ｄ／Ａ変換用電流スイッチ
回路を複数ビット構成とし、電圧／電流変換回路と局部
Ｄ／Ａ変換用電流スイッチ回路の各出力電流の差分を、
一端が直流電位に接地されたアナログ積分回路で積分し
、その積分によって得られる電圧を電圧比較器によって
所定の閾値電圧と比較して論理信号に変換し、その結果
を複数ビットの２の補数表示信号（２のべき乗のディジ
タル信号）に変換し、このディジタル信号の積分値を、
Ａ／Ｄ変換結果として出力するとともに、上記局部Ｄ／
Ａ変換用電流スイッチ回路の駆動用ディジタル信号とす
るようにして、Ａ／Ｄ変換器を構成する。

【００１６】前記Ａ／Ｄ変換器を補間型に構成するには
、前記アナログ積分回路として、前記電圧／電流変換回
路の出力点と前記電流スイッチ回路の出力点との共通接
続点と、所定の直流電位点との間に、キャパシタを接続
して構成し、或いは、キャパシタ及び抵抗を直列接続し
て構成することができる。

【００１７】また、ΔＭ型のＡ／Ｄ変換器を構成する場
合には、局部Ｄ／Ａ変換用電流スイッチ回路を複数ビッ
ト構成とし、電圧／電流変換回路と局部Ｄ／Ａ変換用電
流スイッチ回路の各出力電流の差分を、一端が直流電位
に接地された抵抗素子に流し、これによって得られる電
圧を電圧比較器によって所定の閾値電圧と比較して論理
信号に変換し、その結果を複数ビットの２のべき乗のデ
ィジタル信号に変換し、このディジタル信号の積分値を
Ａ／Ｄ変換結果として出力するとともに、該積分値で上
記局部Ｄ／Ａ変換用電流スイッチ回路を駆動するように
する。

【００１８】前記量子化回路の感度を容易に最適化する
には、前記電圧／電流変換回路を構成する演算増幅回路
の反転入力端子には抵抗素子又はこれと価な回路を通し
て上記入力アナログ電圧信号を印加すると共に、その増
幅回路の非反転入力端子には上記入力アナログ電圧信号
に重畳された直流バイアス電圧値より低い直流電圧を供
給して、入力アナログ信号の直流レベルシフト機能を持
たせ、当該増幅回路の出力端子に結合される第１のＮチ
ャンネル型ＭＯＳトランジスタのソース及びドレイン電
位を下げ、前記量子化回路を構成する比較回路に前記直
流バイアス電圧に概ね等しい電圧を中心とする電圧を印
加することができるようにするとよい。

【００１９】前記電圧／電流変換回路や電流スイッチ回
路の過渡応答動作が前記アナログ積分回路の電流積分動
作に不所望な影響を与えないようにするには、前記電圧
／電流変換回路の出力点と前記電流スイッチ回路の出力
点との結合ノードと、前記アナログ積分回路との間に、
サンプリングパルス信号によってスイッチ制御されるス
イッチ素子を設けるとよい。或いは、電圧／電流変換回
路及び電流スイッチ回路をサンプリングパルス信号に応
じて周期的に動作させるようにするとよい。

【００２０】このサンプリングパルス信号との関係にお
いて、補間型Ａ／Ｄ器を高精度並びに動作の安定化を図
るには、サンプリングパルス信号のパルス幅（τ）を、
アナログ積分回路の時定数ｃＲに概ね等しくすることが
望ましい。

【００２１】上記τ＝ｃＲの条件を、キャパシタ及び抵
抗素子の変動に応じてそのパルス幅でキャンセルして実
現するには、基準電圧を電流値に変換する電圧／電流変
換回路、該変換回路からの電流をＡ／Ｄ変換器と同一周
波数のクロックパルスによってサンプリングして積分す
るためのスイッチ及びキャパシタ、該キャパシタの積分
電圧を所定の閾値と比較して論理レベルの出力を発生す
る電圧比較回路、該比較回路の論理出力によって上記ク
ロックパルスから所望のパルス幅を発生させるための論
理回路、上記積分キャパシタの電荷を放電させるための
リセット回路から成るサンプリングパルス生成回路を採
用して、前記サンプリングパルス信号のパルス幅（τ）
を決定することができる。

【００２２】前記電流積分型のＡ／Ｄ変換器における局
部Ｄ／Ａ変換回路としての電流スイッチ回路としては、
定電流源トランジスタに流れる電流がカレントミラー回
路を介して鏡映される複数の電流出力経路を設け、各電
流出力経路を出力端子に共通接続すると共に、ディジタ
ル信号によるスイッチ制御状態に応じて前記電流出力経
路に電流を流すか否かを決定するためのスイッチ素子を
設けることにより、前記出力端子の出力電流値を前記デ
ィジタル信号によって制御するように構成することがで
きる。

【００２３】また、定電流源トランジスタを、カレント
ミラー回路を介して電流出力経路と１対１対応で設ける
場合には、前記スイッチ素子を定電流源トランジスタに
直列配置することができる。このようにして電流出力経
路毎に構成される回路を電流出力単位セルとして把握し
、例えば、ディジタル信号に応じてその２のべき乗で重
み付けされた電流を流すために必要な数の前記電流出力
単位セルを一単位回路として、その単位回路毎に、前記
スイッチ素子を共通信号でスイッチ制御可能に構成する
ことにより、当該電流スイッチ回路は、２進数のディジ
タル信号をアナログ電流信号に変換するＤ／Ａ変換回路
として機能させることができる。

【００２４】また、定電流源トランジスタを、カレント
ミラー回路を介して夫々の電流出力経路に共通利用して
、トランジスタ数を減らすには、前記スイッチ素子を夫
々の電流出力経路に配置することができる。このように
して電流出力経路毎に構成される回路を電流出力単位セ
ルとして把握し、例えば、ディジタル信号に応じてその
２のべき乗で重み付けされた電流を流すために必要な数
の前記電流出力単位セルを一単位回路として、その単位
回路毎に、前記スイッチ素子を共通信号でスイッチ制御
可能に構成することにより、当該電流スイッチ回路は、
２進数のディジタル信号をアナログ電流信号に変換する
Ｄ／Ａ変換回路として機能させることができる。

【００２５】また、電流スイッチ回路として、２のべき
乗で重み付けされた電流をディジタル信号に制御されて
流すための複数個の定電流源回路を設け、全ての定電流
源回路の電流経路を共通接続し、その接続ノードに流れ
る電流をカレントミラー回路で鏡映し、この鏡映された
電流の単一経路を出力端子に結合する構造を主体とする
ときには、可変抵抗手段として機能するトランジスタを
、前記定電流源回路に含まれる定電流源トランジスタに
直列配置し、その定電流源トランジスタにバイアス電圧
を供給するためのバイアス用トランジスタに対する前記
定電流源トランジスタのコンダクタンスの変化を相殺す
るように、前記可変抵抗手段として機能するトランジス
タのコンダクタンスを制御する構成を採用することもで
きる。

【００２６】

【作用】上記した手段によれば、電流積分型Ａ／Ｄ変換
器において、局部Ｄ／Ａ変換回路の電流スイッチ回路を
多ビット化することは、入力信号電流と帰還電流信号と
の差分電流を小さくするように作用する。また、前記電
圧／電流変換回路自身のレベルシフト機能は、内部発生
直流電圧を直流バイアス電圧とする入力アナログ信号か
ら該直流成分を減少させ、このことは、電流積分による
キャパシタの極板間電圧変化を減少させるように作用す
る。これらのことは、上記入力電圧／電流変換回路及び
局部Ｄ／Ａ変換回路を構成する定電流源ＭＯＳトランジ
スタの安定動作を可能とし、結果としてＡ／Ｄ変換器の
低電源電圧化、低消費電力化を達成する。

【００２７】また、局部Ｄ／Ａ変換回路としての電流ス
イッチ回路の多ビット化は、量子化雑音電力を低減する
ように働き、これが、所望の変換精度を得るためのサン
プリング周波数を一層低くすることを可能にし、回路動
作の低速化に寄与する。このことは、低消費電力化を更
に促進可能にする。また同時に、キャパシタ、抵抗、電
流源トランジスタ等の所要素子精度を大幅に緩和するよ
うにも作用する。

【００２８】さらにまた、直流電位点に結合された受動
素子で成るアナログ積分回路は、論理回路からのディジ
タル雑音混入を原理的に最も受けやすい仮想接地型では
なく、接地型とされ、このことが、電源電圧の変動やデ
ィジタル雑音に対して動作特性の安定なＡ／Ｄ変換器の
実現に寄与する。

【００２９】前記Ａ／Ｄ変換器の局部Ｄ／Ａ変換回路な
どとして利用される電流スイッチ回路において、出力端
子に共通接続された夫々の電流出力経路には、定電流源
回路に対してこれに流れる電流の鏡映電流がカレントミ
ラー回路を介して流され、このことは前記出力端子にお
ける電流値の大小に拘らず定電流源回路を構成する定電
流源トランジスタのコンダクタンスに変化を与えないよ
うに作用する。したがって、種々の値を持つディジタル
信号によって出力端子の出力電流値が制御されるとき、
その出力電流値にはディジタル信号の値に応じた高精度
の線形特性を得る。

【００３０】また、このように作用する電流スイッチ回
路をアナログ積分形式のオーバサンプリング型Ａ／Ｄ変
換器における局部Ｄ／Ａ変換回路として採用する場合、
この電流スイッチ回路の出力電流値が、入力電圧／電流
変換手段で変換された電流信号との差電流を形成するこ
とになり、当該差電流の値がディジタル信号に応じて高
精度に制御されるという点において、当該オーバサンプ
リング型Ａ／Ｄ変換器の変換精度を高くする。

【００３１】

【実施例】図１には本発明によるオーバサンプリング型
Ａ／Ｄ変換器の基本構成図が示される。図１において、
電圧／電流変換回路１は、アナログ入力信号Ｖｉｎを直
流値も含めて比例的に電流信号Ｉｉｎに変換する。電流
スイッチ回路２は、局部Ｄ／Ａ変換器として１サンプル
前までの入力信号のＡ／Ｄ変換結果に対応した量子化さ
れた帰還電流信号Ｉｑを出力する。この２つの電流信号
の差分点には、一端が交流的に接地されたキャパシタ、
抵抗素子、又はキャパシタと抵抗素子から構成されたア
ナログ回路３が接続されている。量子化回路４の入力イ
ンピーダンスは、例えば、メタル・オキサイド・シリコ
ン（ＭＯＳ）型または接合型（ジャンクション）電界効
果トランジスタ技術を用いれば、必要十分に高い値を得
ることができる。したがって、各サンプリング時におい
て、差分電流Ｉｄ（＝Ｉｉｎ−Ｉｑ）は全て積分回路３
に流れ、積分される。非サンプリング時間の間は、両電
流信号Ｉｉｎ、Ｉｑ共にカットオフ状態とすることによ
り、両電流信号の差分点はハイインピーダンスになるた
め、積分回路はホールド状態となる。このホールド直前
、又はホールド時間中の積分回路の電圧Ｖｃは、電圧比
較回路を有する量子化回路４で１ビット又は複数ビット
のディジタル信号に変換されるが、このディジタル信号
をディジタル回路５を介して出力することによりＡ／Ｄ
変換結果を得る。この様に、この実施例のアナログ積分
回路３は抵抗素子ｒとキャパシタｃ等の受動素子によっ
て構成されており、トランジスタ等の能動素子は用いら
れていない。また演算増幅器を用いずにアナログ積分回
路３が構成されている。尚、ディジタル回路５の出力Ｄ
ｏｕｔは図示しないデシメータ若しくは間引き回路によ
って所定周期毎に平均値が採られ、これにより多ビット
化される。

【００３２】図２にはΔＭ型、ΔΣ型、補間型１、補間
型２の各種オーバーサンプリング型Ａ／Ｄ変換器の伝達
関数が示される。アナログ積分回路及びディジタル積分
回路の各伝達関数Ｆ（ｚ）及びＧ（ｚ）は、サンプリン
グされた信号を取り扱うため、通常、ｚ関数〔ｚ＝ｅｘ
ｐ（ｊωＴ）で現される。ここで、ｚ＝ｅｘｐ（　　）
は指数関数、ｊωは複素角周波数、Ｔは１サンプリング
周期である。例えば、ｚ−１は信号位相の１サンプリン
グ期間の遅延、１／（１−ｚ−１）は積分、（１−ｚ−
１）は微分を表す。ただし、積分回路に対応するＦ（ｚ
）またはＧ（ｚ）の記述に含まれる信号位相の１サンプ
ル周期の遅延成分（ｚ−１）は、説明の都合上、それぞ
れの回路に纏めて配分しているだけであり、実際には後
述するように、ループ内の各回路部に分散して発生され
る。また、ループ遅延は２サンプル周期分以上あっても
特に変換精度的には支障は無い。

【００３３】ΔＭ（デルタ−エム）型は、アナログ積分
回路を使用せず、ディジタル積分回路５のみで構成され
たものである。したがって、Ｆ（ｚ）＝１、Ｇ（ｚ）＝
ｚ−１／（１−ｚ−１）とおいて、入力電圧信号Ｖｉｎ
及び出力ディジタル信号Ｄｏｕｔの各ｚ関数表示された
Ｘ（ｚ）とＹ（ｚ）間の伝達関数を求めると、式１が得
られる。但し、Ｎ（ｚ）は量子化によって発生する量子
化雑音（または量子化誤差）を表わしたものである。 ［式１］ Ｙ（ｚ）＝ｚ−１・［Ｘ（ｚ）＋Ｎ（ｚ）〕

【００３４
】ΔΣ（デルタ−シグマ）型は、上記ΔＭ型とは逆に、
ディジタル積分回路５を使用せず、アナログ積分回路３
のみで構成したものである。したがって、Ｆ（ｚ）＝１
／（１−ｚ−１）、Ｇ（ｚ）＝ｚ−１とおいて伝達関数
を求めると、次の式２が得られる。 ［式２］ Ｙ（ｚ）＝ｚ−１・［Ｘ（ｚ）＋（１−ｚ−１）Ｎ（ｚ
）〕

【００３５】一方、補間型はアナログ積分回路３と
ディジタル積分回路５の両方を用いた方式である。した
がって、補間型は、ループ内に信号位相の遅延を発生さ
せる積分回路が２つ存在するため、最悪の場合、差分点
による負帰還が正帰還となって発振を生じる危険性があ
る。 そこで、各積分回路の少なくとも一方に位相進みを持た
せる等の工夫が必要である。例えば、Ｆ（ｚ）＝（２−
ｚ−１）／（１−ｚ−１）、Ｇ（ｚ）＝ｚ−１／（１−
ｚ−１）とおいて補間型１に対応する式３を得ることが
でき、また、Ｆ（ｚ）＝１／（１−ｚ−１）、Ｇ（ｚ）
＝ｚ−１・（２−ｚ−１）／（１−ｚ−１）とおいて補
間型２に対応する式４を得ることができる。

【００３６】ここで、式２、式３、及び式４が示すよう
に、アナログ積分回路３を有するΔΣ型と補間型には量
子化雑音Ｎ（ｚ）に微分の係数（１−ｚ−１）が掛って
いる。これは、量子化雑音が低周波数で大きく減衰され
ることを意味する。したがって、ΔΣ型と補間型には、
原理上ΔＭ型に比べて、より高い変換精度または高Ｓ／
Ｎ（信号対量子化雑音電力比）特性を得ることができる
。

【００３７】図３には図２に示される各種Ａ／Ｄ変換形
式に対応するアナログ積分回路構成用受動素子の種類と
ディジタル回路の種類が示される。

【００３８】図４には本発明によるΔＭ型Ａ／Ｄ変換器
の一実施例が示される。ここで、特に限定はされないが
、電圧／電流変換回路１の変換係数を１／Ｒ（すなわち
、Ｉｉｎ＝Ｖｉｎ／Ｒ）とする。また、電流スイッチ回
路２についても、基準電圧ＶＲＥＦは任意の値が可能で
あるが、ここでは、説明を簡単にするために、入力電圧
信号の最大振幅値Ｖｉｎ（ｍａｘ）に近似的に等しい値
とし、出力電流の最大値Ｉｑ（ｍａｘ）に対する変換係
数を電圧／電流変換回路１と等しく１／Ｒとする。以下
についても同様である。

【００３９】ΔＭ型は、前記したようにアナログ積分回
路を用いない方式であるから、アナログ回路３は抵抗素
子（抵抗値ｒとする）のみで構成される。図５には図４
に示されるＡ／Ｄ変換器の動作を説明するために、各部
の電流又は電圧波形の一例が示される。ただし、ｔは時
刻を表す。入力電流信号Ｉｉｎと帰還電流信号Ｉｑは、
共に、サンプリング周期Ｔのうちの時間τの間だけサン
プリングされて出力される。したがって、差分電流Ｉｄ
は各サンプリング周期のうちτの時間のみ低抗素子３に
流れ、τ以外の時間ではゼロとなるから、アナログ回路
３の抵抗素子ｒの電圧Ｖｃは図５に示したようになる。 いま、サンプリング時間終了直前の時刻ｔ＝ｎ−δにお
ける抵抗素子ｒの電圧ＶｃをＶｃ（ｎ）とすると、Ｖｃ
（ｎ）は式５の様に表すことができる。ただし、ここで
Ｘ（ｚ）、Ｙ（ｚ）は入力電圧信号Ｖｉｎ及びディジタ
ル出力信号Ｄｏｕｔをｚ関数で表したものである。

【００４０】一方、ディジタル回路５を伝達関数Ｇ（ｚ
）＝ｚ−１／（１−ｚ−１）のディジタル積分回路とす
れば、式６を得られ、式５を式６に代入して整理すると
、式７を得ることができる。したがって、式７において
ｒ＝Ｒとすれば、次式８を得る。

【００４１】この式８は前記式１と同じであることから
、図４の構成がΔＭ型を実現することが明らかである。 なお、このΔＭ型では、ディジタル積分回路５のビット
構成に対応した多ビット数の電流スイッチ回路２が用い
られるため、帰還電流信号Ｉｑの振幅は入力信号Ｉｉｎ
の振幅に近い値となり、したがって、差分電流Ｉｄは比
較的小振幅となる。

【００４２】図６にはΔΣ型Ａ／Ｄ変換器の一例が示さ
れる。図４のΔＭ型に対して、アナログ回路３を一端が
接地されたキャパシタ（容量値ｃ）による積分回路とし
て、ディジタル回路５をＧ（ｚ）＝ｚ−１の遅延回路と
した点が異なる他、これに対応して電流スイッチ回路２
が通常１ビット構成で実現される。したがって、帰還電
流信号Ｉｑの振幅は入力電流信号Ｉｉｎの振幅と直接的
には対応しない±Ｉｑ（ｍａｘ）の２値となるため、差
分電流Ｉｄも比較的大振幅となる。　　この場合、差分
電流Ｉｄはキャパシタ３によって積分されるから、差分
点の電圧Ｖｃは図７に示した波形となり、いま、サンプ
リング時間終了直前の時刻ｔ＝ｎ−δ（又はホールド時
間中ｔ＝ｎからｔ＝ｎ＋１−τまでの適当な時刻でもよ
い）におけるアナログ積分回路３の電圧をＶｃ（ｎ）と
すると、次式９のようになる。［式９］

【００４３】いま、入力電流信号Ｉｉｎ、したがって、
差分電流信号Ｉｄの時間τ内の変化が少なく、Ｉｄ（ｎ
−τ）≒Ｉｄ（ｎ）とすると、ホールド期間中ではＶｃ
（ｎ−τ）≒Ｖｃ（ｎ−１）であるから、式９は次式１
０のように書き換えることができる。実際に、オーバサ
ンプリング周波数が比較的高い場合にはこの仮定が成立
できる。式１０をｚ変換した式で表すと、式１１のよう
になる。このとき式１２が成立するから、式１１を式１
２に代入して整理すると次式１３を得る。したがって、
τ＝ｃＲとすれば、次式１４となる。この式１４は前記
式２と同じであり、図６の構成がΔΣ型Ａ／Ｄ変換器を
実現していることが明らかである。

【００４４】次に、図８には本発明による補間型Ａ／Ｄ
変換器の第１実施例が示される。図４のΔＭ型に対して
、アナログ回路３が一端が接地されたキャパシタ（容量
値ｃ）と抵抗素子（抵抗値ｒ）の直列接続回路から成る
積分回路となっている点が、異なるが、その他の構成は
同じである。この抵抗素子は、ループ内の信号遅延に伴
う回路動作不安定性を補償するものである。この場合、
差分電流Ｉｄはアナログ回路３のキャパシタｃによって
積分されると同時に抵抗素子にも電圧を生じさせるから
、差分点の電圧Ｖｃの波形は図９に示したようになり、
これを式で表すと次式１５のようになる。

【００４５】いま、入力電流信号Ｉｉｎ、したがって、
差分電流信号Ｉｄの時間τ内の変化が少なく、Ｉｄ（ｎ
−τ）≒Ｉｄ（ｎ）とすると、式１５は次式１６のよう
に書き換えることができる。実際に、オーバサンプリン
グ周波数が比較的高い場合にはこの仮定が成立できる。 式１６をｚ変換した式で表すと式１７のようになる。

【００４６】一方、式１８が成立するので、これを前記
式１７に代入して整理すれば、式１９を得る。したがっ
て、ｒ＝Ｒ、及びτ＝ｃｒとすれば、次式２０となる。

【００４７】この式２０は前記式３と同じであり、図８
の構成が補間型Ａ／Ｄ変換器を実現していることが明ら
かである。この実施例のアナログ積分回路３は、受動素
子として動作する抵抗素子と容量素子とにより構成され
ており、能動素子として機能させるための回路手段は含
まれていない。また、この積分回路は演算増幅器を用い
ずに構成されている。

【００４８】図１０は本発明に係る補間型Ａ／Ｄ変換器
の第２実施例が示される。図８の補間型の第１実施例に
対して、アナログ回路３が一端が接地されたキャパシタ
（容量値ｃ）で構成された積分回路、ディジタル回路５
が、Ｇ（ｚ）＝ｚ−１（２−ｚ−１）／（１−ｚ−１）
の伝達関数を有するディジタル積分回路である点が異な
るが、その他の構成は同じである。したがって、この場
合の差分電流Ｉｄによる差分点の電圧Ｖｃの波形は、図
１１に示したようになり、式で表すと前記式１１と同一
の次式２１となる。

【００４９】一方、式２２が成立するから、式２２を式
２１に代入して整理すると式２３を得る。この式２３に
おいてτ＝ｃＲとすれば、次式２４となる。

【００５０】この式２４は前記式４と同じであり、図１
０の構成が補間型Ａ／Ｄ変換器を実現していることが明
らかである。

【００５１】図１２には図６のΔΣ型Ａ／Ｄ変換器の具
体的実現回路例が示され、図１３には図１２に示される
回路の動作を説明するための各部波形が示される。図１
２において、電圧／電流変換回路１は、入力電圧信号Ｖ
ｉｎに比例した電流を発生させる第１の電源電圧ＶＤＤ
に接続された電圧制御電流源１１（電流値Ｉｉｎ）と、
サンプリングパルスＰｓで制御されるスイッチＳ１から
構成されている。アナログ回路３は、一端がバイアス直
流電流ＶＢに接地されたキャパシタｃで構成され、アナ
ログ積分回路として動作する。量子化回路４は、電圧比
較器と、その比較結果を論理回路を動作させることが可
能な電圧レベルにまで増幅し、かつその論理出力が例え
ばラッチパルスＰＬの立上りエッジで変化するラッチ回
路（本図には特に示していない）とで構成されている。 ディジタル回路５は量子化回路４の出力を例えばパルス
ＰＧの立上りエッジまで遅延させるためのラッチ回路で
ある。電流スイッチ回路２は、一端が第２の電源電圧Ｖ
ｓｓに接続され、基準電圧を上記の電圧／電流変換回路
１と同様の回路によって電流に変換して得られる定電流
回路２１（電流値をＩｏとする）及び２２（電流値を２
Ｉｏとする）と、上記サンプリングパルスＰｓで制御さ
れるスイッチＳ２、論理回路２０、及びこの論理回路２
０の出力で制御されるスイッチＳ３で構成されている。 以上の構成において、信号電流源１１の電流値Ｉｉｎは
直流２Ｉｏを中心に±Ｉｓｉｇ（但し、Ｉｓｉｇの最大
値はＩｏ）の振幅で変化するが、いまは説明を簡単にす
るためにＩｓｉｇ≒０（すなわちＩｉｎ≒２Ｉｏ）とす
る。

【００５２】スイッチＳ１、Ｓ２は、図１３に示したよ
うに、各サンプリング周期Ｔ内に各時刻ｔ＝ｎ−１−τ
、ｔ＝ｎ−τ、ｔ＝ｎ＋１−τ、…に立上り、ｔ＝ｎ−
１、ｔ＝ｎ、ｔ＝ｎ＋１、…に立下がるサンプリングパ
ルスＰｓにより、時間τの間だけ同時にオンとされる。 いま、時刻ｔ＝ｎ−１−τにおいてディジタル回路５の
出力Ｖ５が低論理レベルであるとすると、論理回路２０
の出力も低論理レベルであり、スイッチＳ３はオフであ
る。したがって、帰還電流はＩｑ＝Ｉｏであり、信号電
流源の１１の電流Ｉｉｎ≒２・Ｉｏであるから、時刻ｔ
＝ｎ−１−τからｔ＝ｎ−１までの間、ほぼＩｏに等し
い差分電流Ｉｄがキャパシタｃを充電する。量子化回路
４は、特に限定されないが、時刻ｔ＝ｎ−１の直前、す
なわちｔ＝ｎ−１−δの時点におけるアナログ積分キャ
パシタｃの電圧Ｖｃ（ｎ−１）をバイアス直流電流ＶＢ
とその大小関係を比較するが、いま、Ｖｃ（ｎ−１）＜
ＶＢとすると、出力Ｖ４は低論理レベルとなる。 この結果、時刻ｔ＝ｎ−１＋θにおけるディジタル回路
５の出力Ｖ５も低論理レベルである。

【００５３】次のサンプリング時刻ｔ＝ｎ−τからｔ＝
ｎまでの間も、前回と同様にスイッチＳ３はオフである
から、帰還電流Ｉｑ＝Ｉｏであり、信号電流源の１１の
電流Ｉｉｎ≒２・Ｉｏである。したがって、ほぼＩｏに
等しい差分電流Ｉｄがキャパシタｃを充電する。その結
果、時刻ｔ＝ｎの直前、すなわちｔ＝ｎ−δの時点にお
けるアナログ積分キャパシタｃの電圧Ｖｃ（ｎ）がＶｃ
（ｎ）＞ＶＢとなれば、量子化回路４の出力Ｖ４は高論
理レベルとなり、時刻ｔ＝ｎ＋１＋θにおけるディジタ
ル回路５の出力Ｖ５も高論理レベルとなる。

【００５４】次のサンプリング時刻ｔ＝ｎ＋１−τから
ｔ＝ｎ＋１までの間は、前回と違ってスイッチＳ１、Ｓ
２、Ｓ３は全てオンとなるから、帰還電流Ｉｑ＝３・Ｉ
ｏとなる。したがって、信号電流源１１の電流Ｉｉｎ≒
２・Ｉｏに対して、ほぼ−Ｉｏに等しい差分電流Ｉｄが
キャパシタｃを放電する。その結果、時刻ｔ＝ｎ＋１の
直前、すなわちｔ＝ｎ＋１−δの時点におけるアナログ
積分キャパシタｃの電圧Ｖｃ（ｎ＋１）がＶｃ（ｎ＋１
）＜ＶＢとなれば、量子化回路４の出力Ｖ４は低論理レ
ベルとなり、時刻ｔ＝ｎ＋θにおけるディジタル回路５
の出力Ｖ５も低論理レベルとなる。

【００５５】以上の繰返しにおけるディジタル回路５の
出力Ｖ５がΔΣ型Ａ／Ｄ変換器の出力であり、この場合
、２値ディジタル信号の粗密変調波となる。なお、以上
においては、電流スイッチ回路２をＩｏ、２Ｉｏの電流
値を有する２つの定電流源のみで構成したが、本発明は
これに限定されない。すなわち、特に回路図は示さない
が、複数個の量子化回路を用いて差分点の電圧Ｖｃを複
数ビットに量子化し、これに対応して電流スイッチ回路
２を２のべき乗で重み付けられた電流値を有する複数の
定電流源で構成してもよい。また、上記した各スイッチ
は高論理レベルでオン、低論理レベルでオフとして説明
したが、互いに逆の関係であっても差し支えない。また
、各論理回路はクロックパルスの立上りエッジで出力の
状態変化が生じるように説明したが、特に制限されるこ
とはない。以下の説明においても同様である。

【００５６】図１４には、図８に示した本発明に係る補
間型Ａ／Ｄ変換器の第１実施例に対応する具体的回路例
が示される。図１４において、電圧／電流変換回路１は
、入力電圧信号Ｖｉｎに比例した電流を発生させる第１
の電源電位ＶＤＤに接続された電圧制御電流源１１（電
流値Ｉｉｎ）と、サンプリングパルスＰｓで制御される
スイッチＳ１から構成されている。電流値Ｉｉｎは直流
２Ｉｏを中心に±Ｉｓｉｇ（但し、Ｉｓｉｇの最大値は
Ｉｏ）の振幅で変化する。アナログ回路３は、一端が直
流電位ＶＢに接地されたキャパシタｃと抵抗素子ｒの直
列接続回路で構成され、アナログ積分回路として動作す
る。量子化回路４は、電圧比較器と、その比較結果を論
理回路を動作させることが可能な電圧レベルにまで増幅
し、かつその論理出力が例えばラッチパルスＰＬの立上
りエッジで変化するラッチ回路（本図は特に示していな
い）とで構成されている。ディジタル回路５は、量子化
回路４の出力を積分演算に適した２の補数表現に変換す
るためのインバータ５１、並列加算回路５２、ラッチ回
路５３から成るディジタル積分回路である。このディジ
タル積分回路５の、より詳細な回路構成例（但し３ビッ
トの場合）を図１５に示す。一方、図１４において、電
流スイッチ回路２は、上記サンプリングパルスＰｓで制
御されるスイッチＳ２、Ｓ６、これらのスイッチと第２
の電源電位Ｖｓｓ間に設けられた定電流源２１（電流値
Ｉｏ）、２５（電流値Ｉｏ／８）、上記ディジタル回路
５の３ビット構成に対応した論理回路２０、この論理回
路２０の出力で制御され、上記スイッチＳ２と定電流源
２１に並列に接続されたスイッチＳ３、Ｓ４、Ｓ５、及
び定電流回路２２（電流値Ｉｏ）、２３（電流値Ｉｏ／
２）、２４（電流値Ｉｏ／４）で構成されている。　　
以上の構成において、クロックパルスＰｓ、ＰＬ、ＰＧ
のタイミングは図１３に示したものと同一である。また
、帰還電流信号Ｉｑ、差分電流Ｉｄ、アナログ回路３の
差分点Ｖｃの波形はそれぞれ図９に示したものと同様で
ある。

【００５７】図１４及び図１５において、上記アナログ
積分回路３の電圧ＶｃがクロックパルスＰＬの立上りエ
ッジ時点でＶｃ＞ＶＢならば、量子化回路４の出力Ｖ４
は高論理レベル（以後「１」と表記する）、逆にＶｃ＜
ＶＢならば、量子化回路４の出力Ｖ４は低論理レベル（
以後「０」と表記する）となる。したがって、ディジタ
ル加算回路５２または５２−１、５２−２、５２−３の
各入力は、上記Ｖｃ＞ＶＢ及びＶｃ＜ＶＢの各状態に対
応して、順に「００１」または「１１１」となる。これ
らの信号が連続または交互に入力されると、ディジタル
積分回路５の出力（Ｂ０　　Ｂ１　　Ｂ２）には図１６
に示される８通りのパターンが得られ、これらが本Ａ／
Ｄ変換器の出力Ｄｏｕｔとなる。一方、帰還電流信号Ｉ
ｑも、２Ｉｏを中心にこのディジタル出力パターンに対
応した図１６の８レベル（正側４レベル、負側４レベル
）の振幅が出力される。

【００５８】図１７には、図１０に示した本発明に係る
補間型Ａ／Ｄ変換器の第２実施例に対応する具体的回路
例が示される。前記図１４に示した第１の実現例による
具体的回路例とは、アナログ積分回路３とディジタル積
分回路５の構成が異なるが、その他は同じ構成である。 また、クロックパルスＰｓ、ＰＬ、ＰＧのタイミングは
図１３図に示したものと同一であり、帰還電流信号Ｉｑ
、差分電流Ｉｄ、アナログ回路３の差分点Ｖｃの波形は
夫々図１１に示したものと同一である。なお、ディジタ
ル積分回路５の具体的詳細回路は、図１４に対する図１
５の具体的詳細回路と同様にして容易に実現可能である
。

【００５９】なお、ここで詳細は省くが、図１４に示し
た本発明による補間型Ａ／Ｄ変換器の第１の実現例によ
る具体的回路例において、アナログ回路３を抵抗素子の
みで構成すれば、図４のデルタ　　エム型Ａ／Ｄ変換器
の具体的実現回路となることは容易に明らかである。ま
た、上記した各Ａ／Ｄ変換器のディジタル積分回路５は
、ここで説明した積分回路以外にも、例えば、双方向シ
フトレジスタ回路やアップダウンカウンタ等を用いても
実現できる。さらに、本発明による各Ａ／Ｄ変換器は、
上記説明した単独の構成のほか、差分点の電圧を次段の
Ａ／Ｄ変換器の入力信号とすることにより多段縦続接続
し、さらに高変換精度のＡ／Ｄ変換器を実現することが
できる。

【００６０】ところで、以上に説明したアナログ積分回
路を有するデルタ　　シグマ型（図６）、補間型（図８
、図１０、図１２、図１４、図１７）を高精度かつ安定
に実現するためには、上記した各式１４、式２０、式２
４の成立条件であるτ＝ｃＲ、すなわちサンプリングパ
ルスＰｓのパルス幅τをアナログ積分回路の時定数ｃＲ
に等しくする必要がある。しかしながら、従来の半導体
集積回路技術では、キャパシタ及び抵抗素子の絶対値を
変動無くかつ経済的に実現することは困難である。

【００６１】そこで本発明では、電圧／電流変換回路、
該変換回路からの電流を上記Ａ／Ｄ変換器と同一周波数
のクロックパルスによってサンプリングして、積分する
ためのスイッチ及びキャパシタ、該キャパシタの積分電
圧を所定の閾値と比較して論理レベルの出力を発生する
電圧比較回路、該比較回路の論理出力によって上記クロ
ックパルスから所望のパルス幅を発生させるための論理
回路、上記積分キャパシタの電荷を放電させるためのリ
セット回路から成るサンプリングパルス生成回路と組み
合わせ、Ａ／Ｄ変換器での素子値の変動をパルス幅でキ
ャンセルさせることにより上記条件（τ＝ｃＲ）を実現
できるようにした。

【００６２】図１８は上記目的を達成するためになされ
た本発明に係るサンプリングパルス生成回路の実施例を
、図１９は図１８の動作を説明するための各部波形を示
したものである。図１８において、電圧／電流変換回路
１７−１は上記した各Ａ／Ｄ変換器に適用されるものと
同様の回路構成を有し、一端が第１の電源電位ＶＤＤに
接続され、基準電圧ＶＲＥＦと電流源電流ＩＲＥＦとの
変換関数を１／Ｒ（すなわちＩＲＥＦ＝ＶＲＥＦ／Ｒ）
とする電圧制御電流源、繰返し周期ＴのクロックＰＣＬ
Ｋで制御されるスイッチＳ１で構成される。リセット回
路１７−２は、一端が第２の電源電位Ｖｓｓに接続され
、上記クロックＰＣＬＫで制御されるスイッチＳ２で構
成される。積分回路１７−３を構成するキャパシタ（容
量値ｃとする）は、上記スイッチＳ１、Ｓ２の接続点と
第３の電源電位ＶＢ間に接続される。

【００６３】いま、図１９に示すように、時刻ｔ＝ｔ１
直前ではクロックパルスＰＣＬＫが低論理レベルである
とすると、スイッチＳ１はオフ、スイッチＳ２はオンで
あり、積分キャパシタの電位Ｖｃは第２の電源電位Ｖｓ
ｓ（＝０とする）に、したがって、電圧比較回路１７−
４の出力ＶＣＯＭＰ及び論理回路１７−５の出力Ｐｓは
共に低論理レベルである。次に、時刻ｔ＝ｔ１でクロッ
クパルスＰＣＬＫが高論理レベルになると、論理回路１
７−５の出力Ｐｓは高論理レベルに反転し、同時にスイ
ッチＳ１がオン、スイッチＳ２がオフとなるから、上記
電流源電流ＩＲＥＦが実線のように積分キャパシタに流
れ、キャパシタの電位Ｖｃは上昇する。時刻ｔ＝ｔ３で
該キャパシタの積分電圧が閾値（ここではＶＢとする）
より高くなると、電圧比較回路１７−４の出力ＶＣＯＭ
Ｐは反転して高論理レベルになるため、論理回路１７−
５の出力Ｐｓは再び低論理レベルに反転する。次に時刻
ｔ＝ｔ５でクロックパルスＰＣＬＫが低論理レベルに変
化すると、スイッチＳ１はオフ、スイッチＳ２はオンと
なるから、積分キャパシタの電位Ｖｃは第２の電源電位
Ｖｓｓ（＝０）に向かって放電され、最初の状態、すな
わち電圧比較回路１７−４の出力ＶＣＯＭＰ及び論理回
路１７−５の出力Ｐｓは共に低論理レベルになる。以上
の繰返しによって得られるサンプリングパルスＰｓのパ
ルス幅τは次式２５によって表される。ゆえに、ＶＲＥ
Ｆ＝ＶＢとすれば、目的のτ＝ｃＲ、すなわちアナログ
積分回路の時定数に等しく、かつ半導体製造条件や使用
環境条件の変動に対して安定なパルス幅を持ったサンプ
リングパルスＰｓを生成することができる。この様子を
第１９図で説明する。

【００６４】図１９のＶｃ及びＶＣＯＭＰのうち、実線
は上記変動条件の中心値（ＴＹＰと表示）を示すが、積
分キャパシタｃが小さくなった場合、又は電圧制御電流
源の変換係数Ｒが小さくなって電流ＩＲＥＦが大きくな
った場合（ＨＩＧＨと表示）は、キャパシタの電位Ｖｃ
は一点差線のようになり、この場合のサンプリングパル
スＰｓ（ＨＩＧＨ）のパルス幅τ’は上記変動に比例し
た狭い値となる。一方、上記とは逆に、積分キャパシタ
ｃが大きくなった場合、又は電圧制御電流源の変換係数
Ｒが大きくなって電流ＩＲＥＦが小さくなった場合（Ｌ
ＯＷと表示）は、積分キャパシタの電位Ｖｃは破線のよ
うになり、この場合のサンプリングパルスＰｓ（ＬＯＷ
）のパルス幅τ”は上記変動に比例した広い値となる。

【００６５】一例として、本発明の各種Ａ／Ｄ変換器の
サンプリング周波数として１．０２４ＭＨｚを用いる場
合、上記図１８及び図１９のクロックパルスＰＣＬＫの
周期はＴ≒９７６ｎｓである。したがって、デューティ
比を５０％とすれば、図１８におけるキャパシタｃの最
大充電時間はＴ／２≒４８８ｎｓである。いま、説明を
簡単にするために、電圧電流変換回路１７−１の変換係
数Ｒの変動は無いものとし、キャパシタｃが最大±３０
％の変動を有するものとすると、サンプリングパルスＰ
ｓの変動による最長パルス幅τ”がτ”＝１．３ｃＲ＜
４８８ｎｓの条件を満たすようにキャパシタ設計中心値
ｃ及び変換係数Ｒを設定すればよい。すなわち、ｃ＝１
０ｐＦとすればＲ≒３７．５ｋΩ、ｃ＝１００ｐＦとす
ればＲ≒３．７５ｋΩとなり、このときのサンプリング
パルスＰｓの変動中心パルス幅はτ≒３７５ｎｓ、変動
による最短パルス幅τ’（＝０．７τ）≒２６３ｎｓで
ある。

【００６６】したがって、図１８で生成したサンプリン
グパルスＰｓは上記条件変動に比例したパルス幅となる
ため、このサンプリングパルス生成回路を前記した各種
のＡ／Ｄ変換器と同一半導体基板上に集積化することに
よって、Ａ／Ｄ変換器の動作を安定に保つことができる
。

【００６７】図２０には本発明に係るＡ／Ｄ変換器のう
ち補間型２に対応する更に別の実施例が示される。同図
には、その内特にアナログ回路部分のみが示される。１
０１は入力アナログ電圧信号の直流レベルシフト機能を
備えた入力電圧／電流変換回路、１０２は極性を含めて
５ビット構成された局部Ｄ／Ａ変換器用の電流スイッチ
回路、１０４は上記入力電圧／電流変換回路１０１と局
部Ｄ／Ａ変換用電流スイッチ回路１０２の各出力電流の
差分をサンプリングするスイッチ、１０５は一端が内部
発生直流電位に接地された積分キャパシタである。

【００６８】入力端子Ｖｉｎには単一電源での動作を可
能とするために内部発生させた直流バイアス電圧ＶＢに
重畳された入力アナログ電圧信号Ｖｓｉｇが印加され、
抵抗素子Ｒｉｎ（抵抗値もＲｉｎとする）を介して演算
増幅器１０３の反転入力端子（ノードＮＩ２）に供給さ
れる。直流バイアス印加端子ＶＢにはバイアス電圧ＶＢ
が印加され、抵抗素子ＲＢ（抵抗値もＲＢとする）を介
して上記演算増幅器１０３の非反転入力端子（ノードＮ
Ｉ１）に供給される。上記ノードＮＩ１には、ゲート電
極にバイアス電圧ＶＧＮが印加されたＮチャネルＭＯＳ
型トランジスタＭＩ１と、このトランジスタＭＩ１と接
地電位Ｖｓｓ間に直列接続され、ゲート電極に正の電源
電圧ＶＤＤが印加されたＮチャネルＭＯＳ型トランジス
タＭＲ１が接続されている。一方、上記演算増幅器１０
３の出力には、ソース電極が該演算増幅器１０３の反転
入力端子（ノードＮＩ２）に接続されたＮチャネルＭＯ
Ｓ型トランジスタＭＩ３のゲート電極が接続され、該ト
ランジスタＭＩ３のドレイン電極及びソース電極には、
それぞれゲート電極にバイアス電圧ＶＧＰ、ＶＧＮが印
加されたＰチャネル型トランジスタＭＩ２及びＮチャネ
ル型ＭＯＳ型トランジスタＭＩ４のドレイン電極が接続
され、さらに該トランジスタＭＩ４のソース電極と接地
電位Ｖｓｓ間にはゲート電極に正の電源電圧ＶＤＤが印
加されたＮチャネルＭＯＳ型トランジスタＭＲ２が接続
されている。

【００６９】ここで、上記トランジスタＭＲ１，ＭＲ２
は共にオン状態であり、各トランジスタＭＩ１、ＭＩ２
、ＭＩ４には定電流Ｉ１，Ｉ２，Ｉ４（ただし、Ｉ２と
Ｉ４についてはＩ４＝Ｉ２＋ＩＢ、ＩＢは後述する定電
流であって、信号Ｖｓｉｇ＝０のときは電流Ｉｉｎに相
当する）がそれぞれ流れるよう設定されている。その結
果、例えばノードＮＩ１の電位は、特に制限されないが
、直流電位ＶＢ／２に設定され、演算増幅回路１０３は
この電圧を仮想接地電位として動作する。ただし、この
ノードＮＩ１の電位ＶＢ／２は、抵抗素子ＲＢ、トラン
ジスタＭＩ１、ＭＲ１を用いずに、別途発生させた電流
源から直接印加してもよい。

【００７０】以上の入力電圧／電流変換回路１において
、抵抗素子Ｒｉｎに流れる電流Ｉｉｎは次式２６のよう
になる。但し式２６において、ＩＢ＝ＶＢ／２Ｒｉｎ、
Ｉｓｉｇ＝Ｖｓｉｇ／Ｒｉｎである。

【００７１】一例として入力電圧信号の最大振幅をＶｓ
ｉｇ＝±ＶＢ／２とすると、Ｉｓｉｇ＝±ＩＢとなる。 一方、トランジスタＭＩ２、ＭＩ４には入力信号Ｖｓｉ
ｇの値に拘らず定電流が流れる。したがって、Ｖｓｉｇ
＝＋ＶＢ／２のとき（ケース１）はＩｉｎ＝２ＩＢとな
り、このとき前記トランジスタＭＩ３を流れる電流Ｉ３
はＩ３＝Ｉ２−ＩＢとなるから、結局スイッチ１０４が
オンのときＩ２とＩ３の差分電流ＩＢによつて積分キャ
パシタ１０５は電源電位ＶＤＤの方向に充電される。次
に、Ｖｓｉｇ＝０のとき（ケース２）はＩｉｎ＝ＩＢで
あるから、Ｉ３＝Ｉ２であり、Ｉ２とＩ３の差分電流は
０となって積分キャパシタ１０５は充電されない。また
、Ｖｓｉｇ＝−ＶＢ／２のとき（ケース３）はＩｉｎ＝
０となるから、Ｉ３＝Ｉ２＋ＩＢとなる。この場合には
Ｉ２とＩ３の差分電流ＩＢはケース１の場合と逆向きと
なるから、スイッチ１０４がオンのとき積分キャパシタ
１０５は接地電位の方向に積分される。

【００７２】斯る作用においてノードＮＩ１のレベルは
アナロググランド電位ＶＢよりも低い電位例えばＶＢ／
２にされることにより、トランジスタＭＩ３のソース電
位は前記電圧ＶＢよりも低くされる。したがって、Ｖｃ
をＶＢ近傍の電圧にバイアスすることが可能になり、ア
ナロググランド電位ＶＢを基準とするコンパレータ１０
６の動作感度は最大になる。仮に、ノードＮＩ１のレベ
ルをアナロググランド電位ＶＢと同一レベルにすると、
トランジスタＭＩ３のソース電位がＶＢになり、当該ト
ランジスタＭＩ３がオン動作するときにはＶｃのレベル
はアナロググランド電位ＶＢよりも高くなり、コンパレ
ータ１０６による比較動作の感度が低下する。そうかと
いって、コンパレータ１０６の基準を電圧ＶＢ以外に設
定することは容易でなく、また特別な回路も必要になる
。

【００７３】一方、局部Ｄ／Ａ変換回路としての電流ス
イッチ回路２は、前記のトランジスタＭＩ２と並列に設
けられ、ゲート電極の前記バイアス電圧ＶＧＰによって
それぞれ定電流１６Ｉｏ、Ｉｏ、Ｉｏが流れるよう設定
されたＰチャネル型トランジスタＭＰ１、ＭＰ７、ＭＰ
８と、各ドレイン電極が前記ノードＶｃに並列接続され
たＮチャネル型トランジスタＭＮ１〜ＭＮ８と、該ＭＮ
１〜ＭＮ８の各ソース電極と接地電位Ｖｓｓ間に接続さ
れたＮチャネル型トランジスタＭＳ１〜ＭＳ８で構成さ
れ、上記トランジスタＭＮ１〜ＭＮ８はトランジスタＭ
Ｓ１〜ＭＳ８が制御信号によってオンとなったとき、各
ゲート電極の前記バイアス電圧ＶＧＮによってそれぞれ
図２１の定電流が流れるように設定されている。

【００７４】すなわち、トランジスタＭＮ１〜ＭＮ５は
、トランジスタＭＳ１〜ＭＳ５が各ゲート電極に印加さ
れるＡ／Ｄ変換結果のディジタル信号から生成された制
御信号Ｂ１（通常は極性情報を表す最上位ビットに対応
）〜Ｂ５（最下位ビットに対応）によってオンとなった
とき、２進荷重の定電流、１６Ｉｏ、８Ｉｏ、４Ｉｏ、
２Ｉｏ、Ｉｏがそれぞれ流れるよう設定されている。

【００７５】トランジスタＭＮ６とＭＳ６には、上記制
御信号Ｂ１〜Ｂ５によるトランジスタＭＮ１〜ＭＮ５及
びトランジスタＭＳ１〜ＭＳ５の切替動作に同期したク
ロックパルスＣ０によって定電流Ｉｏ／２が流れるよう
にされる。

【００７６】トランジスタＭＮ７とＭＳ７は、後述する
ように、Ａ／Ｄ変換器を構成するループの中に２次又は
それ以上の積分要素が存在する場合の安定動作を確保す
るために設けた電流スイッチ回路であり、上記トランジ
スタＭＰ７の定電流Ｉｏと組み合わせた±Ｉｏを、積分
キャパシタ１０５の信号振幅電圧の正負を判定する電圧
比較器の出力に応じて切り替えられる。

【００７７】トランジスタＭＮ８とＭＳ８は、一定周期
のディザ信号を印加させるための電流スイッチ回路であ
り、定電流２Ｉｏが流れるように設定され、上記トラン
ジスタＭＰ８の定電流Ｉｏと組み合わせて交互に±Ｉｏ
を発生させる。Ａ／Ｄ変換器の最小分解機能を向上させ
る効果があるが、ただし、このディザ信号印加の必要性
は設計問題であり、上記電流値には特に制限されない。 また、本回路の具備によって特に本発明を制限すること
もない。従って、以下では特にこのディザ信号の取扱い
については説明を省略する。なお、このディザ信号につ
いてはアイ・イー・イー・イー　　ジャーナル　　オブ
　　ソリッド−ステート　　サーキッツ、エスシー１４
、第２５から３７頁、１９７９年２月（ＩＥＥＥ　　Ｊ
ｏｕｒｎａｌ　　ｏｆｓｏｌｉｄ−ｓｔａｔｅ　　ｃｉ
ｒｃｕｉｔｓ，ＳＣ−１４，ｐｐ．２５〜３７（ＦＥＢ
．１９７９）に詳しく述べられている。

【００７８】以上の局部Ｄ／Ａ変換器１０２から供給さ
れる帰還電流Ｉｑとスイッチ制御信号との関係は図２１
に示される。尚、同図において１は高論理レベル、０は
低論理レベルである。

【００７９】図２０において、サンプリングスイッチ１
０４は、特に制限はされないが、Ｐチャネル型トランジ
スタＭＳ９とＮチャネル型トランジスタＭＳ１０を並列
接続して構成され、図１８で説明したようなパルス生成
回路から供給されるサンプリングパルスでオン、オフが
制御される。このサンプリングスイッチ１０４がオン状
態にされると、上記入力電流信号Ｉｓｉｇと局部Ｄ／Ａ
変換器からの帰還信号電流Ｉｑの差分電流Ｉｄが積分キ
ャパシタ１０５に積分される。

【００８０】なお、上記において、Ｐチャネル型トラン
ジスタＭＰ１はＭＰ７と同一サイズのトランジスタを１
６個並列に接続して構成してもよい。また、ＭＰ１，Ｍ
Ｐ７及びＭＰ８は一つのトランジスタで構成できること
は言うまでもない。さらにまた、それらトランジスタを
別々に構成した場合のゲート印加電圧はトランジスタ寸
法に対応して上記ＶＧＰとは異なる値を用いることが可
能である。また同様に、上記では局部Ｄ／Ａ変換回路と
しての上記電流スイッチ回路１０２を２進荷重の電流値
を持つトランジスタＭＮ１〜ＭＮ８で説明したが、例え
ば、ＭＮ５及びＭＳ５はＭＮ６及びＭＳ６と同一サイズ
のトランジスタをそれぞれ各２個、ＭＮ４及びＭＳ４は
ＭＮ６及びＭＳ６と同一サイズのトランジスタをそれぞ
れ各４個、同様にして、ＭＮ１及びＭＳ１はＭＮ６及び
ＭＳ６と同一サイズのトランジスタをそれぞれ各３２個
並列に接続して構成してもよい。

【００８１】図２２は図２０に示される入力電圧／電流
変換回路１０１、局部Ｄ／Ａ変換用電流スイッチ回路１
０２、サンプリングスイッチ１０４、及び積分キャパシ
タ１０５の構成を適用して実現した本発明による補間型
オーバサンプリングＡ／Ｄ変換器の全体構成を示したも
のである。同図において１０６はラッチ機能を有した電
圧比較器、１０７はディジタル積分回路、１０８は論理
インタフェース回路、１０９は基準電圧発生回路、１１
０は各部動作に必要な制御パルスを外部から入力される
マスタクロックＭＣＬＫをもとに分周して発生させるパ
ルス回路である。

【００８２】図２３には図２２に示される各部の動作タ
イミングと波形の一例が示される。同図においてｔ＝ｔ
０１の時刻に制御パルスＰＤが高論理レベルになると、
入力信号の前サンプル値のＡ／Ｄ変換結果Ｄ１〜Ｄ５及
び積分キャパシタ１０５の極性データＤ０が前記局部Ｄ
／Ａ変換用電流スイッチ回路１０２に印加され、対応し
た帰還電流Ｉｑが局部Ｄ／Ａ変換用電流スイッチ１０２
より出力される。次に、ｔ＝ｔ０２においてサンプリン
グパルスＰＳが高論理レベルになるとスイッチ１０４が
オンとなり、このときの入力電圧／電流変換回路１０１
の出力信号電流Ｉｓｉｇと上記帰還電流Ｉｑとの差分電
流Ｉｄによって積分キャパシタ１０５が充電される。い
ま、積分キャパシタ１０５の上部電極電圧が内部発生直
流接地電位ＶＢより低く、かつＩｓｉｇ＞Ｉｑ、すなわ
ちＩｄ＞０であるとすると、積分キャパシタ１０５の上
部電極電圧は図のように上昇する。ここで、サンプリン
グパルスＰＳは、基本パルスＰＣＬＫの立上りエッジ（
時刻ｔ＝ｔ０２）を基準にし、キャパシタ、抵抗素子、
及びトランジスタの閾値電圧等の製造変動や使用中の電
源及び周囲温度変動等による充電時定数の変動に比例し
たパルス幅をもつパルスであって、特に制限はされない
が、前記図１７に示される回路によって形成することが
できる。すなわち、図２３に示すように、積分キャパシ
タ１０５の製造値が中心値より小さくなったり、定電流
源の電流値大きくなった場合には、積分時定数が小さく
なり、速く充電されることになるが、このときには、サ
ンプリングパルスＰＳは狭いパルス幅をもつように発生
される。逆に積分キャパシタが大きくなったり、定電流
源の電流値が小さくなった場合には、積分時定数が大き
くなり、遅く充電されることになるが、このときには、
サンプリングパルスＰＳのパルス幅が広くされる。した
がって、積分キャパシタ１０５の上部電極電位Ｖｃを製
造値中心値と等しい値に安定化することができる。

【００８３】次に、時刻ｔ＝ｔ０３でサンプリングが終
了した後、ｔ＝ｔ０４にパルスＰＤが低論理レベルとな
ると同時にラッチ機能を有する電圧比較器１０６の比較
動作が開始され、その結果はｔ＝ｔ０５の時点のパルス
ＰＬの立ち下がりエッジでラッチされる。図２３におけ
るｔ＝ｔ０４の時点では電圧比較器出力は低論理レベル
（０）である。この結果、ディジタル積分回路１０７で
の演算のために２の補数表示の５ビット信号（１１１１
１）に変換されるが、この変換は上記比較器出力レベル
をインバータ１７１で反転し、これを上位４ビット信号
とし、同時に第５ビット目信号として固定的に１を付加
することによって得られる。アナログ信号レベルで−１
に対応する上記５ビット信号は、５ビット構成のパラレ
ルラッチ１７３に記憶された前回までの結果と全加算器
１７２によって加算され、その結果はｔ＝ｔ０６におけ
るパルスＰＬの立上りエッジで、上記パラレルラッチ１
７３及び論理インタフェース回路１０８の５ビットパラ
レルラッチ１８１にラッチされる。ただし、本実施例の
場合、上記ラッチ１８１の出力Ｄ１〜Ｄ５がＡ／Ｄ変換
結果となり、本図に示していない間引きフィルタとのイ
ンタフェース融通性のために上記１７３とは別個に１８
１を設けたが、１７３と１８１は全く同じデータを記憶
するため、兼用することも可能である。このとき同時に
、上記インバータ１７１の出力がラッチ１８２に記憶さ
れる。ラッチ１８１の出力並びにラッチ１８２の出力は
論理ゲート１８３を通して電流スイッチ回路１０２に供
給される。

【００８４】次の時刻ｔ＝ｔ１１にパルスＰＤが高論理
レベルになると、上記の新たなＡ／Ｄ変換結果Ｄ１〜Ｄ
５及び積分キャパシタ１０５の極性データＤ０が前記局
部Ｄ／Ａ変換用電流スイッチ回路１０２に印加され、対
応した帰還電流Ｉｑが出力される。このときに帰還電流
Ｉｑは前回の電流値より２Ｉｏだけ増加した値となる。 以下、上記と同様に動作するが、時刻ｔ＝ｔ１５におけ
る電圧比較器１０６の出力は高論理レベルとなる。この
場合ディジタル積分器１０７における全加算器１７２の
入力データは、アナログ値の＋１に対応した２の補数表
示５ビット信号（００００１）となり、この結果ｔ＝ｔ
２１の時刻に出力される帰還電流Ｉｑは前回より２Ｉｏ
だけ減少する。

【００８５】なお、以上において、図２０の電圧／電流
変換回路１０１に抵抗素子ＲＢ，Ｒｉｎを用いたが、こ
れをスイッチトキャパシタの等価抵抗に置き換えても実
現可能である。また、図２２において、電圧比較器１０
６を複数個並列に設け、積分電圧の極性のみならず、そ
の電圧レベルを同時に判定して複数ビットの量子化を行
ない、そのレベルに応じて帰還信号を適応的に可変する
ようにして、一層の変換精度向上を図ることも可能であ
る。さらにまた、上記と同様に電圧比較器１０６を複数
個並列に設けて複数ビットの量子化を行ない、その出力
信号で直接的に上記局部Ｄ／Ａ変換回路１０２を駆動す
ることにより、ディジタル積分回路及びループ安定化の
ための回路を不要とすることも可能である。この場合は
即ち、前記したデルタ−シグマ型となる。

【００８６】図２４には前記電流積分型のＡ／Ｄ変換器
に適用される電流スイッチ回路の別の実施例が示される
。同図に示される電流スイッチ回路３０２は、前記電圧
／電流変換回路の出力点に結合される１個の出力端子と
しての電流引き込み端子Ａを有し、同端子Ａに共通接続
されて、夫々２のべき乗で重み付けされた電流Ｉ，２Ｉ
，４Ｉ，８Ｉ，１６Ｉ，３２Ｉを流し得る回路ユニット
３１１〜３１６を有する。各回路ユニット３１１〜３１
６には、例えば高レベル側の電源電圧ＶＤＤ並びにバイ
アス電圧Ｖｒが共通に与えられ、且つ、ディジタル信号
の対応ビットが供給される。本実施例において、ディジ
タル信号は６ビットＤ０〜Ｄ５とされ、夫々の回路ユニ
ット３１１から１６には対応ビットが与えられる。

【００８７】前記バイアス電圧Ｖｒは、特に制限されな
いが、反転入力端子に基準電圧Ｖｒｅｆを受ける演算増
幅器（以下単にオペアンプとも記す）３１７の出力によ
って供給されるが、同オペアンプ３１７は、その出力が
Ｐチャンネル型ＭＯＳＦＥＴ３１８のゲート電極に結合
され、当該ＭＯＳＦＥＴ３１８のドレイン電極が非反転
入力端子に結合されて、負帰還回路を構成する。即ち、
オペアンプ３１７の出力電圧Ｖｒは基準電圧Ｖｒｅｆと
抵抗素子３１９によって決まる電流がＭＯＳＦＥＴ３１
８に流れることによって決定され、このときＭＯＳＦＥ
Ｔ３１８のドレイン電圧は基準電圧Ｖｒｅｆに等しくさ
れる。

【００８８】図２５には前記回路ユニット３１１の一例
が示される。この回路ユニット３１１において３２０は
前記バイアス電圧Ｖｒをゲート電極に受けるＰチャンネ
ル型定電流源ＭＯＳＦＥＴ、３２１は定電流源ＭＯＳＦ
ＥＴに直列接続されると共に前記ディジタル信号のビッ
トＤ０をゲート電極に受けてスイッチ制御されるＮチャ
ンネル型スイッチＭＯＳＦＥＴ、３２２は前記電流引き
込み端子Ａに共通接続される電流出力経路としての電流
引き込み経路であり、前記定電流源ＭＯＳＦＥＴ３２０
及びスイッチＭＯＳＦＥＴ３２１を介して流れる電流は
カレントミラー回路３２３を介して電流引き込み経路３
２２に鏡映されるようになっている。このカレントミラ
ー回路３２３は、ゲート電極が共通接続された一対のＭ
ＯＳＦＥＴ３２４，３２５を含み、一方のＭＯＳＦＥＴ
３２４はゲート電極とドレイン電極が結合された所謂ダ
イオード接続形態を採る。また、３２６はスイッチＭＯ
ＳＦＥＴ３２１に対応して電流引き込み経路３２２に配
置されたＮチャンネル型ダミーＭＯＳＦＥＴである。

【００８９】この回路ユニット３１１において、定電流
源ＭＯＳＦＥＴ３２０の動作状態は前記ＭＯＳＦＥＴ３
１８の動作状態に等しくされ、ＭＯＳＦＥＴ３２０とＭ
ＯＳＦＥＴ３２１との結合ノードの電位は基準電圧Ｖｒ
ｅｆに等しくされる。したがって、当該定電流源ＭＯＳ
ＦＥＴ３２０はそのサイズに従った電流Ｉを流す。

【００９０】本実施例において前記回路ユニット３１１
は電流出力単位セルとしての電流引き込み単位セルとし
て把握される。前記回路ユニット３１２〜３１６は夫々
が流し得る電流量に応じて前記回路ユニット３１１を２
のべき乗個並列的に含んで構成され、同一ユニットに含
まれるスイッチＭＯＳＦＥＴ３２１はディジタル信号の
同一ビットによって共通的にスイッチ制御される。例え
ば電流２Ｉを流し得る回路ユニット３１２は前記回路ユ
ニット３１１を２個含み、これに含まれる２個のスイッ
チＭＯＳＦＥＴ３２１はビットＤ１によってスイッチ制
御される。なお、定電流源ＭＯＳＦＥＴのサイズに２の
べき乗の関係をもたせて各回路ユニットを構成してもよ
いが、その場合にはＭＯＳＦＥＴのサイズ比に無視し得
ない誤差が発生するのを防止しなければ、サイズ比の誤
差に基づいて電流量に誤差を生ずる。

【００９１】Ａ／Ｄ変換動作に応じてこの電流スイッチ
回路３０２に流れる引き込み電流Ｉｑは最小のＩから最
大６３Ｉの範囲とされる。このとき、電流引き込み端子
Ａに共通接続された夫々の電流引き込み経路３２２には
、定電流源ＭＯＳＦＥＴ３２０に流れる電流の鏡映電流
がカレントミラー回路３２３を介して流される。したが
って、電流引き込み端子Ａから引き込まれる電流値の大
小に拘らず定電流源ＭＯＳＦＥＴ３２０のコンダクタン
スは実質的に変化しない。これにより、種々の値を持つ
ディジタル信号によって電流引き込み端子Ａからの引き
込み電流値が制御されるとき、その出力電流値には、デ
ィジタル信号に応じた高精度の線形特性を得ることがで
きる。

【００９２】図２６には電流スイッチ回路の更に別な実
施例が示される。同図に示される電流スイッチ回路３３
０は、前記電圧／電流変換回路の出力点に結合される１
個の電流引き込み端子Ａを有し、同端子Ａに共通接続さ
れ且つ夫々２のべき乗で重み付けされた電流Ｉ，２Ｉ，
４Ｉ，８Ｉ，１６Ｉ，３２Ｉを流し得る回路ユニット３
３１〜３３６を有し、夫々の回路ユニット３３１〜３３
６にはディジタル信号の対応ビットが供給される。上記
実施例同様に前記ディジタル信号は６ビットＤ０〜Ｄ５
とされ、夫々の回路ユニット３３１〜３３６には対応ビ
ットが与えられる。

【００９３】この実施例において前記回路ユニット３３
１は例えば図２７に示されるように、前記電流引き込み
端子Ａに共通接続される電流出力経路としての電流引き
込み経路３４０に、前記ディジタル信号のビットＤ０を
ゲート電極に受けてスイッチ制御されるＮチャンネル型
スイッチＭＯＳＦＥＴ３４１と、後述するカレントミラ
ー回路を構成する一方のＮチャンネル型ＭＯＳＦＥＴ３
４２とを直列配置して構成される。

【００９４】本実施例において前記回路ユニット３３１
は電流出力単位セルとしての電流引き込み単位セルとし
て把握され、前記回路ユニット３３２〜３３６は夫々が
流し得る電流量に応じて前記回路ユニット３３１を２の
べき乗個並列的に含んで構成され、同一回路ユニットに
含まれるスイッチＭＯＳＦＥＴ３４１はディジタル信号
の同一ビットによって共通的にスイッチ制御される。例
えば電流２Ｉを流し得る回路ユニット３３２は前記回路
ユニット３３１を２個含み、これに含まれる２個のスイ
ッチＭＯＳＦＥＴ３４１はビットＤ１によって共通にス
イッチ制御される。

【００９５】本実施例において図２６に示される定電流
源回路３４３は各回路ユニット３３１〜３３６に共通利
用される。即ち、バイアス電圧Ｖｒをゲート電極に受け
るＰチャンネル型定電流源ＭＯＳＦＥＴ３４４にＮチャ
ンネル型ダミーＭＯＳＦＥＴ３４５を直列接続し、それ
らＭＯＳＦＥＴ３４４，３４５に流れる電流を各回路ユ
ニット３３１〜３３６の電流引き込み経路３４０に鏡映
するためのカレントミラー回路構成用のダイオード接続
されたＮチャンネル型ＭＯＳＦＥＴ３４６を含んで構成
される。このＭＯＳＦＥＴ３４６のゲート電極は各回路
ユニット３３１〜３３６に含まれるＭＯＳＦＥＴ３４２
のゲート電極に共通接続され、これによってカレントミ
ラー回路を構成する。

【００９６】前記バイアス電圧Ｖｒは、上記実施例同様
に、反転入力端子に基準電圧Ｖｒｅｆを受けるオペアン
プ３５０の出力によって形成されるが、同オペアンプ３
５０は、その出力がＰチャンネル型ＭＯＳＦＥＴ３５１
のゲート電極に結合され、当該ＭＯＳＦＥＴ３５１のド
レイン電極が非反転入力端子に結合されて、負帰還回路
を構成する。即ち、オペアンプ３５０の出力電圧Ｖｒは
基準電圧Ｖｒｅｆと抵抗素子３５２によって決まる電流
がＭＯＳＦＥＴ３５１に流れることによって決定され、
このときＭＯＳＦＥＴ３５１のドレイン電圧は基準電圧
Ｖｒｅｆに等しくされる。したがって、前記定電流源Ｍ
ＯＳＦＥＴ３４４の動作状態は前記ＭＯＳＦＥＴ３５１
の動作状態に等しくされ、ＭＯＳＦＥＴ３４４とＭＯＳ
ＦＥＴ３４５との結合ノードの電位は基準電圧Ｖｒｅｆ
に等しくされ、当該定電流源ＭＯＳＦＥＴ３４４はその
サイズに従った電流Ｉを流す。このとき、図２７に示さ
れるような電流引き込み単位セルにおいて、ＭＯＳＦＥ
Ｔ３４１がオン状態にされると、ＭＯＳＦＥＴ３４６と
ＭＯＳＦＥＴ３４２によって構成される一組のカレント
ミラー回路により、電流引き込み経路３４０に電流Ｉが
流れる。電流引き込み単位セルに流れる電流はディジタ
ル信号の値に応じてＭＯＳＦＥＴ３４１が幾つオン状態
にされても同じ電流値Ｉにされる。即ち、一つの電流引
き込み単位セルと定電流源回路３４３との関係は図２５
に示される回路と等価である。

【００９７】この電流スイッチ回路３３０が電流積分型
のＡ／Ｄ変換器に適用されるとき、そのＡ／Ｄ変換動作
に応じてこの電流スイッチ回路３３０に流れる引き込み
電流Ｉｑは最小のＩから最大６３Ｉの範囲とされるが、
このとき、電流引き込み端子Ａに共通接続された夫々の
電流引き込み経路３４０には、定電流源回路３４３に流
れる電流Ｉの鏡映電流がカレントミラー回路を介して流
される。したがって、電流引き込み端子Ａから引き込ま
れる電流値の大小に拘らず定電流源回路３４３を構成す
る定電流源ＭＯＳＦＥＴ３４４のコンダクタンスは変化
しない。これにより、種々の値を持つディジタル信号に
よって電流引き込み端子Ａからの引き込み電流値が制御
されるとき、その引き込み電流値にはディジタル信号の
値に対して高精度の線形特性を得ることができる。特に
図２６の構成においては定電流源回路３４３が各回路ユ
ニット３３１〜３３６に共通化されているため、図２４
の構成よりも少ない数のトランジスタを以てそれと同様
の効果を得ることができる。

【００９８】前記電流スイッチ回路３０２，３３０によ
れば、出力端子としての電流引き込み端子Ａに共通接続
された夫々の電流引き込み経路３２２（３４０）には、
定電流源回路に流れる電流の鏡映電流がカレントミラー
回路を介して流され、夫々の鏡映電流が電流引き込み端
子Ａで合成される。これにより、前記電流引き込み端子
Ａにおける電流値の大小に拘らず定電流源回路を構成す
る定電流源トランジスタ３２０（３４４）のコンダクタ
ンスには実質的な変化を生じない。これにより、種々の
値を持つディジタル信号によって電流引き込み端子Ａの
出力電流値が制御されるとき、ディジタル信号の値に応
じたその出力電流値には高精度の線形特性を得ることが
できる。

【００９９】また、図２５，図２７に示されるように電
流引き込み単位セル３１１（３３１）を必要数並列的に
組み合わせて、ディジタル信号に応じて２のべき乗で重
み付けした電流を流すようにすることにより、定電流源
トランジスタなどのサイズ比によって電流値に重み付け
をしなくてもよくなるから、定電流源回路や電流引き込
み経路に配置されるＭＯＳＦＥＴのサイズを統一するこ
とが可能になり、これによってディジタル信号に対する
出力電流値の誤差を一層少なくすることができる。

【０１００】このようなアナログ積分形式のオーバサン
プリングＡ／Ｄ変換器における局部Ｄ／Ａ変換回路とし
て採用すると、この電流スイッチ回路の出力電流値が、
入力電圧／電流変換手段で変換された電流信号との差電
流を形成することになり、当該差電流の値がディジタル
信号の値に応じて高精度に制御されるという点において
、当該オーバサンプリングＡ／Ｄ変換器の高変換精度を
保証することができる。

【０１０１】図２８には電流スイッチ回路のその他の実
施例が示される。同図に示される電流スイッチ回路３６
０は定電流源回路６２とダイオード接続されたＰチャン
ネル型ＭＯＳＦＥＴ６３によって構成されたバイアス回
路３６１を有し、このバイアス回路３６１が出力するバ
イアス電圧を受ける６個のＰチャンネル型定電流源ＭＯ
ＳＦＥＴ３６４〜３６９が配置されている。特に制限さ
れないが、前記定電流源ＭＯＳＦＥＴ３６４〜３６９は
２のべき乗ので重み付けされた電流Ｉ〜３２Ｉを流し得
るようにそのサイズ比が決定されている。定電流源ＭＯ
ＳＦＥＴ３６４〜３６９には、Ｎチャンネル型制御ＭＯ
ＳＦＥＴ３７１〜３７６と、Ｎチャンネル型選択ＭＯＳ
ＦＥＴ３７７〜３８２とが直列接続され、選択ＭＯＳＦ
ＥＴ３７７〜３８２のソース電極が端子Ｂに共通接続さ
れている。前記選択ＭＯＳＦＥＴ３７７〜３８２のゲー
ト電極にはディジタル信号Ｄ０〜Ｄ５の対応ビットが供
給され、その論理値に従ってスイッチ制御される。制御
ＭＯＳＦＥＴ３７１〜３７６のゲート電極には制御信号
Ｃ０〜Ｃ５が供給され、対応する制御ＭＯＳＦＥＴのコ
ンダクタンスを制御する。尚、その端子Ｂはカレントミ
ラー回路３８４に結合され、同端子Ｂに流れる電流をそ
のカレントミラー回路３８４で鏡映して引き込み電流Ｉ
ｑを形成するようになっている。

【０１０２】ここで、前記制御ＭＯＳＦＥＴ３７１〜３
７６は制御信号Ｃ０〜Ｃ５によって制御される可変抵抗
として機能する。即ち、端子Ｂに流れる電流量の大小に
応じて当該端子Ｂの電位が変化されるとき、これに応じ
て定電流源ＭＯＳＦＥＴ３６４〜３６９のドレイン電圧
も変化しようとするが、その変化を打ち消すように制御
信号Ｃ０〜Ｃ５でＭＯＳＦＥＴ３７１〜３７６のコンダ
クタンスを制御する。例えばＭＯＳＦＥＴ３７１のドレ
イン電圧Ｖ０とＭＯＳＦＥＴ３６３のドレイン電圧ＶＳ
とをオペアンプの反転入力端子と非反転入力端子に供給
し、その差に応じて所定のゲインを採り得るようにして
制御信号Ｃ０を形成する制御手段３８５を設けることが
でき、その他の制御信号も同様に形成することができる
。これにより、ディジタル信号の値如何に拘らず定電流
源ＭＯＳＦＥＴ３６４〜３６９の動作状態は一定になり
、ディジタル信号に対する引き込み電流の線形特性を保
証することができる。

【０１０３】図２９には本発明に係るＡ／Ｄ変換器を搭
載して成る携帯通信端末装置の一例が示される。この携
帯通信端末装置は、ベースバンド部２０１、中間周波数
部２０２、及び高周波部２０３から構成される。

【０１０４】ベースバンド部２０１は、マイクロフォン
２１０から入力された送信アナログ音声信号のうち高域
雑音成分を抑圧するプレフィルタ２１１、その出力をデ
ィジタル信号に変換する本発明に係るＡ／Ｄ変換器２１
２、その出力をディジタル信号処理によって帯域圧縮し
、また、上記とは逆に、帯域圧縮された受信ディジタル
音声信号を元の帯域に伸長するためのディジタル・シグ
ナル・プロセッサ（以下ＤＳＰとも記す）２１３、ＤＳ
Ｐ２１３で帯域伸長された出力をアナログ音声信号に変
換するためのＤ／Ａ変換器２１４、その出力に含まれる
高調波成分を抑圧し、且つその出力を増幅するためのポ
ストフィルタ２１５、このポストフィルタ２１５の出力
によって駆動されるスピーカ２１６などによって構成さ
れる。

【０１０５】前記中間周波数部２０２は、前記ＤＳＰ２
１３から出力される信号に対して無線伝送に適した変調
、例えばガウシアン・ミニマム・シフト・キーイング（
ＧＭＳＫ；Ｇａｕｓｓｉａｎ　　Ｍｉｍｉｍｕｍ　　Ｓ
ｈｉｆｔ　　Ｋｅｙｉｎｇ）変調又はπ／４シフト・キ
ュー・ピー・エス・・ケー（ＱＰＳＫ）変調などを行う
ための第１変調器２２０、その出力をアナログ信号に変
換するＤ／Ａ変換器２２１、その出力に含まれる高調波
成分を抑圧するポストフィルタ２２２、及び上記とは逆
に受信変調信号に含まれる広域雑音成分を抑圧するプレ
フィルタ２２３、プレフィルタ２２３の出力をディジタ
ル信号に変換する本発明に係るＡ／Ｄ変換器２２４、こ
のＡ／Ｄ変換器２２４の出力から元の基本信号成分を復
調する第１復調器２２５などによって構成される。

【０１０６】前記高周波部２０３は、前記ポストフィル
タ２２２から出力される信号を、例えば８００ＭＨｚか
ら２ＧＨｚ程度の無線周波数キャリア信号で変調するた
めの第２変調器２３０、この変調器２３０の出力を所定
の送信電力にまで増幅し、送受信切り替えスイッチ２３
１を介してアンテナ２３２を励振するための高電力増幅
器２３３、前記アンテナ２３２及びスイッチ２３１を介
して受信した信号を増幅する増幅器２３４、及びその増
幅器２３４の出力から所望の信号を検波するための検波
器２３５などから構成される。尚、図には示されていな
いが、キーパッド、ダイヤル信号発生器、呼出信号発生
器、制御用マイクロコンピュータ、クロック信号発生器
、並びにバッテリーを電源とする電源回路などが備えら
れている。

【０１０７】この携帯通信端末装置に含まれる前記Ａ／
Ｄ変換器２１２，２２４は前記説明に係る電流積分形式
のオーバーサンプリング型Ａ／Ｄ変換器であり、これら
は高い変換精度を維持しながら低消費電力並びに低電源
電圧駆動可能に構成されているから、バッテリー駆動に
最適化される。更に、ベースバンド部２０１、中間周波
数部２０２が別々に或いは一体的に１チップのアナログ
・ディジタル混載大規模半導体集積回路化されるような
場合にも、Ａ／Ｄ変換器２１２，２２４はＤＳＰ２１３
などの論理回路部からのディジタル雑音混入による変換
特性劣化が少なく、高い信頼性を実現することができる
。

【０１０８】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。

【０１０９】例えば上記実施例では、Ａ／Ｄ変換器にサ
ンプリングスイッチを特別に設けたが、本発明はそれに
限定されるものではなく、量子化回路に含まれる比較器
の判定タイミングをサンプリングタイミングに同期化し
てもよい。また、オーバサンプリングＡ／Ｄ変換器に適
用して説明した電流スイッチ回路は単体のＤ／Ａ変換器
などにも適用することができる。

【０１１０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１１１】すなわち、本発明に係るＡ／Ｄ変換器によ
れば、アナログ積分回路を高速高出力の演算増幅回路を
用いることなく実現でき、かつ、積分動作の振幅変化を
小さくすることができるから、オーバサンプリングＡ／
Ｄ変換器を低電源電圧で動作可能に実現することができ
、且つ、低消費電力化にも寄与するという効果がある。 しかも、上記Ａ／Ｄ変換器を半導体集積回路で実現した
とき、チップ面積を小型化でき、且つ従来の演算増幅回
路を用いた仮想接地型積分回路が本質的に有していた雑
音混入による特性劣化を改善することができる。さらに
また、消費電流を増やしても演算増幅回路の動作速度改
善の限界から困難であった変換信号の広帯域化について
も可能になる。

【０１１２】電流積分型のＡ／Ｄ変換器における電圧／
電流変換回路のレベルシフト機能により、電圧／電流変
換回路と電流スイッチ回路との接続出力点を入力アナロ
グ電圧信号に重畳された直流バイアス電圧に概ね等しい
電圧でバイアスすることができ、電圧比較器の基準電圧
を当該直流バイアス電圧として最大の感度で量子化する
ことができるという効果がある。

【０１１３】サンプリングパルス信号のパルス幅（τ）
を、アナログ積分回路の時定数ｃＲに概ね等しくするこ
とができるサンプリングパルス発生回路は、素子定数変
動による積分特性への影響を自動的に補償することがで
き、補間型Ａ／Ｄ変換器などの動作精度向上並びに動作
の安定化を更に促進することができる。

【０１１４】電流積分型Ａ／Ｄ変換器の局部Ｄ／Ａ変換
器などに適用可能な本発明に係る電流スイッチ回路は、
ディジタル信号の論理値に応じた電流をカレントミラー
回路を介して電流出力経路に鏡映してから、同鏡映電流
を合成して出力させるから、前記出力端子における電流
値の大小に拘らず定電流源回路を構成する定電流源トラ
ンジスタのコンダクタンスに実質的な変化を与えないよ
うにすることができる。したがって、種々の値のディジ
タル信号によって出力端子の出力電流値が制御されると
き、ディジタル信号に対するその出力電流値の線形特性
を高精度化することができるという効果がある。

【０１１５】更に、斯る電流スイッチ回路をアナログ積
分形式のオーバサンプリング型Ａ／Ｄ変換器における局
部Ｄ／Ａ変換回路として採用すると、この電流スイッチ
回路の出力電流値が、入力電圧／電流変換手段で変換さ
れた電流信号との差電流を形成することになり、当該差
電流の値がディジタル信号に応じて高精度に制御される
という点において、当該オーバサンプリング型Ａ／Ｄ変
換器の変換精度を高くすることができる。

【図面の簡単な説明】

【図１】図１は本発明の一実施例に係るオーバーサンプ
リング型Ａ／Ｄ変換器の基本構成図である。

【図２】図２は各種オーバサンプリング型Ａ／Ｄ変換器
の伝達関数を示す説明図である。

【図３】図３は図２に示される各種Ａ／Ｄ変換形式に対
応するアナログ回路構成用受動素子とディジタル回路の
種類を示す一例説明図である。

【図４】図４は本発明の一実施例に係るデルターエム型
オーバーサンプリング型Ａ／Ｄ変換器のブロック図であ
る。

【図５】図５は図４に示されるＡ／Ｄ変換器のの一例動
作説明図である。

【図６】図６は本発明の一実施例に係るデルターシグマ
型オーバーサンプリング型Ａ／Ｄ変換器のブロック図で
ある。

【図７】図７は図６に示されるＡ／Ｄ変換器の一例動作
説明図である。

【図８】図８は本発明の一実施例に係る補間型Ａ／Ｄ変
換器のブロック図である。

【図９】図９は図８に示されるＡ／Ｄ変換器の一例動作
説明図である。

【図１０】図１０は本発明の一実施例に係る別の補間型
Ａ／Ｄ変換器のブロック図である。

【図１１】図１１は図１０に示されるＡ／Ｄ変換器の一
例動作説明図である。

【図１２】図１２は図６に示されるデルターシグマ型オ
ーバーサンプリングＡ／Ｄ変換器の更に具体的な実施例
回路図である。

【図１３】図１３は図１２に示されるＡ／Ｄ変換器の一
例動作説明図である。

【図１４】図１４は図８に示される補間型Ａ／Ｄ変換器
の更に具体的な実施例回路図である。

【図１５】図１５は図１４に示されるディジタル積分回
路の一例回路図である。

【図１６】図１６は図１４に示される電流スイッチ回路
に供給されるディジタル信号と帰還電流Ｉｑとの関係を
示す説明図である。

【図１７】図１７は図１０に示される補間型Ａ／Ｄ変換
器の更に別の具体的な実施例回路図である。

【図１８】図１８はサンプリングパルス生成回路の一実
施例回路図である。

【図１９】図１９は図１８に示されるサンプリングパル
ス生成回路の一例動作説明図である。

【図２０】図２０は本発明の更に別の実施例に係るＡ／
Ｄ変換回路に含まれる電圧／電流変換回路及び局部Ｄ／
Ａ変換回路の説明図である。

【図２１】図２１は図２０に示される電流スイッチ回路
に供給されるディジタル信号と帰還電流Ｉｑとの関係を
示す説明図である。

【図２２】図２２は図２０の入力電圧／電流変換回路及
び局部Ｄ／Ａ変換回路を適用した本発明に係るオーバサ
ンプリングＡ／Ｄ変換器の実施例説明図である。

【図２３】図２３は図２２に示されるＡ／Ｄ変換器の一
例動作説明図である。

【図２４】図２４は本発明に係る電流スイッチ回路の一
実施例回路図である。

【図２５】図２５は図２４の電流スイッチ回路に適用さ
れる電流引き込み単位セルの一例回路図である。

【図２６】図２６は本発明に係る電流スイッチ回路のそ
の他の実施例回路図である。

【図２７】図２７は図２６の電流スイッチ回路に適用さ
れる電流引き込み単位セルの一例回路図である。

【図２８】図２８はさらに別の電流スイッチ回路の実施
例説明図である。

【図２９】図２９は本発明に係るＡ／Ｄ変換器を搭載し
て成る携帯通信端末装置の一例ブロック図である。

【符号の説明】

１　　電圧／電流変換回路 ２　　電流スイッチ回路 ３　　アナログ回路 ４　　量子化回路 ５　　ディジタル回路 Ｖｉｎ　　アナログ入力電圧信号 Ｉｑ　　帰還電流信号 １１　　電圧制御電流源 Ｐｓ　　サンプリングパルス ２０　　論理回路 ２１，２２，２３，２４，２５　　定電流回路Ｓ１，Ｓ
２，Ｓ３，Ｓ４，Ｓ５，Ｓ６　　スイッチｃ　　キャパ
シタ ｒ　　抵抗素子 ５１　　インバータ ５２　　並列加算回路 ５３　　ラッチ回路 ＰＬ　　ラッチパルス ＰＧ　　パルス １７−１　　電圧／電流変換回路 ＰＣＬＫ　　クロック １７−２　　リセット回路 １７−３　　積分回路 １７−４　　電圧比較回路 １７−５　　論理回路 １０１　　入力電圧／電流変換回路 １０２　　局部Ｄ／Ａ変換回路 １０３　　演算増幅器 １０４　　サンプリングスイッチ １０５　　積分キャパシタ １０６　　電圧比較器 １０７　　ディジタル積分回路 １０８　　論理インタフェース回路 １０９　　基準電圧発生回路 １１０　　パルス回路 ３１１　　電流引き込み単位セル Ｄ０〜Ｄ５　　ディジタル信号 Ａ　　電流引き込み端子 Ｖｒ　　バイアス電圧 ３２０　　定電流源ＭＯＳＦＥＴ ３２２　　電流引き込み経路 ３２３　　カレントミラー回路 ３３０　　電流スイッチ回路 ３３１　　電流引き込み単位セル ３４０　　電流引き込み経路 ３４４　　定電流源ＭＯＳＦＥＴ ３４２，３４６　　カレントミラー回路構成用ＭＯＳＦ
ＥＴ

Claims (19)

【特許請求の範囲】
1. 【請求項１】　　入力アナログ信号をその電圧振幅に応
   じた電流に変換する電圧／電流変換回路と、出力電流が
   複数ビットのディジタル信号によって選択的に制御され
   る電流スイッチ回路と、前記電圧／電流変換回路の出力
   点と前記電流スイッチ回路の出力点との共通接続点に結
   合されていて、両出力点の電流の差分電流を積分可能な
   受動素子で構成されたアナログ積分回路と、前記アナロ
   グ積分回路を介して得られる電圧信号を所定のしきい値
   電圧と比較する少なくとも一個以上の電圧比較器から成
   る量子化回路と、前記量子化回路の出力を積分すると共
   に、前記電流スイッチ回路に供給すべきディジタル信号
   を出力するディジタル積分回路と、を含んで成るもので
   あることを特徴とするアナログ／ディジタル変換器。
2. 【請求項２】　　前記アナログ積分回路は、前記電圧／
   電流変換回路の出力点と前記電流スイッチ回路の出力点
   との共通接続点と、所定の直流電位と、の間に接続され
   たキャパシタであることを特徴とする請求項１記載のア
   ナログ／ディジタル変換器。
3. 【請求項３】　　前記アナログ積分回路は、前記電圧／
   電流変換回路の出力点と前記電流スイッチ回路の出力点
   との共通接続点と、所定の直流電位と、の間に直列接続
   されたキャパシタ及び抵抗素子であることを特徴とする
   請求項１記載のアナログ／ディジタル変換器。
4. 【請求項４】　　入力アナログ信号をその電圧振幅に応
   じた電流に変換する電圧／電流変換回路と、出力電流が
   複数ビットのディジタル出力信号によって選択的に制御
   される電流スイッチ回路と、前記電圧／電流変換回路の
   出力点と前記電流スイッチ回路の出力点との共通接続点
   と、所定の直流電位点と、に結合された抵抗素子と、前
   記抵抗素子を介して前記共通接続点に得られる電圧信号
   を所定のしきい値電圧と比較する少なくとも一個以上の
   電圧比較器から成る量子化回路と、前記量子化回路の出
   力を積分すると共に、当該出力を前記電流スイッチ回路
   の入力用ディジタル出力信号とするディジタル積分回路
   と、を含んで成るものであることを特徴とするアナログ
   ／ディジタル変換器。
5. 【請求項５】　　前記電圧／電流変換回路は、演算増幅
   回路を含み、該増幅回路の反転入力端子には抵抗素子又
   はこれと等価な回路を通して上記入力アナログ電圧信号
   が印加され、上記増幅回路の非反転入力端子には上記入
   力アナログ電圧信号に重畳された直流バイアス電圧値よ
   り低い直流電圧が供給され、上記増幅回路の出力にはソ
   ース電極が該増幅回路の反転入力端子と接続された第１
   のＮチャネルＭＯＳ型トランジスタのゲート電極が接続
   され、上記第１のＮチャネル型ＭＯＳ型トランジスタの
   ドレイン及びソース電極には、それぞれ一定電流が流れ
   る第１のＰチャネルＭＯＳ型トランジスタと第２のＮチ
   ャネルＭＯＳ型トランジスタが接続され、上記第１のＮ
   チャネルＭＯＳ型トランジスタのドレイン電極を上記電
   圧／電流変換回路の電流出力点とするよう構成されて成
   るものであることを特徴とする請求項１乃至４の何れか
   １項記載のアナログ／ディジタル変換器。
6. 【請求項６】　　前記電圧／電流変換回路の単位出力電
   流に対する入力電圧の値として表される抵抗値（Ｒ）は
   、前記アナログ積分回路に含まれる抵抗素子の抵抗値（
   ｒ）に等しい値にされて成るものであることを特徴とす
   る請求項３記載のアナログ／ディジタル変換器。
7. 【請求項７】　　前記電圧／電流変換回路の出力点と前
   記電流スイッチ回路の出力点との結合ノードと、前記ア
   ナログ積分回路との間に、サンプリングパルス信号によ
   ってスイッチ制御されるスイッチ素子を更に設け、前記
   クロックパルス信号のパルス幅（τ）を、前記抵抗値（
   Ｒ）と前記アナログ積分回路に含まれる容量素子の容量
   値（ｃ）との積（ｃＲ）によつて決定される値と概ね等
   しくして、アナログ積分回路によるサンプリング動作期
   間を制御するようにされて成るものであることを特徴と
   する請求項６記載のアナログ／ディジタル変換器。
8. 【請求項８】　　前記電圧／電流変換回路はサンプリン
   グパルス信号に応じて周期的に動作状態とされ、各動作
   期間を定めるためのそのパルス幅（τ）を上記抵抗値（
   Ｒ）と前記容量素子の容量値（ｃ）の積（ｃＲ）によっ
   て決定される値と概ね等しくして成るものであることを
   特徴とする請求項７記載のアナログ／ディジタル変換器
   。
9. 【請求項９】　　前記電流スイッチ回路は、２のべき乗
   で重み付けされた複数の定電流源回路と、前記複数の定
   電流源回路のうち、単数又は複数の所定の定電流源回路
   を前記共通接続点に結合するためのスイッチ手段とを含
   み、前記スイッチ手段は、前記サンプリングパルス信号
   の変化に同期して制御されるものであることを特徴とす
   る請求項８記載のアナログ／ディジタル変換器。
10. 【請求項１０】　　入力アナログ信号をその電圧振幅に
    応じた電流に変換する電圧／電流変換回路と、前記電圧
    ／電流変換回路の出力点と前記電流スイッチ回路の出力
    点との共通接続点に結合されていて、両出力点の電流の
    差分電流を入力する受動素子で構成されたアナログ回路
    と、前記アナログ回路を介して得られる電圧信号を所定
    のしきい値電圧と比較する少なくとも一個以上の電圧比
    較器から成る量子化回路と、前記量子化回路の出力に基
    づいて前記電流スイッチ回路に供給すべきディジタル信
    号を形成するディジタル回路とを含み、前記電圧／電流
    変換回路は、両端が電流源に結合されたソースフォロア
    回路と、このソースフォロア回路の入力に出力が結合さ
    れ、反転入力端子にアナログ電圧信号が、非反転入力端
    子には参照電位が供給可能にされた演算増幅器と含み、
    前記参照電位を入力アナログ電圧信号に重畳される直流
    バイアス電圧よりも低い電圧にする手段を設け、ソース
    フォロア回路構成用トランジスタのドレインに結合する
    電流出力点を前記直流バイアス電圧近傍の電圧でバイア
    スするようにされて成る、ものであることを特徴とする
    アナログ／ディジタル変換器。
11. 【請求項１１】　　基準電圧をその電圧値に比例した電
    流値に変換するための電圧／電流変換回路と、所定のク
    ロックパルスによって前記電圧／電流変換回路の出力電
    流を制御するようにされた第１のスイッチ手段と、一端
    が前記第１のスイッチ手段の出力端子に、他端が所定の
    直流電位に夫々接続され、前記電圧／電流変換回路の出
    力電流を積分するための容量素子と、前記容量素子の電
    荷を前記クロックパルスを用いて放電するための第２の
    スイッチ手段と、前記電圧／電流変換回路の電流出力端
    子の電位を所定のしきい値電位と比較するための電圧比
    較回路と、前記電圧比較回路の出力と前記クロックパル
    スとに基づいてサンプリングパルス信号を生成するため
    の論理回路と、を含んで成るサンプリングパルス生成回
    路。
12. 【請求項１２】　　請求項１１記載のサンプリングパル
    ス生成回路を含んで成るものであることを特徴とする請
    求項７乃至１０の何れか１項記載のアナログ／ディジタ
    ル変換器。
13. 【請求項１３】　　出力端子の出力電流値がディジタル
    信号によって制御される電流スイッチ回路であって、前
    記出力端子に共通接続された複数の電流出力経路と、制
    御端子がバイアスされる定電流源トランジスタと、前記
    定電流源トランジスタに流れる電流を前記電流出力経路
    に鏡映するためのカレントミラー回路と、前記ディジタ
    ル信号によるスイッチ制御状態に応じて前記電流出力経
    路に電流を流すか否かを決定するためのスイッチ素子と
    、を含んで成るものであることを特徴とする電流スイッ
    チ回路。
14. 【請求項１４】　　前記スイッチ素子は定電流源トラン
    ジスタに直列配置され、該スイッチ素子及び定電流源ト
    ランジスタは電流出力経路と共にこれと１対１対応で設
    けられて、電流出力単位セルを構成するものであること
    を特徴とする請求項１３記載の電流スイッチ回路。
15. 【請求項１５】　　前記夫々の電流出力経路は定電流源
    トランジスタを共有し、前記スイッチ素子は夫々の電流
    出力経路に配置されて、電流出力単位セルを構成するも
    のであることを特徴とする請求項１３記載の電流スイッ
    チ回路。
16. 【請求項１６】　　ディジタル信号に応じて２のべき乗
    で重み付けされた電流を流すために必要な数の前記電流
    出力単位セルを一単位回路として、その単位回路毎に、
    前記スイッチ素子を共通信号でスイッチ制御可能にして
    成るものであることを特徴とする請求項１４又は１５記
    載の電流スイッチ回路。
17. 【請求項１７】　　出力端子に共通接続された複数の電
    流出力経路と、制御端子がバイアスされる定電流源トラ
    ンジスタと、前記定電流源トランジスタに流れる電流を
    前記電流出力経路に鏡映するためのカレントミラー回路
    と、ディジタル信号に応じて２のべき乗で重み付けされ
    た電流を前記出力端子の出力電流とするように、電流を
    流すべき前記電流出力経路を決定するスイッチ素子と、
    を含んで、前記ディジタル信号を出力端子の出力電流値
    にアナログ変換するものであることを特徴とする電流ス
    イッチ回路。
18. 【請求項１８】　　請求項１７記載の電流スイッチ回路
    を局部ディジタル／アナログ変換回路とする電流積分型
    のアナログ／ディジタル変換器であって、入力アナログ
    信号をその電圧振幅に応じた電流に変換する電圧／電流
    変換回路と、前記電圧／電流変換回路の出力点と前記電
    流スイッチ回路の出力点との共通接続点に結合されてい
    て、両出力点の電流の差分電流を入力する受動素子で構
    成されたアナログ回路と、前記アナログ回路を介して得
    られる電圧信号を所定のしきい値電圧と比較する少なく
    とも一個以上の電圧比較器から成る量子化回路と、前記
    量子化回路の出力に基づいて前記電流スイッチ回路に供
    給すべきディジタル出力信号を形成するディジタル回路
    と、を含んで成るものであることを特徴とするアナログ
    ／ディジタル変換器。
19. 【請求項１９】　　２のべき乗で重み付けされた電流を
    ディジタル信号に応じて流すための複数個の定電流源回
    路を設け、全ての定電流源回路の電流経路を途中で共通
    接続し、その接続ノードに流れる電流をカレントミラー
    回路で鏡映し、この鏡映された電流の単一経路を出力端
    子に結合して成る電流スイッチ回路において、可変抵抗
    手段として機能するトランジスタを、前記定電流源回路
    に含まれる定電流源トランジスタに直列配置し、その定
    電流源トランジスタにバイアス電圧を供給するためのバ
    イアス用トランジスタに対する前記定電流源トランジス
    タのコンダクタンスの変化を相殺するように、前記可変
    抵抗手段として機能するトランジスタのコンダクタンス
    を制御する手段を設け、て成るものであることを特徴と
    する電流スイッチ回路。