KR101433484B1

KR101433484B1 - 저전력, 저잡음 디지털-아날로그 컨버터 기준 회로

Info

Publication number: KR101433484B1
Application number: KR1020127002794A
Authority: KR
Inventors: 렌나르트 케이-에이 마테; 샤오훙 취안
Original assignee: 퀄컴 인코포레이티드
Priority date: 2007-04-23
Filing date: 2008-04-18
Publication date: 2014-08-22
Also published as: JP4981965B2; CN101663820B; KR20100007892A; TW200904012A; US7791520B2; EP2137820A1; WO2008131185A1; CN101663820A; KR20120034220A; EP2137820B1; JP2010525751A; US20090009375A1

Abstract

본 특허출원은 전류 소스에 접속된 커패시터, 제 1 스위치에 접속된 커패시터의 양의 단자 (제 1 스위치는 커패시터의 양의 단자를 DAC 회로의 양의 입력 단자에 전기적으로 접속시킴), 제 2 스위치에 접속된 커패시터의 음의 단자 (제 2 스위치는 커패시터의 음의 단자를 DAC 회로의 음의 입력 단자에 전기적으로 접속시킴) 를 포함하는 디지털-아날로그 컨버터 기준 회로를 포함한다. 다른 실시예에서, 본 특허출원은 저장 커패시터를 기준 전압 레벨로 충전하는 단계, 저장된 전하를 저장 커패시터로부터 DAC 피드백 커패시터로 전달하는 단계, 및 저장된 전하를 DAC 피드백 커패시터로부터 DAC 출력 단자로 전달하는 단계를 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법을 포함한다.

Description

저전력, 저잡음 디지털-아날로그 컨버터 기준 회로{LOW POWER, LOW NOISE DIGITAL-TO-ANALOG CONVERTER REFERENCE CIRCUIT}

본 출원은 일반적으로 디지털-아날로그 컨버터 (DAC) 회로에 관한 것으로, 더 상세하게는 저전력, 저잡음 디지털-아날로그 컨버터 기준 회로에 관한 것이다.

디지털-아날로그 컨버터 회로는 많은 현대 통신 시스템에 이용된다. 예를 들어, 델타-시그마 변조기 및 파이프라인 아날로그-디지털 컨버터와 같은 상이한 회로는 피드백 경로에서 디지털-아날로그 컨버터 (DAC 또는 D-to-A) 를 포함할 수도 있다. DAC 회로는 고속 선형 동작을 달성하기 위한 동작 중에 다량의 전력을 소비할 수도 있다. 3 세대 (3G) 표준 (예를 들어, EDGE (Enhanced Data rates for GSM Evolution), WCDMA (Wideband Code Division Multiple Access), CDMA2000 (Code Division Multiple Access), 및 UMTS (Universal Mobile Telecommunications System)), 및 UMTS (Universal Mobile Telecommunications System) 에서와 같이 새로운 멀티-표준에 부합하는 요건이 설정되면서, 무선 주파수 (RF) 및 기저대역 디바이스의 복잡도, 사이즈 및 전력 소비가 크게 증가하였다.

디지털 도메인에서 RF 및 기저대역 신호를 프로세싱하기 위해, 가능하면 수신 안테나에 가깝게 착신 아날로그 신호를 디지털 신호로 컨버팅할 필요가 있다. 그러나, 원하는 작은 신호가 차단자와 간섭자와 구별되게 하기 위해, 높은 동작 범위 (dynamic range) 를 갖는 아날로그-디지털 컨버터 (ADC) 가 요구된다.

전력 소비의 증가가 이동 디바이스의 배터리 수명의 감소를 야기할 수도 있기 때문에, 현대 이동 통신 디바이스에 있어서, 전력 소비가 관건이다. 잡음 성능이 또한 신뢰성 있는 품질 통신을 보장하기 위해 현대 이동 통신 디바이스에서 관건이다. 따라서, 디지털-아날로그 컨버터 회로에 이용하기 위한 저전력, 저잡음 디지털-아날로그 컨버터 기준 회로가 필요하다.

전술한 바를 고려하면, 본 발명의 설명된 특징은 일반적으로 데이터 통신 디바이스에 대한 하나 이상의 개선된 시스템, 방법 및/또는 장치에 관한 것이다. 일 실시형태에서, 본 특허출원은 저잡음, 저전력 소비 디지털-아날로그 컨버터 기준 회로를 구현하는 방법 및 장치를 포함한다.

본 방법 및 장치의 적용가능성의 추가 범위는 다음의 상세한 설명, 청구범위, 및 도면으로부터 명백해진다. 그러나, 본 발명의 사상 및 범위 내의 다양한 변경 및 변형이 당업자에게는 명백해지므로, 본 발명의 바람직한 실시형태를 나타내는 상세한 설명 및 특정 실시예는 예로서만 주어진다는 것을 이해하여야 한다.

본 특허출원은 전류 소스에 접속된 커패시터, 제 1 스위치에 접속된 상기 커패시터의 양의 단자 (상기 제 1 스위치는 상기 커패시터의 상기 양의 단자를 DAC 회로의 양의 입력 단자에 전기적으로 접속시킴), 제 2 스위치에 접속된 상기 커패시터의 음의 단자 (상기 제 2 스위치는 상기 커패시터의 상기 음의 단자를 상기 DAC 회로의 음의 입력 단자에 전기적으로 접속시킴) 를 포함하는 디지털-아날로그 컨버터 기준 회로를 포함한다.

다른 실시예에서, 본 특허출원은 저장 커패시터를 기준 전압 레벨로 충전하는 단계, 저장된 전하를 상기 저장 커패시터로부터 디지털-아날로그 컨버터 (DAC) 피드백 커패시터로 전달하는 단계, 및 상기 저장된 전하를 상기 DAC 피드백 커패시터로부터 DAC 출력 단자로 전달하는 단계를 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법을 포함한다.

본 특허출원의 장치, 방법에 의해 저잡음, 저전력 소비 디지털-아날로그 컨버터 기준 회로를 구현할 수 있다.

현재 개시된 방법 및 장치의 특징, 목적, 및 이점은, 전체를 통해 동일한 참조부호가 동일한 참조부호를 식별하는 도면과 관련하여 취해질 때 이하 개시되는 상세한 설명으로부터 더욱 명백해진다.
도 1 은 디지털-아날로그 컨버터 회로 (209) 를 이용하여 델타-시그마 아날로그-디지털 컨버터 (11) 의 입력에 피드백을 제공하는 예시적인 델타-시그마 변조기를 도시한다.
도 2 는 델타 시그마 ADC 회로의 제 1 스테이지일 수도 있는 예시적인 스위치드 커패시터 적분기를 도시한다.
도 3 은 직렬 저항 네트워크에 접속된 차동 전류 소스를 포함하는 기준 DAC 회로를 도시한다.
도 4 는 직렬 저항 네트워크에 피드백/접속되는 2 개의 OP-amp 를 포함하는 기준 DAC 회로를 도시한다.
도 5 는 "저장" 커패시터

를 포함하는 델타-시그마 ADC 에 이용하기 위한 DAC 기준 회로를 구현하는 개선된 방법 및 장치를 도시한다.
도 6 은 스위치 C1, C1d, C2d, C2_P, 및 C2_N 에 대한 예시적인 스위치 제어 클록 신호를 도시한다.
도 7 은 페이즈 1 의 초기에서의 전하 공유 (charge sharing) 이벤트 동안의 "저장"

로부터 커패시터

및

으로의 전류 흐름을 도시한다.
도 8 은 전하 공유 이벤트 후의 페이즈 1 의 나머지 동안의 전류 소스 Io 로부터 커패시터

,

및

로의 전류 흐름을 도시한다.
도 9 는 페이즈 2 동안의 차동 전류 소스 Io 에 의한 "저장" 커패시터

의 "재충진" 또는 재충전; 및 페이즈 2 동안의 스위치 C2_P 를 통한 적분 OTA (601) 회로로의 커패시터

및

에 저장된 전하의 양의 적분을 도시한다.
도 10 은 페이즈 2 동안의 차동 전류 소스 Io 에 의한 "저장" 커패시터

의 "재충진" 또는 재충전, 및 스위치 C2_N 을 통한 적분 OTA (601) 회로로의 커패시터

및

에 저장된 전하의 음의 적분을 도시한다.
도 11 은 저장 커패시터

및 커패시터

와

의 충전 및 방전 시퀀스를 설명한 그래프를 도시한다.
도 12 는 Io 직류 기준 소스를 갖는 단일-종단형 전류 미러 구성을 도시한 것이다.
도 13 은 Io 직류 기준 소스를 갖는 차동 전류 미러 구성을 도시한다.
도 14 는 매우 낮은 바이어스 전류로 바이어스되어 그 출력 임피던스가 크며 사실상 전류 소스의 역할을 하는 0-VT NFET 트랜지스터 소스 팔로어를 도시한다.
도 15 는 저속 피드백 루프를 포함하는 델타-시그마 ADC 에 이용하기 위한 DAC 기준 회로 내의 전류 소스를 구현하는 개선된 방법 및 장치를 도시한다.
도 16 은 피드백값이 +1 인 경우의 DAC 기준 회로 동작의 흐름도이다.
도 17 은 피드백값이 +1 인 경우의 DAC 기준 회로 동작의 기능을 더한 수단 흐름도이다.
도 18 은 피드백값이 -1 인 경우의 DAC 기준 회로 동작의 흐름도이다.
도 19 는 피드백값이 -1 인 경우의 DAC 기준 회로 동작의 기능을 더한 수단 흐름도이다.

35 U.S.C §119 하의 우선권 주장

본 특허출원은 2007년 6월 20일에 출원되고 발명의 명칭이 "Low Power, Low Noise DAC Reference Circuit for use in a Delta Sigma ADC" 인 미국 가출원 제 60/945,309호 및 2007년 4월 23일에 출원되고 발명의 명칭이 "DAC Reference Circuit for use in a Delta Sigma ADC"인 미국 가출원 제 60/913,499호에 대해 우선권 주장하며, 이 둘은 본 특허출원의 양수인에게 양도되며 여기에 참조로서 명백히 포함된다.

단어 "예시적인"은 여기서 "실시예, 예, 또는 실례의 역할을 하는 것"을 의미하는데 이용된다. 본 명세서에서 "예시적인" 것으로 설명된 임의의 실시형태는 반드시 다른 실시형태보다 바람직하거나 유리하다고 해석되는 것은 아니다.

첨부 도면과 관련하여 이하 개시된 상세한 설명은 본 발명의 예시적인 실시형태의 설명으로 의도한 것이고, 본 발명이 실시될 수 있는 실시형태만을 나타내려고 의도한 것은 아니다. 본 상세한 설명 전체를 통해 이용된 용어 "예시적인"은 "실시예, 예, 또는 실례의 역할을 하는 것"을 의미하고, 반드시 다른 실시형태보다 바람직하거나 유리하다고 해석되어서는 안 된다. 상세한 설명은 본 발명의 완전한 이해를 제공하는 목적을 위해 특정 세부사항을 포함한다. 그러나, 본 발명은 이들 특정 세부사항 없이도 실시될 수도 있다는 것이 당업자에게는 명백하다. 몇몇 예에서, 공지의 구조 및 디바이스는 본 발명의 개념을 모호하게 하는 것을 피하기 위해 블록도 형태로 도시된다.

도 1 은 피드백 경로에 DAC 회로를 이용하는 델타-시그마 아날로그-디지털 컨버터를 도시한다. 디지털-아날로그 컨버터 회로는 델타-시그마 변조기의 입력에 피드백을 제공하기 위해 델타-시그마 아날로그-디지털 컨버터 (ADC) 에서 이용될 수도 있다. 그러나, DAC 기준 회로를 구현하는 개선된 방법 및 장치가 임의의 DAC 회로에 이용될 수도 있다는 것을 당업자가 알 것이라는 것이 주목된다.

디지털-아날로그 컨버터 (DAC 또는 D-to-A) 는 디지털 (보통 2진) 코드를 아날로그 신호로 컨버팅하는데 이용된다. 아날로그 신호는 전류, 전압 또는 전하의 형태를 취할 수도 있다. 디지털-아날로그 컨버터 회로는 기준 회로 및 연산 트랜스컨덕턴스 증폭기 (OTA; 601) 를 이용할 수도 있다. DAC 기준 회로는 DAC 커패시터의 완벽하고 정확한 충전을 제공하기 위해 다량의 전력을 소비할 수도 있다. 따라서, 저잡음, 저전력 소비 디지털-아날로그 컨버트 기준 회로를 구현할 필요가 있다.

본 실시형태는 다양한 설계 기술을 제공하여 저잡음, 저전력 소비 디지털-아날로그 컨버터 기준 회로를 구현한다.

도 2 는 도 1 에 도시된 델타-시그마 ADC 회로의 제 1 스테이지일 수도 있는 예시적인 스위치드 커패시터 적분기 회로를 도시한다.

도 3 은 직렬 저항 네트워크에 접속된 차동 전류 소스를 포함하는 기준 DAC 회로를 도시한다. 도 3 에 도시된 OTA 회로 (601) 는 도 2 에 도시된 완전 적분기 회로 (202) 의 단순화된 표현이다는 것이 주목된다. 다수의 실시예에서, 전류 소스는 도 14-16 에 도시된 것과 같이 MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 로 구현될 수도 있다. 전류 소스는 직렬 저항기 R1 및 R2 를 통해 흐르는 직류 (DC) 를 공급한다. 저항과 승산된 전류 (전류는 저항을 통해 전도됨) 는 저항기에 걸리는 전압 강하이다. 저항기 R1 및 R2 는 기준 전압들 Vrefp, Vrefmid, 및 Vrefn 사이의 전압차를 발생시킨다. 예를 들어, R1 에 걸쳐 발생되는 안정된 기준 전압은 다음과 같이 표현될 수도 있는

이다.

마찬가지로, R2 에 걸쳐 발생되는 기준 전압은 다음과 같이 표현될 수도 있는

이다.

스위치 C1, C1d, C2d, C2_P, 및 C2_N 은 먼저 커패시터

및

에 전하를 인가하는데 이용된다. 일단 피드백 DAC 커패시터

및

가 충분히 충전되면, 스위치 C1, C1d, C2d, C2_P 및 C2_N 은 OTA (601) 를 이용하여 저장된 전하를 적분 커패시터에 제공하는데 이용되는데, 이 OTA (601) 는 유닛 DAC 의 출력에 접속된 오프셋 전압 소스 및 1/gm 저항기를 이용하여 모델링된다. 도 3 에 도시된 바와 같이, 이 적분은, 스위치 C2_P 를 폐쇄하고 스위치 C2_N 을 개방함으로써 적분 OTA (601) 에 양으로 인가될 수 있다. 다른 방법으로는, 이 적분은, 스위치 C2_N 을 폐쇄하고 스위치 C2_P 를 개방함으로써 적분 OTA (601) 에 음으로 인가될 수 있다. 커패시터

및

은 유닛 DAC 출력 단자에서 측정된 커패시턴스

가 단일 피드백 커패시터값의 ½ 이 되도록 동일한 커패시턴스값을 가질 수도 있다. 도 3 에 도시된 회로 구성은 2-레벨 DAC 를 구현한다.

당업자는 상이한 C2_P 및 C2_N 클록에 의해 제어되는 추가적인 유닛 DAC 를 병렬로 접속함으로써 이 회로 구성이 보다 큰 DAC 레벨로 확장될 수 있다는 것을 알 것이다.

도 3 의 스위치 C1, C1d, C2d, C2_P, 및 C2_N 에 대한 스위치 제어 클록 신호는 양자화기 회로 (205) 로부터의 +1, -1, -1 의 디지털 피드백 시퀀스에 기초하여 도 14 에 도시된다. 스위치 제어 신호 차트 상의 하이 (high) 신호는 대응하는 스위치가 전기적으로 접속된 상태, 또는 보통 지칭되는 바와 같이 "폐쇄"된 상태에 있다는 것을 표시한다. 스위치 제어 신호 차트 상의 로우 (low) 신호는 대응하는 스위치가 전기적으로 접속해제된 상태, 또는 보통 지칭되는 바와 같이 "개방"된 상태에 있다는 것을 표시한다.

피드백이 +1 인 경우의 제 1 샘플 주기의 페이즈 1 동안이 도 14 에 도시되어 있다. 이 페이즈 동안에, 스위치 C1 및 C1d 는 폐쇄되고, 스위치 C2d, C2_P, 및 C2_N 은 개방된다. 이 스위칭 구성은 커패시터

및

을 충전한다. 제 1 샘플링 주기의 페이즈 2 에서, 커패시터

및

가 충분히 충전된 경우 스위치 C1 및 C1d 는 개방되고, 스위치 C2d 및 C2_P 는 폐쇄된다. 이 스위칭 구성은 커패시터

및

에 저장된 전하를 적분 OTA (601) 회로에 양으로 인가한다.

피드백이 -1 인 경우의 제 2 샘플링 주기의 페이즈 1 동안이 도 14 에 도시되어 있다. 이 페이즈 동안에, 스위치 C1 및 C1d 는 폐쇄되고, 스위치 C2d, C2_P, 및 C2_N 은 개방된다. 이 스위칭 구성은 커패시터

및

을 충전한다. 제 2 샘플링 주기의 페이즈 2 에서, 커패시터

및

가 충분히 충전된 경우 스위치 C1 및 C1d 는 개방되고, 스위치 C2d 및 C2_N 은 폐쇄된다. 이 스위칭 구성은 커패시터

및

에 저장된 전하를 적분 OTA (601) 회로에 음으로 인가한다. 이 스위칭의 시퀀스는 제 3 샘플 주기에서 반복되는데, 그 이유는 이 주기 동안의 디지털 피드백 신호도 -1 이기 때문이다.

높은 동작 범위 ADC 는 다량의 전하를 신속하게 제공하기 위해 큰 피드백 커패시터

및

을 가질 수도 있다. 큰 피드백 커패시터

및

은 큰 저항기 커패시터 시상수를 야기하고, 따라서 ADC 회로의 샘플링 레이트를 제한할 수도 있다. 저항기 커패시터 시상수를 감소시키기 위해, 매우 낮은 저항값 저항기가 R1 및 R2 에 이용될 수도 있다. 그러나, 낮은 저항값의 이용은 ADC 회로가 전력 소비의 증가와 잡음 성능의 열화를 겪게 할 수도 있다. 예를 들어, 저항값이 10 배만큼 감소되면, 전류 기준은 10 배만큼 증가하여 동일한 기준 전압

를 유지할 수도 있다. 저항, 전류 및 전력 소비 사이의 관계는 다음과 같이 표현될 수도 있다.

따라서, 전류가 10 퍼센트 증가하여 10 퍼센트의 저항 감소를 보상하면, 전체 전력 소비는 대략적으로 9 퍼센트 증가한다. 게다가, 기준 전류의 증가는 기준 회로가 부가 잡음을 이 회로에 주입하게 하고, 따라서 이 회로의 잡음 성능을 감소시킬 수도 있다.

도 4 는 직렬 저항 네트워크에 접속된 2 개의 전압 소스를 포함하는 기준 DAC 회로를 도시한다. 전압 소스는 전압 팔로어 구성을 이용하여 양의 기준 전압

및 음의 기준 전압

을 설정한다. 저항기 R1 및 R2 는 두 기준 전압 공급부 사이에서 직렬로 접속된다. DC 전류는 저항기 R1 및 R2 를 통해 유도되며, 다음과 같이 표현될 수도 있다.

저항기 R1 및 R2 에 걸리는 저항 전압 강하와 승산된 전류는 기준 전압들 Vrefp, Vrefmid, 및 Vrefn 사이의 전압차를 발생시킨다. 예를 들어, R1 에 걸쳐 발생된 기준 전압은 다음과 같이 표현될 수도 있는

이다.

마찬가지로, R2 에 걸쳐 발생된 기준 전압은 다음과 같이 표현될 수도 있는

이다.

스위치 C1, C1d, C2d, C2_P, 및 C2_N 은 먼저 커패시터

및

에 전하를 인가하는데 이용된다. 일단 커패시터

및

이 충분히 충전되면, 스위치 C1, C1d, C2d, C2_P, 및 C2_N 은 OTA (601) 를 이용하여 저장된 전하를 적분 커패시터에 제공하는데 이용되는데, 이 OTA (601) 는 유닛 DAC 의 출력에 접속된 오프셋 전압 및 1/gm 저항기를 이용하여 모델링된다. 도 4 에 도시된 바와 같이, 이 적분은, 스위치 C2_P 를 폐쇄하고 스위치 C2_N 을 개방함으로써 적분 OTA (601) 에 양으로 인가될 수 있다. 다른 방법으로, 이 적분은, 스위치 C2_N 을 폐쇄하고 스위치 C2_P 를 개방함으로써 적분 OTA (601) 에 음으로 인가될 수 있다. 커패시터

및

은 유닛 DAC 출력 단자에서 측정된 커패시턴스

가 단일 피드백 커패시터값의 ½ 이 되도록 둘 다 동일한 커패시턴스값을 가질 수도 있다.

이 회로 구성은 2-레벨 DAC 를 구현한다. 당업자는 상이한 C2_P 및 C2_N 클록에 의해 제어되는 보다 많은 유닛 DAC 를 병렬로 접속함으로써 이 회로 구성이 보다 큰 DAC 레벨로 확장될 수 있다는 것을 알 것이다.

도 4 의 스위치 C1, C1d, C2d, C2_P, 및 C2_N 에 대한 스위치 제어 클록 신호는 도 1 에 도시된 양자화기 회로 (205) 로부터의 [+1, -1, -1] 의 디지털 피드백 시퀀스에 기초하여 도 14 에 도시된다. 스위치 제어 신호 차트 상의 하이 신호는 대응하는 스위치가 전기적으로 접속된 상태, 또는 보통 지칭되는 바와 같이 "폐쇄"된 상태에 있다는 것을 표시한다. 스위치 제어 신호 차트 상의 로우 신호는 대응하는 스위치가 전기적으로 접속해제된 상태, 또는 보통 지칭되는 바와 같이 "개방"된 상태에 있다는 것을 표시한다.

피드백이 +1 인 경우의 제 1 샘플 주기의 페이즈 1 동안이 도 14 에 도시된다. 이 페이즈 동안에, 스위치 C1 및 C1d 는 폐쇄되고, 스위치 C2d, C2_P, 및 C2_N 은 개방된다. 이 스위칭 구성은 커패시터

및

를 충전한다. 제 1 샘플링 주기의 페이즈 2 에서, 커패시터

및

이 충분히 충전된 경우 스위치 C1 및 C1d 는 개방되고, 스위치 C2d 및 C2_P 는 폐쇄된다. 이 스위칭 구성은 커패시터

및

에 저장된 전하를 적분 OTA (601) 회로에 양으로 인가한다.

피드백값이 -1 인 경우의 제 2 샘플링 주기의 페이즈 1 동안이 도 14 에 도시된다. 이 페이즈 동안에, 스위치 C1 및 C1d 는 폐쇄되고, 스위치 C2d, C2_P, 및 C2_N 은 개방된다. 이 스위칭 구성은 커패시터

및

를 충전한다. 제 2 샘플링 주기의 페이즈 2 에서, 커패시터

및

도 5 는 "저장 커패시터"

을 포함하는 델타-시그마 ADC 에 이용하기 위한 DAC 기준 회로를 구현하는 개선된 방법 및 장치를 개시한다.

은 이 커패시터가 전하의 저장소의 역할을 하기 때문에 "저장 커패시터"로 본 명세서에서 지칭된다. 저장 커패시터는 원하는 때에 짧은 지속시간 동안 다량의 전하를 제공할 수 있도록 충전된다. 이 이벤트는 본 명세서에서 "전하 공유" 로 지칭된다. 본 특허출원에서, 전하 공유는 저장 커패시터

로부터 커패시터

및

에 전하를 제공하는데 이용된다. 직렬 저항 네트워크가 저장 커패시터

로 대체되기 때문에, 이 개선된 방법 및 장치는 도 3 및 도 4 에 도시된 저항 솔루션에 비해 전력 소비와 잡음 플로어 (noise floor) 둘 다를 감소시키는 이점을 제공할 수도 있다.

저장 커패시터

는 피드백 커패시터보다 커서,

에 걸리는 상당한 전압 강하를 겪지 않고 커패시터

및

둘 다를 충전하는데 필요한 전하를 공급하기에 충분한 전하를 저장할 수 있다는 것을 보장할 수도 있다. 커패시터

및

은 직렬로 결합되어 유닛 DAC 출력 커패시턴스값

를 형성한다. 저장 커패시터

는 차동 DC 전류 소스 Io 에 의해 원하는 전압 레벨로 연속적으로 충전된다. 저장 커패시터

에 걸리는 평균 전압이 원하는 값으로 유지되는 것을 보장하기 위해, 저속 피드백 회로 (606 및 607) 가 기준 전압

및

에 기초하여 차동 전류 소스 Io 를 조정하는데 이용될 수도 있다. 기준 전압은 다음과 같이 계산될 수도 있다.

전하 공유 이벤트 직전의 Cbig 에 걸리는 전압

전하 공유 이벤트 직후의 Cbig 에 걸리는 전압

클록 페이즈 1 이후이지만 클록 페이즈 2 이전의 Cbig 에 걸리는 전압

다음 사이클에서의 전하 공유 이벤트 직전의 Cbig 에 걸리는 전압

(클록 페이즈 1 의 초기의 전하 공유 수학식)

(클록 페이즈 1 동안의 두 캡의 저속 충전)

(클록 페이즈 2 동안의 Cbig 의 저속 충전)

(이는 정상 (steady state) 솔루션에 대해 참이어야 함)

이제 우리는 4 개의 미지수를 갖는 4 개의 수학식을 안다.

는

에 의해 샘플링된 전압 레벨이다.

에 대한 수학식 세트를 푸는 것은

를 산출하며, 여기서

는 샘플 레이트이다.

스위치 C1, C1d, C2d, C2_P 및 C2_N 이 개방되는 경우, 저장 커패시터

는 기준 전압으로 충전되며, 이는 다음과 같이 표현될 수도 있다.

가 원하는 기준 전압 레벨로 충전되는 경우, 이들 스위치는 저장 커패시터

에 저장된 전하를 커패시터

및

에 전달하는데 이용될 수도 있다. 저장 커패시터

가 전하 공유 이벤트 이전, 동안 및 이후에 연속적으로 충전된다는 것을 주목한다. 일단 커패시터

및

이 충분히 충전되면, 스위치 C1, C1d, C2d, C2_P, 및 C2_N 은 OTA (601) 를 이용하여 저장된 전하를 적분 커패시터에 제공하는데 이용되는데, 이 OTA (601) 는 유닛 DAC 의 출력에 접속된 오프셋 전압 소스와 직렬인 1/gm 저항기를 이용하여 모델링된다. 도 5 에 도시된 바와 같이, 이 적분은, 스위치 C2_P 를 폐쇄하고 스위치 C2_N 을 개방함으로써 적분 OTA (601) 에 양으로 인가될 수 있다. 다른 방법으로, 이 적분은, 스위치 C2_N 을 폐쇄하고 스위치 C2_P 를 개방함으로써 적분 OTA (601) 에 음으로 인가될 수 있다. 이 회로 구성은 2-레벨 DAC 를 구현한다. 당업자는 상이한 C2_P 및 C2_N 클록에 의해 제어되는 보다 많은 유닛 DAC 를 병렬로 접속함으로써 이 회로 구성이 추가 DAC 레벨로 확장될 수도 있다는 것을 알 것이다.

커패시터

및

은 유닛 DAC 출력 단자에서 측정된 커패시턴스

가 단일 피드백 커패시터값의 ½ 이 되도록 둘 다 동일한 커패시턴스값을 가질 수도 있다. 따라서, 커패시터

및

이 동일한 커패시턴스값이 되도록 선택되면,

,

및

사이의 관계는 다음과 같이 표현될 수도 있다.

도 6 은 도 1 에 도시된 양자화기 회로 (205) 로부터의 [+1, -1, -1] 의 예시적인 디지털 피드백 시퀀스에 기초하여 도 5 에 도시된 스위치 C1, C1d, C2d, C2_P, 및 C2_N 에 대한 스위치 제어 클록 신호를 도시한다. 스위치 제어 신호도 상의 하이 신호는 대응하는 스위치가 전기적으로 접속된 상태, 또는 보통 지칭되는 바와 같이 "폐쇄"된 상태에 있다는 것을 표시한다. 스위치 제어 신호도 상의 로우 신호는 대응하는 스위치가 전기적으로 접속해제된 상태, 또는 보통 지칭되는 바와 같이 "개방"된 상태에 있다는 것을 표시한다.

도 7 은 피드백값이 +1 인 경우의 페이즈 1 동안의 전하 흐름의 방향을 도시한다. 페이즈 1 동안에, 스위치 C1 및 C1d 는 폐쇄되고, 스위치 C2d, C2_P, 및 C2_N 은 개방된다. 이 스위칭 구성은 저장 커패시터

로부터 커패시터

및

로의 전하 흐름을 제공한다. 이 스위칭 구성은 또한 전류 소스 Io 로부터 커패시터

및

로의 전하 흐름을 제공한다. 이 페이즈의 초기 동안의 저장 커패시터

로부터 커패시터

및

로의 전하 흐름이 도 7 에 하이라이트된다. 페이즈 1 의 초기 동안의 전하 공유 이벤트 중에, 다량의 전하가 짧은 지속시간 동안

로부터 전달되어 커패시터

및

에 인가된다. 이는 완전히 수동 회로의 사용으로 인한 잡음 플로어를 감소시킬 수도 있는 임의의 외부 전력 소스를 사용하지 않고

및

의 신속한 충전을 제공한다.

도 8 은 전하 공유 이벤트가 완료된 후의 페이즈 1 동안의 전하 흐름을 도시한다. 이 페이즈의 나머지 동안에 전류 소스 Io 로부터 커패시터

,

및

로 전하가 흐른다. 전하 공유 이벤트 후의 페이즈 1 의 나머지 동안에, 적은 전류가 제공되어,

에 전하를 저속으로 재충진할 뿐만 아니라, 커패시터

및

에 추가 전하를 제공한다.

도 9 는 피드백값이 +1 인 경우의 제 1 샘플링 주기의 페이즈 2 동안의 전하 흐름을 도시한다. 전하 공유 이벤트 이후의 제 1 샘플링 주기의 페이즈 2 에서, 커패시터

및

가 충전된 경우, 스위치 C1 및 C1d 는 개방되고, 스위치 C2d 및 C2_P 는 폐쇄되며, 스위치 C2_N 은 개방된 채로 유지된다. 이 스위칭 페이즈 동안에 2 가지 회로 동작이 수행된다. 처음으로, "저장" 커패시터

는 차동 전류 소스 Io 에 의해 더욱 "재충진" 또는 재충전된다. 두 번째로, 커패시터

및

에 저장된 전하는 스위치 C2_P 를 통해 적분 OTA (601) 회로에 양으로 인가된다. 페이즈 2 동안의 차동 전류 소스 Io 에 의한 저장 커패시터

의 "재충진" 또는 재충전은 도 9 에 도시되어 있다. 도 9 는 또한 페이즈 2 동안의 스위치 C2_P 를 통한 적분 OTA (601) 회로로의 커패시터

및

에 저장된 전하의 양의 인가를 도시한다. 페이즈 2 의 지속시간 내내, 커패시터

는 Io/

의 레이트로 차동 전류 소스 Io 에 의해 저속으로 재충진된다. 한편, 페이즈 2 동안에 커패시터

및

은 스위치 C2_P 를 통해 유닛 DAC 출력에 접속된 적분 OTA (601) 회로에 양으로 방전된다.

피드백값이 -1 인 경우의 제 2 샘플링 주기의 페이즈 1 동안에, 스위치 C1 및 C1d 는 폐쇄되고, 스위치 C2d, C2_P, 및 C2_N 은 개방된다. 이 스위칭 구성은 도 7 에 도시된 바와 같은 전하 흐름을 제공하는

로부터 커패시터

및

로의 전하 흐름을 제공한다. 페이즈 1 의 초기의 전류 공유 이벤트 동안에, 짧은 지속시간 동안

로부터 많은 전류가 제공되어, 커패시터

및

으로 인가된다. 전류 공유 이벤트 이후의 페이즈 1 의 나머지 동안에, 도 8 에 도시된 바와 같이 적은 전류가 제공되어

에 전하를 저속으로 재충진할 뿐만 아니라 커패시터

및

에 전하를 제공한다.

도 10 은 피드백값이 -1 인 경우의 제 2 샘플링 주기 중의 페이즈 2 동안의 전하 흐름을 도시한다. 도 6 에 도시된 제 2 샘플링 주기의 페이즈 2 에서, 커패시터

및

이 충전된 후에, 스위치 C1 및 C1d 는 개방되고, 스위치 C2d 및 C2_N 은 폐쇄되며, 스위치 C2_P 는 개방된 채로 유지된다. 이 스위칭 페이즈 동안에 2 가지 회로 동작이 수행된다. 처음으로, 저장 커패시터

는 차동 전류 소스 Io 에 의해 재충진된다. 두 번째로, 커패시터

및

에 저장된 전하는 신호에 의해 제어되는 스위치 C2_N 를 통해 적분 OTA (601) 회로에 음으로 인가된다. 페이즈 2 동안의 차동 전류 소스 Io 에 의한 저장 커패시터

의 "재충진" 또는 재충전은 도 10 에 도시되어 있다. 도 10 은 또한 스위치 C2_N 를 통한 유닛 DAC 출력에 접속된 적분 OTA (601) 회로로의 커패시터

및

에 저장된 전하의 음의 인가를 도시한다. 페이즈 2 의 지속시간 내내, 커패시터

는 Io/

및

은 스위치 C2_N 을 통해 유닛 DAC 출력에 접속된 적분 OTA (601) 회로에 음으로 방전된다.

도 6 에 도시된 -1 피드백값을 갖는 제 3 주기는 -1 피드백값을 갖는 제 2 샘플링 주기에 관해서 상술된 동일한 스위칭 시퀀스를 야기한다.

도 11 은 상술된 스위칭 시퀀스 동안에 커패시터

및

에 걸쳐 발생된 전압의 파형을 도시한다. 저장 커패시터

에 걸리는 전압은 Io/

의 레이트로 재충진된다. 일단 스위치 C1 이 폐쇄되면, 전하 공유 이벤트가 시작하고,

에 저장된 전하의 일부는, 직렬로 결합되어

를 형성하는 커패시터

및

에 전달된다. 전하 공유 이벤트가 종료되는 경우, 커패시터

및

이 그 충전된 상태를 유지하며

는 Io/C 의 레이트로 재충진하기 시작한다. 이후, 스위치 C2 가 폐쇄되는 경우, 커패시터

및

에 저장된 전하는 적분 OTA (601) 출력 회로로 방전되고, 저장 커패시터

는 추가 전하로 계속하여 재충진된다.

도 12 는 도 5 에 도시된 Io 전류 소스를 구현하기 위한 단일-종단형 MOSFET 전류 미러 회로의 설계의 개략도를 도시한다. DC 기준 전류 Io 가 전류 미러 입력에 제공된다. DC 기준 전류는 전압-전류 컨버터 회로와 함께 밴드갭 전압 회로를 이용하여 발생될 수도 있다. 이 단일 종단형 전류 미러 구성은 단일 종단형 전류 흐름을 제공하는데 이용될 수도 있다.

도 13 은 도 5 에 도시된 Io 전류 소스를 구현하기 위한 차동 MOSFET 전류 미러 회로의 설계의 개략도를 도시한다. DC 기준 전류 Io 가 전류 미러 입력에 제공된다. DC 기준 전류는 전압-전류 컨버터 회로와 함께 밴드갭 전압 회로를 이용하여 발생될 수도 있다. 이 단일 종단형 전류 미러 구성은 단일 종단형 전류 흐름을 제공하는데 이용될 수도 있다. 이 차동 전류 미러 구성은 전류 대칭성을 제공할 수도 있다. 전류 대칭성을 달성하는 것은 차동 잡음으로 컨버팅되는 공통 모드 잡음으로부터의 개선된 내성 같은 개선된 잡음 내성을 제공한다.

도 14 는 DAC 기준 회로 내의 전류 소스를 구현하는 개선된 방법 및 장치를 개시한다. 매우 낮은 (또는 소위 "0") VT n-형 전계 효과 트랜지스터 (NFET) 소스 팔로어 MO 는 전류 흐름을 제공하는데 이용될 수도 있다. "0-VT" NFET 는 많은 CMOS 프로세싱 기술에서 이용가능하고, 표준 NFET 와 비교하여 디바이스를 턴온 (따라서 채널을 형성) 하는데 훨씬 더 낮은 게이트 전압 (VT) 이 필요하도록 상이한 채널 임플란트 확산을 가진다. 이 보다 낮은 VT 요건은 저장 커패시터

에 걸리는 전압에 대한 추가 헤드 룸을 제공할 수도 있다.

전압

는 밴드갭 전압 회로를 이용하여 생성될 수도 있다. 소스 팔로어 트랜지스터 MO 은 그 출력 임피던스 (1/gm) 가 알맞게 높게 유지되어서 여전히 전류 소스의 역할을 하도록 매우 낮은 전류로 바이어스될 수도 있다. 다른 유사한 타입의 0-VT NFET 의 양 단자의 임피던스를 매칭하기 위해, M1 의 gds 가 M0 의 gm 과 매칭하도록 M1 이 이용 및 사이징 (sizing) 될 수도 있다 (여기서 gm 는 트랜지스터 M0 의 트랜스컨덕턴스이고 gds 는 트랜지스터 M1 의 드레인-소스 컨덕턴스임).

도 15 는 저속 피드백 루프가 추가되는 도 14 에 설명된 기준 회로의 설계의 개략도를 도시한다. 차동 차이 증폭기 (DDA) 는 실제 기준 전류와 원하는 기준 전류 사이의 차이를 최소값으로 드라이브하는데 이용될 수도 있다. DDA 증폭기는 1 의 이득을 갖는 반전 및 비반전 입력을 둘 다 이용하여 입력들 사이의 차이와 동일한 출력을 발생시킬 수도 있다. DDA 는

및

뿐만 아니라

의 단자에 걸쳐 존재하는 전압 모두를 측정한다. 추가 보상 커패시터

는 DDA 의 출력으로부터

로 접속되어, "0" VT NFET 소스 팔로어 MO 의 게이트에 접속된 DDA 의 출력 노드에 존재하는 원치 않는 잡음 신호의 추가 저역통과 필터링을 제공할 수도 있다.

도 16 은 +1 피드백값이 존재할 때의 DAC 기준 회로 동작에 대한 흐름도를 도시한다. 먼저, 저장 커패시터가 기준 전압 레벨로 충전되고, DAC 피드백 커패시터에 접속된다 (블록 510 & 520). 저장 커패시터에 저장된 전하는 이후 DAC 피드백 커패시터에 전달된다 (블록 530). 일단 저장 커패시터로부터 DAC 피드백 커패시터로 전하가 전달되면, DAC 피드백 커패시터로부터 저장 커패시터가 접속해제된다 (블록 540). DAC 피드백 커패시터는 이후 DAC 출력 단자에 양으로 접속된다 (블록 550). DAC 피드백 커패시터에 저장된 전하는 이후 DAC 출력 단자에 양으로 전달된다 (블록 560).

도 17 은 +1 피드백값이 존재할 때의 DAC 기준 회로 동작에 대한 기능을 더한 수단 흐름도를 도시한다.

도 18 은 -1 피드백값이 존재할 때의 DAC 기준 회로 동작에 대한 흐름도를 도시한다. 먼저, 저장 커패시터가 기준 전압 레벨로 충전되어, DAC 피드백 커패시터에 접속된다 (블록 810 & 820). 저장 커패시터에 저장된 전하는 이후 DAC 피드백 커패시터에 전달된다 (블록 830). 일단 저장 커패시터로부터 DAC 피드백 커패시터로 전하가 전달되면, DAC 피드백 커패시터로부터 저장 커패시터가 접속해제된다 (블록 840). DAC 피드백 커패시터는 이후 DAC 출력 단자에 음으로 접속된다 (블록 850). DAC 피드백 커패시터에 저장된 전하는 이후 DAC 출력 단자에 음으로 전달된다 (블록 860).

도 19 는 -1 피드백값이 존재할 때의 DAC 기준 회로 동작의 기능을 더한 수단 흐름도를 도시한다.

상기 언급된 DAC 기준 회로를 제공하는 개선된 방법 및 장치를 이용하여 많은 이익이 실현된다. 예를 들어, 높은 동작 범위 DAC 는 큰 피드백 커패시터

및

이 다량의 전하를 신속하게 제공하도록 요구할 수도 있다. 도 3 및 도 4 에 도시된 바와 같이, 저항성 DAC 기준 회로의 사용은 큰 피드백 커패시터가 이용되는 경우에 큰 저항기 커패시터 시상수를 야기한다. 그러나, 본 출원에서 설명한 바와 같이, 저장 커패시터

의 사용은 저항 엘리먼트의 사용을 최소화함으로써 DAC 회로의 저항기 커패시터 시상수 제한을 효과적으로 감소시킨다. 더 큰 스위치는 스위치의 더 작은 "온 저항 (on resistance) "을 제공하여, 전력 소비에서 임의의 페널티를 겪지 않고도 시상수 제한을 더욱 개선시키는데 이용될 수도 있다. 따라서, 본 출원의 개선된 DAC 기준 회로는 저항기 커패시터 시상수 페널티를 겪지 않고 더 높은 동작 범위 DAC 회로를 제공할 수도 있다.

전력 소비의 감소는 본 출원에서 설명된 바와 같이 DAC 기준 회로를 제공하는 개선된 방법 및 장치를 이용하는 것으로부터 실현될 수도 있는 다른 이익이다. 예를 들어, 도 3 및 도 4 에 도시된 바와 같이, 저항기 네트워크를 이용하는 DAC 기준 회로는 원하는 기준 전압을 유닛 DAC 입력에 제공하기 위해 작은 저항값을 갖는 저항기의 사용을 요구할 수도 있다. 작은 저항값을 갖는 저항기의 사용은 작은 저항 회로에 걸리는 픽스 공급 전압을 인가하는 것으로부터 기인하는 높은 공급 전류를 야기할 수도 있다. 그러나, 본 출원에서 설명된 바와 같이 저장 커패시터의 사용에 의해 전류 소비가 감소할 수도 있다. 저장 커패시터를 이용하는 개선된 DAC 기준 회로는 DAC 피드백 커패시터에 공급하는데 필요한 전하를 수집함으로써만 이용되는 공급 전류를 제한한다. 따라서, DAC 피드백 커패시터를 충전하는데 필요한 최소량의 전력 가까이로 전력 소비를 감소시킬 수 있다.

고유 저역통과 필터링은 본 출원에서 설명된 바와 같이 DAC 기준 회로를 제공하는 개선된 방법 및 장치를 이용하는 것으로부터 실현될 수도 있는 다른 이익이다. 본 출원에서 설명된 것과 같은 저장 커패시터는 고유하게 유닛 DAC 회로의 양과 음의 입력에 접속된 저역통과 필터의 역할을 한다. 이 구성은 유닛 DAC 회로의 입력에 존재하는 잡음 신호를 필터링하는 추가 이익을 제공할 수도 있다. 저역통과 필터링에 의해 감소될 수 있는 집적 회로에 존재하는 많은 잡음 신호가 있다. 예를 들어, 근접 회로로부터의 스위칭 잡음, 기판 잡음, 접지면 (ground plane) 잡음, 전원 잡음 등이 있을 수도 있다. 개시된 저장 커패시터의 고유 저역통과 필터링 특성은 필터링에 의해 전체 DAC 성능을 개선시킴으로써, 이들 잡음 소스의 영향을 감소시킬 수도 있다.

고속 능동 회로의 필요 없이 높은 동작 범위 DAC 를 달성하는 능력은, 본 출원에서 설명된 바와 같이 DAC 기준 회로를 제공하는 개선된 방법 및 장치를 이용하는 것으로부터 실현될 수도 있는 다른 이익이다. 고속 능동 회로는 부가 잡음을 DAC 회로에 주입함으로써 DAC 잡음 성능을 열화시킬 수도 있다. 그러나, 본 출원에 개시된 개선된 방법 및 장치의 이용은 고속 능동 회로를 이용할 필요를 제거함으로써 DAC 회로의 전체 잡음 성능을 개선시킬 수도 있다.

1/f 잡음 또는 "분홍색 잡음 (pink noise)" 의 감소는, 본 출원에서 설명된 바와 같이 DAC 기준 회로를 제공하는 개선된 방법 및 장치를 이용하는 것으로부터 실현될 수도 있는 다른 이익이다. 1/f 잡음 또는 "분홍색 잡음"은 DAC 기준 회로에 의해 이용되는 DC 전류의 감소로 인해 감소될 수도 있다. 전류 소스는 MOSFET 트랜지스터를 관통하는 DC 동작 전류에 비례하는 1/f 잡음을 나타내는 MOSFET 트랜지스터를 이용하여 구현될 수도 있다. 따라서, 본 출원에서 개시된 개선된 DAC 기준 회로에 의해 이용되는 공급 전류의 감소는 또한 DAC 회로 내에 전류 소스를 발생시키는데 이용되는 MOSFET 트랜지스터에서 발생된 1/f 잡음의 감소를 야기할 수도 있다. 이러한 1/f 잡음의 감소는 더 낮은 회로 잡음을 야기하고, 따라서 DAC 회로의 개선된 잡음 성능을 야기할 수도 있다.

본 명세서에서 설명된 저전력, 저잡음 디지털-아날로그 컨버터 기준 회로는 IC, 및 RF IC (RFIC), 믹싱-신호 IC, ASIC (application specific integrated circuit), PCB (printed circuit board), 일렉트로닉스 디바이스 등 상에서 구현될 수도 있다. 프로그램가능 이득 회로는 또한 CMOS (complementary metal oxide semiconductor), N-채널 MOS (N-MOS), P-채널 MOS (P-MOS), BJT (bipolar junction transistor), BiCMOS (bipolar-CMOS), SiGe (silicon germanium), GaAs (gallium arsenide) 등과 같이 다양한 IC 프로세스 기술로 제조될 수도 있다.

본 명세서에서 설명된 저전력, 저잡음 디지털-아날로그 컨버터 기준 회로를 구현하는 장치는 자립형 디바이스일 수도 있거나, 대형 디바이스의 일부일 수도 있다. 디바이스는 (ⅰ) 자립형 IC, (ⅱ) 데이터 및/또는 명령을 저장하는 메모리 IC 를 포함할 수도 있는 하나 이상의 IC 의 세트, (ⅲ) RF 수신기 (RFR) 또는 RF 송/수신기 (RTR) 와 같은 RFIC, (ⅳ) 이동국 모뎀 (MSM) 과 같은 ASIC, (ⅴ) 다른 디바이스 내에 내장될 수도 있는 모듈, (ⅵ) 수신기, 셀룰러 폰, 무선 디바이스, 핸드셋, 또는 이동 유닛, (ⅶ) 등일 수도 있다.

개시된 실시형태의 이전 설명은 당업자가 본 발명을 이용 또는 제조할 수 있게 제공된다. 이들 실시형태에 대한 다양한 변형이 당업자에게는 매우 명백하고, 본 명세서에서 정의된 일반 원리는 본 발명의 범위 또는 사상을 벗어나지 않고 다른 실시형태에 적용될 수도 있다. 따라서, 본 발명은 본 명세서에서 제시된 실시형태에 제한하려고 의도되지 않으며, 본 명세서에서 개시된 신규 특징 및 원리에 부합하는 최광의 범위에 따르도록 의도된다.

Claims

전류 소스에 접속된 커패시터;
제 1 스위치에 접속된 상기 커패시터의 양의 단자로서, 상기 제 1 스위치는 상기 커패시터의 상기 양의 단자를 DAC 회로의 양의 입력 단자에 전기적으로 접속하는, 상기 양의 단자; 및
제 2 스위치에 접속된 상기 커패시터의 음의 단자로서, 상기 제 2 스위치는 상기 커패시터의 상기 음의 단자를 상기 DAC 회로의 음의 입력 단자에 전기적으로 접속하는, 상기 음의 단자를 포함하는, 장치.
제 1 항에 있어서,
동작가능하게 병렬로 접속된 복수의 상기 DAC 회로를 포함하는, 장치.
제 1 항에 있어서,
상기 전류 소스는 단일 종단형 전류 소스인, 장치.
제 1 항에 있어서,
상기 전류 소스는 차동 전류 소스인, 장치.
제 3 항에 있어서,
상기 전류 소스는 단일 종단형 MOSFET 전류 미러 회로인, 장치.
제 3 항에 있어서,
상기 전류 소스는 로우 VT NFET 소스 팔로어 회로를 포함하며,
상기 로우 VT NFET 소스 팔로어 회로는 게이트 단자, 드레인 단자 및 소스 단자를 포함하는 로우 VT NFET 트랜지스터를 포함하고,
상기 드레인 단자는 양의 전원에 접속되고, 상기 게이트 단자는 기준 전압에 접속되며, 상기 소스 단자는 상기 커패시터의 상기 양의 단자에 접속되는, 장치.
제 4 항에 있어서,
상기 전류 소스는 차동 MOSFET 전류 미러 회로인, 장치.
제 4 항에 있어서,
상기 전류 소스는 차동 로우 VT NFET 소스 팔로어 회로이며,
상기 차동 로우 VT NFET 소스 팔로어 회로는 제 1 로우 VT NFET 트랜지스터 및 제 2 로우 VT NFET 트랜지스터를 포함하고,
상기 제 1 로우 VT NFET 트랜지스터는 제 1 기준 전압에 접속된 게이트 단자, 양의 전원에 접속된 드레인 단자, 및 상기 커패시터의 상기 양의 단자에 접속된 소스 단자를 포함하고;
상기 제 2 로우 VT NFET 트랜지스터는 제 2 기준 전압에 접속된 게이트 단자, 상기 커패시터의 상기 음의 단자에 접속된 드레인 단자, 및 음의 전원에 접속된 소스 단자를 포함하는, 장치.
제 8 항에 있어서,
상기 제 1 로우 VT NFET 트랜지스터의 트랜스컨덕턴스는 상기 제 2 로우 VT NFET 트랜지스터의 드레인-소스 컨덕턴스와 매칭되는, 장치.
제 8 항에 있어서,
상기 제 1 로우 VT NFET 트랜지스터의 상기 게이트 단자에 저속 피드백 회로가 접속되고,
상기 저속 피드백 회로는 차동 차이 증폭기 회로를 포함하며,
상기 차동 차이 증폭기 회로는,
반전 입력부; 및 비반전 입력부를 포함하고, 상기 반전 입력부 및 상기 비반전 입력부 중 하나의 입력부는 상기 커패시터에 걸리는 전압을 측정하도록 구성되고, 다른 입력부는 기준 전압을 측정하도록 구성되는, 장치.
제 10 항에 있어서,
상기 차동 차이 증폭기 회로의 출력부는 보상 커패시터의 양의 단자에 접속되고,
상기 보상 커패시터는 신호 접지 노드에 접속된 음의 단자를 더 포함하는, 장치.
전류 소스에 접속된 저장 커패시터를 기준 전압 레벨로 충전하는 단계;
저장된 전하를 상기 저장 커패시터로부터 DAC 피드백 커패시터로 전달하는 단계; 및
상기 저장된 전하를 상기 DAC 피드백 커패시터로부터 DAC 출력 단자로 전달하는 단계를 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법.
제 12 항에 있어서,
상기 저장된 전하를 상기 DAC 피드백 커패시터로부터 상기 DAC 출력 단자로 전달하는 단계는 상기 DAC 피드백 커패시터를 상기 DAC 출력 단자에 음으로 접속하는 단계를 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법.
제 12 항에 있어서,
상기 저장된 전하를 상기 DAC 피드백 커패시터로부터 상기 DAC 출력 단자로 전달하는 단계는 상기 DAC 피드백 커패시터를 상기 DAC 출력 단자에 양으로 접속하는 단계를 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법.
제 12 항에 있어서,
상기 저장 커패시터에 전하를 연속적으로 재충진하는 단계를 더 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법.
제 13 항에 있어서,
상기 저장된 전하를 상기 DAC 피드백 커패시터로부터 상기 DAC 출력 단자로 전달하는 단계는,
상기 DAC 피드백 커패시터를 상기 DAC 출력 단자에 양으로 접속하는 단계; 및
상기 DAC 피드백 커패시터를 상기 DAC 출력 단자에 음으로 접속하는 단계를 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법.
제 16 항에 있어서,
상기 디지털 코드를 아날로그 신호로 컨버팅하는 방법을 3 이상의 DAC 레벨로 확장함으로써, 디지털-아날로그 컨버터가 병렬로 접속되는 단계를 더 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법.
제 16 항에 있어서,
상기 저장 커패시터에 전하를 연속적으로 재충진하는 단계를 더 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법.
제 16 항에 있어서,
상기 저장 커패시터를 상기 DAC 피드백 커패시터에 접속하는 단계;
상기 DAC 피드백 커패시터로부터 상기 저장 커패시터를 접속해제하는 단계;
상기 DAC 피드백 커패시터를 상기 DAC 출력 단자에 접속하는 단계; 및
상기 DAC 출력 단자로부터 상기 DAC 피드백 커패시터를 접속해제하는 단계를 더 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 방법.
전류 소스에 접속된 저장 커패시터를 기준 전압 레벨로 충전하는 수단;
저장된 전하를 상기 저장 커패시터로부터 DAC 피드백 커패시터로 전달하는 수단; 및
상기 저장된 전하를 상기 DAC 피드백 커패시터로부터 DAC 출력 단자로 전달하는 수단을 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 수단.
제 20 항에 있어서,
상기 저장된 전하를 상기 DAC 피드백 커패시터로부터 상기 DAC 출력 단자로 전달하는 수단은 상기 DAC 피드백 커패시터를 상기 DAC 출력 단자에 양으로 또는 음으로 접속하는 수단을 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 수단.
제 20 항에 있어서,
상기 저장 커패시터를 재충진하는 것을 더 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 수단.
제 21 항에 있어서,
상기 저장된 전하를 상기 DAC 피드백 커패시터로부터 상기 DAC 출력 단자로 전달하는 수단은,
상기 DAC 피드백 커패시터를 상기 DAC 출력 단자에 양으로 접속하는 수단; 및
상기 DAC 피드백 커패시터를 상기 DAC 출력 단자에 음으로 접속하는 수단을 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 수단.
제 23 항에 있어서,
상기 저장 커패시터를 재충진하는 수단을 더 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 수단.
제 24 항에 있어서,
상기 저장 커패시터를 상기 DAC 피드백 커패시터에 접속하는 수단;
상기 DAC 피드백 커패시터로부터 상기 저장 커패시터를 접속해제하는 수단;
상기 DAC 피드백 커패시터를 상기 DAC 출력 단자에 접속하는 수단; 및
상기 DAC 출력 단자로부터 상기 DAC 피드백 커패시터를 접속해제하는 수단을 더 포함하는, 디지털 코드를 아날로그 신호로 컨버팅하는 수단.