KR101376982B1 - 저전압 적분기 회로 - Google Patents

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KR101376982B1
KR101376982B1 KR1020130017211A KR20130017211A KR101376982B1 KR 101376982 B1 KR101376982 B1 KR 101376982B1 KR 1020130017211 A KR1020130017211 A KR 1020130017211A KR 20130017211 A KR20130017211 A KR 20130017211A KR 101376982 B1 KR101376982 B1 KR 101376982B1
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윤영현
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한양대학교 에리카산학협력단
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Abstract

본 발명은 적분기 회로에 관한 것으로서 차동차이 증폭기(differential difference amplifier, DDA)를 이용하여 적분주기에 따라 입력신호와 디지털 아날로그 변환신호를 적분하고, 상기 입력신호를 저항으로 연결되어 상기 차동차이 증폭기에 입력되고, 상기 디지털 아날로그 변환신호는 샘플링 커패시터로 연결되어 상기 차동차이 증폭기에 입력되는 것을 특징으로 함으로써, 낮은 공급전압에서 선형성을 향상시킬 수 있다.

Description

저전압 적분기 회로 {low voltage integrator circuit}
본 발명은 적분기 회로에 관한 것으로서, 클락 부스팅 기법이 필요하지 않는 차동차이 증폭기(differential difference amplifier, DDA)를 이용한 저전압 적분기 회로에 관한 것이다.
기존의 이산-시간 델타-시그마 switched-capacitor 적분기는 샘플링 되는 신호의 선형성을 향상시키기 위해 변조기의 입력 단과 연결된 스위치는 일반적으로 complementary switch를 이용한다. NMOS 트랜지스터와 PMOS 트랜지스터로 구성되는 complementary switch는 두 트랜지스터가 병렬 연결된 Ron,eq를 저항 값으로 갖는다. Ron,eq는 입력전압의 변화에 따른 저항 값의 변화가 적다. 따라서, NMOS 트랜지스터나 PMOS 트랜지스터를 단독으로 사용하였을 때보다 complementary switch를 사용하였을 때 샘플링 되는 신호의 선형성을 향상 시킬 수 있다. 그러나 공급전압이 일정 레벨 이하로 낮아지면, 트랜지스터가 충분히 드라이브 되지 못해 Ron,eq는 선형성이 크게 떨어진다. 일반적인 해결책으로는 switched-opamp, switched-RC, clock boosting 등이 있다. 저전압 델타-시그마 변조기에 이용되는 clock boosting은 charge pump를 이용한 방식과 bootstrap을 이용한 방식으로 분류할 수 있다. 그러나 charge pump를 이용한 방식은 트랜지스터 게이트에 공급전압보다 높은 전압이 인가됨으로 인한 신뢰성 문제가 항상 있고, bootsrap을 이용한 방식은 트랜지스터의 게이트와 바디간의 높은 전압으로 인한 장기적인 신뢰성 문제가 있다.
본 발명과 관련된 선행문헌으로는 "완전차동 오차증폭기를 이용한 에프엠 스테레오 신호 생성기 설계방법(공개번호: 10-2002-0068968)" 등이 있다.
본 발명이 해결하고자 하는 첫 번째 과제는 차동차이 증폭기를 이용한 적분기를 제공하는 것이다.
본 발명이 해결하고자 하는 두 번째 과제는 차동차이 증폭기를 이용한 적분기를 포함하는 델타 시그마 변조기를 제공하는 것이다.
본 발명이 해결하고자 하는 세 번째 과제는 차동차이 증폭기를 이용한 적분기를 포함하는 델타 시그마 변조기의 입력신호 적분방법을 제공하는 것이다.
본 발명은 상기 첫 번째 과제를 해결하기 위하여, 차동차이 증폭기(differential difference amplifier, DDA)를 이용하여 적분주기에 따라 입력신호와 디지털 아날로그 변환신호를 적분하고, 상기 입력신호를 저항으로 연결되어 상기 차동차이 증폭기에 입력되고, 상기 디지털 아날로그 변환신호는 샘플링 커패시터로 연결되어 상기 차동차이 증폭기에 입력되는 것을 특징으로 하는 적분기를 제공한다.
본 발명의 일 실시예에 의하면, 상기 입력신호 적분주기 시, 상기 입력신호를 상기 차동차이 증폭기에 입력함으로써, 상기 입력신호를 상기 저항 및 적분 커패시터를 통해 적분하고, 제 1 스위치 및 제 2 스위치를 개방시켜 상기 디지털 아날로그 변환신호의 상기 차동차이 증폭기로의 입력을 차단하고, 상기 샘플링 커패시터를 방전하며, 상기 제 1 스위치 및 제 2 스위치는 상기 샘플링 커패시터 양 단에 위치하는 것을 특징으로 하는 적분기일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 디지털 아날로그 변환신호 적분주기 시, 제 3 스위치를 단락시켜, 상기 입력신호의 상기 차동차이 증폭기로의 입력을 차단하고, 상기 제 1 스위치 및 제 2 스위치를 단락시켜 상기 디지털 아날로그 변환신호를 상기 차동차이 증폭기에 입력함으로써, 상기 디지털 아날로그 변환신호를 상기 샘플링 커패시터 및 상기 적분 커패시터를 통해 적분하며, 상기 제 3 스위치는 상기 입력신호의 포지티브 입력단과 네거티브 입력단 사이에 위치하는 것을 특징으로 하는 적분기일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 적분 커패시터는 제 4 스위치를 통해 병렬로 연결된 두 개의 커패시터로 구성되고, 상기 입력신호 적분주기 시에는 상기 제 4 스위치를 단락시켜 상기 두 개의 커패시터를 연결하여 상기 입력신호를 적분하고, 상기 디지털 아날로그 변환신호 적분주기 시에는 상기 제 4 스위치를 개방시켜 상기 두 개의 커패시터 중 하나의 커패시터만으로 상기 디지털 아날로그 변환신호를 증폭하는 것을 특징으로 하는 적분기일 수 있다.
본 발명의 다른 실시예에 의하면, 상기 디지털 아날로그 변환신호 차동 입력단 각각의 상기 제 1 스위치는 두 개의 제 5 스위치 및 제 6 스위치로 구성되며, 상기 제 5 스위치 및 상기 제 6 스위치를 이용하여 포지티브 디지털 아날로그 변환신호 또는 네거티브 디지털 아날로그 변환신호를 선택하여 상기 차동차이 증폭기에 입력하는 것을 특징으로 하는 적분기일 수 있다.
본 발명은 상기 두 번째 과제를 해결하기 위하여, 일련의 하나 이상의 차동차이 증폭기(differential difference amplifier, DDA)를 이용하여 적분주기에 따라 입력신호와 디지털 아날로그 변환신호를 적분하고, 상기 입력신호는 저항으로 연결되어 상기 차동차이 증폭기에 입력되고, 상기 디지털 아날로그 변환신호는 샘플링 커패시터로 연결되어 상기 차동차이 증폭기에 입력되며, 변조기의 출력 값에 따라 상기 디지털 아날로그 변환신호가 입력되는 주기가 조절되는 것을 특징으로 하는 델타 시그마 변조기를 제공한다.
본 발명은 상기 세 번째 과제를 해결하기 위하여, 제 1 스위치, 제 2 스위치, 및 제 3 스위치를 개방하고, 제 4 스위치를 단락시켜, 입력신호를 저항을 통해 차동차이 적분기에 입력함으로써, 상기 입력신호를 상기 저항 및 적분 커패시터를 통해 적분하는 단계; 및 제 1 스위치, 제 2 스위치, 및 제 3 스위치를 단락하고, 제 4 스위치를 개방시켜, 디지털 아날로그 변환신호를 샘플링 커패시터를 통해 상기 차동차이 적분기에 입력함으로써, 상기 디지털 아날로그 변환신호를 상기 샘플링 커패시터 및 상기 적분 커패시터를 통해 적분하는 단계를 포함하고, 상기 제 1 스위치 및 제 2 스위치는 상기 샘플링 커패시터 양 단에 위치하고, 상기 제 3 스위치는 상기 입력신호의 포지티브 입력단과 네거티브 입력단 사이에 위치하며, 상기 제 4 스위치는 상기 적분 커패시터를 구성하는 두 개의 커패시터를 병렬로 연결하는 스위치이며, 상기 디지털 아날로그 변환신호는 변조기의 출력 값에 따라 입력되는 주기가 조절되는 것을 특징으로 하는 델타 시그마 변조기의 입력신호 적분방법을 제공한다.
본 발명에 따르면, 차동차이 증폭기를 이용한 새로운 구조의 적분기를 구현함으로써 낮은 공급전압에서 선형성을 향상시킬 수 있다. 또한, 본 발명에 따르면, 클락 부스팅(clock boosting)을 위한 추가적인 회로가 필요하지 않아 저전압용 델타-시그마 변조기 구현에 용이하다. 나아가, 본 발명에 따르면, 저전압, 저전력을 요하는 바이오메디컬 센서용 A/D 컨버터나 저전력 모바일 기기용 A/D 컨버터 등에 적용되어 저전압, 저전력 전자기기들의 구현을 가능하게 한다.
도 1은 기존 스위치드 커패시터 적분기를 도시한 것이다.
도 2는 기존 스위치드 커패시터 적분기에 사용되는 상보 스위치(complementary switch)를 도시한 것이다.
도 3은 입력 스위치와 샘플링 커패시터를 저항으로 대체한 스위치드 커패시터 적분기를 도시한 것이다.
도 4는 차동차이 증폭기를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 적분기를 도시한 것이다.
도 6은 본 발명의 실시예에 따른 적분기의 적분주기별 회로를 도시한 것이다.
도 7은 기존 저전압 증폭기를 도시한 것이다.
도 8은 차동차이 증폭기를 도시한 것이다.
도 9는 본 발명의 실시예에 따른 피드-포워드 델타-시그마 변조기를 도시한 것이다.
도 10은 본 발명의 실시예에 따른 피드-포워드 델타-시그마 변조기의 칩 테스트로부터 얻은 FFT 스펙트럼이다.
도 11은 본 발명의 실시예에 따른 피드-포워드 델타-시그마 변조기의 입력크기에 대한 SNR 및 SNDR이다.
도 12는 본 발명의 일 실시예에 따른 델타 시그마 변조기의 입력신호 적분방법의 흐름도이다.
본 발명에 관한 구체적인 내용의 설명에 앞서 이해의 편의를 위해 본 발명이 해결하고자 하는 과제의 해결 방안의 개요 혹은 기술적 사상의 핵심을 우선 제시한다.
본 발명의 일 실시예에 따른 적분기는 차동차이 증폭기(differential difference amplifier, DDA)를 이용하여 적분주기에 따라 입력신호와 디지털 아날로그 변환신호를 적분하고, 상기 입력신호를 저항으로 연결되어 상기 차동차이 증폭기에 입력되고, 상기 디지털 아날로그 변환신호는 샘플링 커패시터로 연결되어 상기 차동차이 증폭기에 입력되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 상세히 설명한다. 그러나 이들 실시예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그 이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
도 1은 기존 스위치드 커패시터 적분기를 도시한 것이다.
도 1(a)는 이산-시간 델타-시그마 변조기(변조기)를 구현하는 스위치드 커패시터(switched-capacitor) 적분기이며, 도 1(b)는 변조기의 출력 Q에 따른 클락 신호와 데이터의 타이밍 다이어그램이다. 도 1(b)에서 D0와 D1은 피드백(feedback)되는 디지털 아날로그 변환(DAC)신호의 타이밍을 조절하는 신호를 말한다. 델타-시그마 변조기의 클락 신호와 데이터의 타이밍이 도 1(b)와 같을 때 도 1(a)와 같은 스위치드 커패시터 적분기의 동작은 다음과 같다. 입력신호는 Ф1 주기(phase)에서
Figure 112013014505609-pat00001
에 샘플링되고, Ф2 phase에서
Figure 112013014505609-pat00002
에 충전(charging) 되어있던 전하가
Figure 112013014505609-pat00003
로 이동하면서 적분된다. 디지털 아날로그 변환(DAC)신호는 D0또는 D1이 ‘1’이 되는 Ф2 phase에서
Figure 112013014505609-pat00004
에 샘플링 됨과 동시에 적분된다.
도 1(a)의 회로는 포지티브(positive) 출력과 네거티브(negative) 출력의 유도과정이 같으므로, 포지티브 출력을 기준으로 출력전압을 유도할 수 있다. 입력신호가 샘플링되는 Ф1 주기에서의 출력전압은 이전 값을 유지하므로, 출력전압
Figure 112013014505609-pat00005
는 다음 수학식 1과 같다.
Figure 112013014505609-pat00006
입력신호와 디지털신호 아날로그 신호가 적분되는 Ф2 주기에서는 출력전압이 변한다. Ф1 주기에서의 적분기 출력전압이 수학식 1로부터
Figure 112013014505609-pat00007
와 같으므로,
Figure 112013014505609-pat00008
의 전하량은
Figure 112013014505609-pat00009
이다. Ф2 주기에서는 Ф1 주기에서
Figure 112013014505609-pat00010
에 charging 된
Figure 112013014505609-pat00011
만큼의 전하와
Figure 112013014505609-pat00012
를 charging 시키기 위해 이동하는
Figure 112013014505609-pat00013
만큼의 전하에 의해
Figure 112013014505609-pat00014
의 전하량이 다음 수학식2와 같이 유도된다.
Figure 112013014505609-pat00015
수학식 2의 양변을
Figure 112013014505609-pat00016
로 나누고 정리하면, 적분기 출력전압
Figure 112013014505609-pat00017
는 다음 수학식 3과 같다.
Figure 112013014505609-pat00018
도 2는 기존 스위치드 커패시터 적분기에 사용되는 상보 스위치(complementary switch)를 도시한 것이다.
도 2(a)는 상보 스위치(complementary switch)이고, 도 2(b)는 높은 공급전압에서의 온 저항이며, 도 2(c)는 낮은 공급전압에서의 온 저항이다. 기존의 이산-시간 델타-시그마 스위치드 커패시터 적분기는 샘플링 되는 신호의 선형성을 향상시키기 위해 변조기의 입력 단과 연결된 스위치(도 1의 S1(S2))는 일반적으로 도 2(a)와 같은 상보 스위치(complementary switch)를 이용한다. 도 2(a) 상보 스위치에 나타나있는 CH는 입력신호와 연결되는 스위치 뒷 단의 capacitor를 모델링한 것이다. NMOS 트랜지스터와 PMOS 트랜지스터로 구성되는 complementary switch는 두 트랜지스터가 병렬 연결된 Ron , eq를 저항 값으로 갖는다. 도 2(b)에서 알 수 있듯이 Ron,eq는 입력전압의 변화에 따른 저항값의 변화가 적다. 따라서, NMOS 트랜지스터나 PMOS 트랜지스터를 단독으로 사용하였을 때보다 상보 스위치를 사용하였을 때 샘플링되는 신호의 선형성을 향상시킬 수 있다. 그러나 공급전압이 일정 레벨 이하로 낮아지면, 트랜지스터가 충분히 드라이브 되지 못해 Ron , eq는 도 2(c)와 같이 선형성이 크게 떨어진다.
도 3은 입력 스위치와 샘플링 커패시터를 저항으로 대체한 스위치드 커패시터 적분기를 도시한 것이고, 도 4는 차동차이 증폭기를 도시한 것이다.
도 3(a)는 입력 스위치와 샘플링 커패시터를 저항으로 대체한 스위치드 커패시터 적분기이고, 도 3(b)는 디지털 아날로그 변화(DAC)신호의 적분 시 발생하는 스위칭 노이즈(switching noise)를 도시한 것이다.
기존 적분기의 낮은 전압에 대한 신뢰성 및 선형성을 향상시키기 위하여, 본 발명의 실시예에 따른 적분기에서는 상기 도 1(a)의 입력신호에 연결되는 스위치 S1(S2)과 샘플링 커패시터
Figure 112013014505609-pat00019
을 저항(310)으로 대체한다. 도 3(a)와 같이 스위치와 샘플링 커패시터를 저항으로 대체함으로써 샘플링 되는 신호의 선형성을 크게 향상시킬 수 있다. 그에 반해 디지털 아날로그 변환신호는 연속하는 입력신호가 아닌 클락에 동기화된 신호이기 때문에 저항으로 대체하면, 클락 지터(clock jitter)문제와 익세스 루프 지연(excess loop delay) 문제가 있을 수 있다. 따라서 디지털 아날로그 변환 입력단은 기존의 스위치드 커패시터 회로로 구현한다. 그러나 도 3(b)와 같이 디지털 아날로그 변환 입력단의 스위칭(switching) 동작 시 증폭기(amplifier)의 가상접지(virtual ground)에 발생하는 전압스파크(voltage spike, 320)가 입력신호의 적분을 방해하여, 신호대잡음비(signal-to-noise ratio, SNR)를 떨어뜨리는 문제를 유발한다. 이 문제를 해결하기 위해 기존의 적분기에서 사용되는 차동증폭기(differential amplifier)가 아닌 도 4와 같은 차동차이 증폭기(differential difference amplifier, DDA)를 이용한다.
차동차이 증폭기는 일반적인 증폭기와 달리 두 쌍의 차동 입력을 인가받으므로, 차동차이 증폭기를 사용하면 변조기의 입력신호와 디지털 아날로그 변환신호를 개별적으로 인가할 수 있다. 즉, 독립적으로 입력을 인가하여 스위칭 노이즈(switching noise)가 입력단에 영향을 주는 것을 최소화할 수 있다. 차동차이 증폭기의 특성은 다음 수학식 4와 같이 나타낼 수 있다. 여기서
Figure 112013014505609-pat00020
는 DDA의 개방루프이득(open-loop gain)이다.
Figure 112013014505609-pat00021
도 5는 본 발명의 일 실시예에 따른 적분기를 도시한 것이다.
도 5(a)는 본 발명의 일 실시예에 따른 적분기를 도시한 것이고, 도 5(b)는 변조기의 출력 Q에 따른 클락 신호와 데이터의 타이밍을 예시한 것이다.
본 발명의 일 실시예에 따른 적분기는 차동차이 증폭기(differential difference amplifier, DDA)를 이용하여 적분주기에 따라 입력신호와 디지털 아날로그 변환신호를 적분하고, 상기 입력신호를 저항으로 연결되어 상기 차동차이 증폭기에 입력되고, 상기 디지털 아날로그 변환신호는 샘플링 커패시터로 연결되어 상기 차동차이 증폭기에 입력되는 것을 특징으로 한다.
보다 구체적으로, 도 3 내지 도 4에서 설명한 입력신호에 연결되는 스위치와 샘플링 커패시터를 저항(510)으로 대체하고, 차동증폭기가 아닌 차동차이 증폭기(520)를 이용하여 적분기 회로를 구성한다. 각 스위치들은 적분주기에 따라 개방 또는 단락되어, 입력신호 또는 디지털 아날로그 변환신호를 적분한다. 적분주기에 따른 스위치의 변화 및 그에 따른 적분에 대한 설명은 도 6에서 자세히 다루도록 한다.
도 6은 본 발명의 실시예에 따른 적분기의 적분주기별 회로를 도시한 것이다.
도 6(a)는 입력신호 적분주기에서의 회로이고, 도 6(b)는 디지털 아날로그 변환신호 적분주기에서의 회로이다.
본 발명의 실시예에 따른 적분기는 입력신호 적분주기 시에는, 상기 입력신호(Vinn, Vinp)를 상기 차동차이 증폭기에 입력함으로써, 상기 입력신호를 상기 저항(R) 및 적분 커패시터(CI1, CI2)를 통해 적분하고, 제 1 스위치(S10 내지 S13) 및 제 2 스위치(S4, S5)를 개방시켜 상기 디지털 아날로그 변환신호(+VDAC, -VDAC)의 상기 차동차이 증폭기로의 입력을 차단하고, 상기 샘플링 커패시터(CDAC)를 방전하며, 상기 제 1 스위치(S10 내지 S13) 및 제 2 스위치(S4, S5)는 상기 샘플링 커패시터(CDAC) 양 단에 위치하는 것을 특징으로 한다.
상기 샘플링 커패시터(CDAC)는 상기 제 1 스위치(S10 내지 S13) 및 제 2 스위치(S4, S5)를 개방하고, 상기 제 1 스위치(S10 내지 S13) 및 제 2 스위치(S4, S5)와 각각 병렬로 연결된 제 7 스위치(S8, S9) 및 제 8 스위치(S6, S7)를 단락함으로써 방전될 수 있다.
또한, 상기 디지털 아날로그 변환신호 적분주기 시에는, 제 3 스위치(S1)를 단락시켜, 상기 입력신호(Vinn, Vinp)의 상기 차동차이 증폭기로의 입력을 차단하고, 상기 제 1 스위치(S10 내지 S13) 및 제 2 스위치(S4, S5)를 단락시켜 상기 디지털 아날로그 변환신호를 상기 차동차이 증폭기에 입력함으로써, 상기 디지털 아날로그 변환신호를 상기 샘플링 커패시터 및 상기 적분 커패시터를 통해 적분하며, 상기 제 3 스위치(S1)는 상기 입력신호의 포지티브 입력단(Vinp)과 네거티브 입력단(Vinn) 사이에 위치하는 것을 특징으로 한다.
상기 적분 커패시터(CI1, CI2)는 제 4 스위치(S2, S3)를 통해 병렬로 연결된 두 개의 커패시터로 구성되고, 상기 입력신호 적분주기 시에는 상기 제 4 스위치(S2, S3)를 단락시켜 상기 두 개의 커패시터를 연결하여 상기 입력신호를 적분하고, 상기 디지털 아날로그 변환신호 적분주기 시에는 상기 제 4 스위치(S2, S3)를 개방시켜 상기 두 개의 커패시터 중 하나의 커패시터만으로 상기 디지털 아날로그 변환신호를 증폭한다.
상기 디지털 아날로그 변환신호 차동 입력단 각각의 상기 제 1 스위(S10 내지 S13)치는 두 개의 제 5 스위치(S10, S13) 및 제 6 스위치(S11, S12)로 구성되며, 상기 제 5 스위치(S10, S13) 및 제 6 스위치(S11, S12)를 이용하여 포지티브 디지털 아날로그 변환신호 또는 네거티브 디지털 아날로그 변환신호를 선택하여 상기 차동차이 증폭기에 입력할 수 있다.
보다 구체적으로, 도 6을 토대로 설명하면 다음과 같다.
입력신호 적분주기인 Ф1 주기에서 적분기의 입력신호가 입력저항 R과 적분기 커패시터
Figure 112013014505609-pat00022
,
Figure 112013014505609-pat00023
를 통해 적분되고, 디지털 아날로그 변환 입력단의 샘플링 커패시터가 방전된다. 이때 제 2 스위치(S4, S5)는 꺼지고 제 4 스위치(S2, S3) 켜지면서 차동차이 증폭기의 네 입력으로 입력신호가 인가된다. 디지털 아날로그 변환신호 적분 주기인 Ф2 주기에서는 D0 또는 D1이 ‘1’이 되면서 디지털 아날로그 변환신호 입력단의 샘플링 커패시터가 샘플링됨과 동시에 적분된다. 그러나 Ф2 주기에서 디지털 아날로그 변환신호에 대해 적분된 출력전압이 적분 커패시터
Figure 112013014505609-pat00024
을 거쳐 입력 신호단에 잡신호로 더해진다. 이 문제를 해결하기 위해 제 3 스위치(S1)을 추가하여 Ф2 주기에서 변조기의 입력신호가 들어오는 차동 입력단 즉, 입력신호의 포지티브 입력단과 네거티브 입력단 사이를 단락시킨다.
본 발명의 실시예에 따른 적분기의 출력전압을 다음과 같이 구할 수 있다. 포지티브 출력과 네거티브 출력의 유도과정은 같으므로, 포지티브 출력을 기준으로 나타내었다. Ф1 주기에서는 입력신호
Figure 112013014505609-pat00025
에 의해서만 전류가 흐르므로, 입력저항 R에 흐르는 전류는 다음 수학식 5와 같다.
Figure 112013014505609-pat00026
병렬 연결된 적분 커패시터
Figure 112013014505609-pat00027
를
Figure 112013014505609-pat00028
라 하고, 주기를 T라고 하면, Ф1 주기가 끝났을 때 적분기 출력전압
Figure 112013014505609-pat00029
는 다음 수학식 6과 같다.
Figure 112013014505609-pat00030
Ф2 주기에서는 디지털 아날로그 변환신호로 인해 적분기 출력전압이 변한다. Ф1 주기가 끝났을 때 적분 커패시터
Figure 112013014505609-pat00031
에 충전되어있는 전하량은
Figure 112013014505609-pat00032
이고, Ф2 주기에서 샘플링 커패시터를 충전시키기 위해 이동하는 전하량은
Figure 112013014505609-pat00033
이다. 따라서, Ф2 주기가 끝났을 때
Figure 112013014505609-pat00034
의 전하량은 다음 수학식 7과 같다.
Figure 112013014505609-pat00035
위 식의 양변을
Figure 112013014505609-pat00036
로 나누고 정리하면, 적분기 출력전압
Figure 112013014505609-pat00037
는 다음 수학식 8과 같다.
Figure 112013014505609-pat00038
Ф2 주기가 끝났을 때의 출력전압인 수학식 8에 Ф1 주기가 끝났을 때의 출력전압인 수학식 6을 대입하면, 적분기 출력전압
Figure 112013014505609-pat00039
을 다음 수학식 9와 같이 정리할 수 있다.
Figure 112013014505609-pat00040
오버샘플링(oversampling) 동작을 하는 델타-시그마 변조기는 빠른 클락 신호에 비해 매우 느리게 변하는 입력신호에 의해
Figure 112013014505609-pat00041
의 관계가 성립되므로, 상기 적분기의 출력전압 수학식 9에서 입력신호에 대해 적분되는 항
Figure 112013014505609-pat00042
은 다음 수학식 10과 같이 고쳐 쓸 수 있다.
Figure 112013014505609-pat00043
스위치드 커패시터 회로의 스위치와 커패시터는 주기 T를 갖는 클락 신호에서
Figure 112013014505609-pat00044
로 등가화된다. 따라서, T/2 주기(Ф1 phase) 동안 입력신호를 적분하는 회로에서 저항을 커패시터로 등가화시키면
Figure 112013014505609-pat00045
이다. 등가화된 커패시터와 저항의 관계를 수학식 10에 대입하면 다음 수학식 11과 같다.
Figure 112013014505609-pat00046
여기서
Figure 112013014505609-pat00047
·이므로, 수학식 12와 같이 나타낼 수 있다.
Figure 112013014505609-pat00048
그러므로, 입력신호에 대해 적분되는 항은 다음 수학식 13의 관계를 갖는다.
Figure 112013014505609-pat00049
수학식 13을 수학식 9에 대입하면, 수학식 14와 같다.
Figure 112013014505609-pat00050
따라서 적분기의 출력전압 수학식 14는 기존 스위치드 커패시터 적분기의 출력전압과 같은 것을 알 수 있는바, 본 발명의 일 실시예에 따른 적분기와 기존 스위치드 커패시터는 같은 기능을 하는 이산-시간 적분기라고 할 수 있다.
도 7은 기존 저전압 증폭기를 도시한 것이고, 도 8은 차동차이 증폭기를 도시한 것이다.
도 7의 저전압 증폭기 회로를 참고한 도 8은 차동차이 증폭기 구현 예를 보여준다. 저전압 설계를 위해 도 8의 차동차이 증폭기 구현 예에서 NM1(NM6)은 weak-inversion 영역에서 동작하도록 설계할 수 있다. 차동차이 증폭기의 시뮬레이션 결과는 표 1에 정리된 바와 같다.
Parameter Value
Supply voltage 0.4 V
DC gain 35 dB (Ф1), 29 dB (Ф2)
Phase margin 62° (Ф1), 67° (Ф2)
Unity gain frequency 15.2 MHz (Ф1), 7.5 MHz (Ф2)
Effective load capacitance (CLeff) 0.5 pF (Ф1), 2.1 pF (Ф2)
Power consumption 63 μW (Ф1), 63 μW (Ф2)
Ф1 주기와 Ф2 주기에서 DC gain이 각각 35 dB와 29 dB로 다르다. 이는 차동차이 증폭기의 두 쌍의 입력으로 입력신호가 인가되는 Ф1 주기와 달리, Ф2 주기에서는 차동차이 증폭기의 한 쌍의 입력으로만 디지털 아날로그 변환신호가 인가되기 때문에 차동차이 증폭기의 전체 transconductance가 절반이 되어 gain이 6 dB 차이 나게 되는 것이다. 또한 Ф2 주기에서는 감소된 transconductance로 인해 unity-gain frequency도 줄어든다. 그러나 디지털 아날로그 변환신호가 적분되는 Ф2 주기에서는 +VDAC 신호 (주로 VDD) 또는 -VDAC 신호 (주로 VSS)가 적분되기 때문에 차동차이 증폭기의 낮은 DC gain과 낮은 unity-gain frequency으로 인한 적분의 오차는 큰 문제가 되지 않는다.
도 9는 본 발명의 실시예에 따른 피드-포워드 델타-시그마 변조기를 도시한 것이고, 도 10은 칩 테스트로부터 얻은 FFT 스펙트럼이며, 도 11은 입력크기에 대한 SNR 및 SNDR이다.
본 발명의 일 실시예에 따른 델타 시그마 변조기는 일련의 하나 이상의 차동차이 증폭기(differential difference amplifier, DDA)를 이용하여 적분주기에 따라 입력신호와 디지털 아날로그 변환신호를 적분하고, 상기 입력신호는 저항으로 연결되어 상기 차동차이 증폭기에 입력되고, 상기 디지털 아날로그 변환신호는 샘플링 커패시터로 연결되어 상기 차동차이 증폭기에 입력되며, 변조기의 출력 값에 따라 상기 디지털 아날로그 변환신호가 입력되는 주기가 조절된다.
상기 디지털 아날로그 변환신호는 상기 변조기의 출력 값으로부터 피드백되는 값일 수 있으며, 상기 입력신호 적분주기 시, 상기 입력신호를 상기 차동차이 증폭기에 입력함으로써, 상기 입력신호를 상기 저항 및 적분 커패시터를 통해 적분하고, 제 1 스위치 및 제 2 스위치를 개방시켜 상기 디지털 아날로그 변환신호의 상기 차동차이 증폭기로의 입력을 차단함과 동시에 상기 샘플링 커패시터를 방전하고, 상기 디지털 아날로그 변환신호 적분주기 시, 제 3 스위치를 단락시켜, 상기 입력신호의 상기 차동차이 증폭기로의 입력을 차단하고, 상기 제 1 스위치 및 제 2 스위치를 단락시켜, 상기 디지털 아날로그 변환신호를 상기 차동차이 증폭기에 입력함으로써, 상기 디지털 아날로그 변환신호를 상기 샘플링 커패시터 및 상기 적분 커패시터를 통해 적분하며, 상기 제 1 스위치 및 제 2 스위치는 상기 샘플링 커패시터 양 단에 위치하고, 상기 제 3 스위치는 상기 입력신호의 포지티브 입력단과 네거티브 입력단 사이에 위치할 수 있고, 상기 적분 커패시터는 제 4 스위치를 통해 병렬로 연결된 두 개의 커패시터로 구성되고, 상기 입력신호 적분주기 시에는 상기 제 4 스위치를 단락시켜 상기 두 개의 커패시터를 연결하여 상기 입력신호를 적분하고, 상기 디지털 아날로그 변환신호 적분주기 시에는 상기 제 4 스위치를 개방시켜 상기 두 개의 커패시터 중 하나의 커패시터만으로 상기 디지털 아날로그 변환신호를 증폭할 수 있다.
상기 델타 시그마 변조기에 포함된 적분기에 대한 상세한 설명은 도 5 내지 도 8의 적분기에 대한 상세한 설명에 대응하는바, 도 5 내지 도 8의 적분기에 대한 상세한 설명으로 대신한다.
도 9의 피드-포워드 델타-시그마 변조기 구조는, 20 kHz의 신호대역에서 3.2 MHz의 클락 주파수로 동작되도록 설계되었고, 시뮬레이션 시 입력 신호는 신호 대역 안에서 3차 고조파 성분의 여부를 알 수 있도록 6.25 kHz의 half-scale 정현파를 인가하였다. 도 10은 칩 테스트로 얻은 FFT 스펙트럼이며, 67 dB의 SNDR을 갖는 것을 알 수 있다. 도 11은 6.25 kHz 입력신호의 amplitude에 대한 측정된 SNR과 SNDR이다. 상기 측정 결과는 표 2와 같다.
Parameter Value
Supply voltage [V] 0.4
Total power consumption [μW] 163
Peak SNR [dB] 69
Peak SNDR [dB] 67
Sampling frequency [MHz] 3.2
Signal bandwidth [kHz] 20
Oversampling ratio 80
다음 표 3은 다른 저전압 델타 시그마 변조기들과의 성능을 비교한 것이다. 본 발명의 일 실시예에 따른 델타 시그마 변조기는 클락 부스팅(clock-boosting technique)을 사용하지 않는 델타-시그마 변조기로써 가장 낮은 0.4 V의 클락 전압으로 구동된다. 성능 비교를 위해서 일반적으로 사용되는 다음 수학식 15의 figure of merit (FOM) 수식이 이용되었다.
Figure 112013014505609-pat00051
논문 VDD [V] Clock voltage [Vpp] SNDR [dB] BW [kHz] P [μW] Process FOM
[pJ/conversion-step]
Sauerbrey, 2002 0.7 0.7 67 8 80 0.18 μm CMOS 2.733
Ahn, 2005 0.6 0.6 78 20 1000 0.35 μm CMOS 3.851
Roh, 2009 0.6 0.6 81 20 34 0.13 μm CMOS 0.092
Goes, 2006 0.9 0.9 80 10 200 0.18 μm CMOS 1.224
Pun, 2007 0.5 0.5 74 25 300 0.18 μm CMOS 1.465
Chae, 2009 0.7 1.4 81 20 36 0.18 μm CMOS 0.098
Kim, 2008 0.9 0.9 89 24 1500 0.13 μm CMOS 1.356
Michel, 2012 0.25 0.5 61 10 7.5 0.13 μm CMOS 0.409
Yang, 2012 0.5 1.0 81.7 20 35.2 0.13 μm CMOS 0.089
본 발명 0.4 0.4 67 20 163 0.13 μm CMOS 2.202
도 12는 본 발명의 일 실시예에 따른 델타 시그마 변조기의 입력신호 적분방법의 흐름도이다.
1110단계는 제 1 스위치, 제 2 스위치, 및 제 3 스위치를 개방하고, 제 4 스위치를 단락시켜, 입력신호를 저항을 통해 차동차이 적분기에 입력함으로써, 상기 입력신호를 상기 저항 및 적분 커패시터를 통해 적분하는 단계이다.
보다 구체적으로, 상기 제 1 스위치 및 제 2 스위치는 상기 샘플링 커패시터 양 단에 위치하고, 상기 제 3 스위치는 상기 입력신호의 포지티브 입력단과 네거티브 입력단 사이에 위치하며, 상기 제 4 스위치는 상기 적분 커패시터를 구성하는 두 개의 커패시터를 병렬로 연결하는 스위치이다. 본 단계에 대한 상세한 설명은 도 5 내지 도 6에 대한 입력신호 적분주기에 대한 상세한 설명에 대응하는바, 도 5 내지 도 6에 대한 입력신호 적분주기에 대한 상세한 설명으로 대신한다.
1120단계는 제 1 스위치, 제 2 스위치, 및 제 3 스위치를 단락하고, 제 4 스위치를 개방시켜, 디지털 아날로그 변환신호를 샘플링 커패시터를 통해 상기 차동차이 적분기에 입력함으로써, 상기 디지털 아날로그 변환신호를 상기 샘플링 커패시터 및 상기 적분 커패시터를 통해 적분하는 단계이다.
보다 구체적으로, 상기 디지털 아날로그 변환신호는 변조기의 출력 값에 따라 입력되는 주기가 조절되며, 상기 디지털 아날로그 변환신호는 상기 변조기의 출력 값으로부터 피드백되는 값일 수 있다. 본 단계에 대한 상세한 설명은 도 5 내지 도 6에 대한 디지털 아날로그 변환신호 적분주기에 대한 상세한 설명에 대응하는바, 도 5 내지 도 6에 대한 디지털 아날로그 변환신호 적분주기에 대한 상세한 설명으로 대신한다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.

Claims (12)

  1. 차동차이 증폭기(differential difference amplifier, DDA)를 이용하여 적분주기에 따라 입력신호와 디지털 아날로그 변환신호를 적분하고,
    상기 입력신호를 저항으로 연결되어 상기 차동차이 증폭기에 입력되고, 상기 디지털 아날로그 변환신호는 샘플링 커패시터로 연결되어 상기 차동차이 증폭기에 입력되는 것을 특징으로 하는 적분기.
  2. 제 1 항에 있어서,
    상기 입력신호 적분주기 시,
    상기 입력신호를 상기 차동차이 증폭기에 입력함으로써, 상기 입력신호를 상기 저항 및 적분 커패시터를 통해 적분하고,
    제 1 스위치 및 제 2 스위치를 개방시켜 상기 디지털 아날로그 변환신호의 상기 차동차이 증폭기로의 입력을 차단하고, 상기 샘플링 커패시터를 방전하며,
    상기 제 1 스위치 및 제 2 스위치는 상기 샘플링 커패시터 양 단에 위치하는 것을 특징으로 하는 적분기.
  3. 제 2 항에 있어서,
    상기 디지털 아날로그 변환신호 적분주기 시,
    제 3 스위치를 단락시켜, 상기 입력신호의 상기 차동차이 증폭기로의 입력을 차단하고,
    상기 제 1 스위치 및 제 2 스위치를 단락시켜 상기 디지털 아날로그 변환신호를 상기 차동차이 증폭기에 입력함으로써, 상기 디지털 아날로그 변환신호를 상기 샘플링 커패시터 및 상기 적분 커패시터를 통해 적분하며,
    상기 제 3 스위치는 상기 입력신호의 포지티브 입력단과 네거티브 입력단 사이에 위치하는 것을 특징으로 하는 적분기.
  4. 제 3 항에 있어서,
    상기 적분 커패시터는 제 4 스위치를 통해 병렬로 연결된 두 개의 커패시터로 구성되고,
    상기 입력신호 적분주기 시에는 상기 제 4 스위치를 단락시켜 상기 두 개의 커패시터를 연결하여 상기 입력신호를 적분하고,
    상기 디지털 아날로그 변환신호 적분주기 시에는 상기 제 4 스위치를 개방시켜 상기 두 개의 커패시터 중 하나의 커패시터만으로 상기 디지털 아날로그 변환신호를 증폭하는 것을 특징으로 하는 적분기.
  5. 제 4 항에 있어서,
    상기 디지털 아날로그 변환신호 차동 입력단 각각의 상기 제 1 스위치는 두 개의 제 5 스위치 및 제 6 스위치로 구성되며,
    상기 제 5 스위치 및 상기 제 6 스위치를 이용하여 포지티브 디지털 아날로그 변환신호 또는 네거티브 디지털 아날로그 변환신호를 선택하여 상기 차동차이 증폭기에 입력하는 것을 특징으로 하는 적분기.
  6. 제 2 항에 있어서,
    상기 샘플링 커패시터는 상기 제 1 스위치 및 제 2 스위치를 개방하고, 상기 제 1 스위치 및 제 2 스위치와 각각 병렬로 연결된 제 7 스위치 및 제 8 스위치를 단락함으로써 방전되는 것을 특징으로 하는 적분기.
  7. 일련의 하나 이상의 차동차이 증폭기(differential difference amplifier, DDA)를 이용하여 적분주기에 따라 입력신호와 디지털 아날로그 변환신호를 적분하고,
    상기 입력신호는 저항으로 연결되어 상기 차동차이 증폭기에 입력되고, 상기 디지털 아날로그 변환신호는 샘플링 커패시터로 연결되어 상기 차동차이 증폭기에 입력되며,
    변조기의 출력 값에 따라 상기 디지털 아날로그 변환신호가 입력되는 주기가 조절되는 것을 특징으로 하는 델타 시그마 변조기.
  8. 제 7 항에 있어서,
    상기 디지털 아날로그 변환신호는 상기 변조기의 출력 값으로부터 피드백되는 값인 것을 특징으로 하는 델타 시그마 변조기.
  9. 제 7 항에 있어서,
    상기 입력신호 적분주기 시,
    상기 입력신호를 상기 차동차이 증폭기에 입력함으로써, 상기 입력신호를 상기 저항 및 적분 커패시터를 통해 적분하고, 제 1 스위치 및 제 2 스위치를 개방시켜 상기 디지털 아날로그 변환신호의 상기 차동차이 증폭기로의 입력을 차단함과 동시에 상기 샘플링 커패시터를 방전하고,
    상기 디지털 아날로그 변환신호 적분주기 시,
    제 3 스위치를 단락시켜, 상기 입력신호의 상기 차동차이 증폭기로의 입력을 차단하고, 상기 제 1 스위치 및 제 2 스위치를 단락시켜, 상기 디지털 아날로그 변환신호를 상기 차동차이 증폭기에 입력함으로써, 상기 디지털 아날로그 변환신호를 상기 샘플링 커패시터 및 상기 적분 커패시터를 통해 적분하며,
    상기 제 1 스위치 및 제 2 스위치는 상기 샘플링 커패시터 양 단에 위치하고, 상기 제 3 스위치는 상기 입력신호의 포지티브 입력단과 네거티브 입력단 사이에 위치하는 것을 특징으로 하는 델타 시그마 변조기.
  10. 제 9 항에 있어서,
    상기 적분 커패시터는 제 4 스위치를 통해 병렬로 연결된 두 개의 커패시터로 구성되고,
    상기 입력신호 적분주기 시에는 상기 제 4 스위치를 단락시켜 상기 두 개의 커패시터를 연결하여 상기 입력신호를 적분하고,
    상기 디지털 아날로그 변환신호 적분주기 시에는 상기 제 4 스위치를 개방시켜 상기 두 개의 커패시터 중 하나의 커패시터만으로 상기 디지털 아날로그 변환신호를 증폭하는 것을 특징으로 하는 델타 시그마 변조기.
  11. 제 1 스위치, 제 2 스위치, 및 제 3 스위치를 개방하고, 제 4 스위치를 단락시켜, 입력신호를 저항을 통해 차동차이 적분기에 입력함으로써, 상기 입력신호를 상기 저항 및 적분 커패시터를 통해 적분하는 단계; 및
    제 1 스위치, 제 2 스위치, 및 제 3 스위치를 단락하고, 제 4 스위치를 개방시켜, 디지털 아날로그 변환신호를 샘플링 커패시터를 통해 상기 차동차이 적분기에 입력함으로써, 상기 디지털 아날로그 변환신호를 상기 샘플링 커패시터 및 상기 적분 커패시터를 통해 적분하는 단계를 포함하고,
    상기 제 1 스위치 및 제 2 스위치는 상기 샘플링 커패시터 양 단에 위치하고, 상기 제 3 스위치는 상기 입력신호의 포지티브 입력단과 네거티브 입력단 사이에 위치하며, 상기 제 4 스위치는 상기 적분 커패시터를 구성하는 두 개의 커패시터를 병렬로 연결하는 스위치이며,
    상기 디지털 아날로그 변환신호는 변조기의 출력 값에 따라 입력되는 주기가 조절되는 것을 특징으로 하는 델타 시그마 변조기의 입력신호 적분방법.
  12. 제 11 항에 있어서,
    상기 디지털 아날로그 변환신호는 상기 변조기의 출력 값으로부터 피드백되는 값인 것을 특징으로 하는 델타 시그마 변조기의 입력신호 적분방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101624045B1 (ko) * 2014-10-14 2016-05-24 한양대학교 에리카산학협력단 저전압 스위치드 커패시터 적분기
WO2020184963A3 (ko) * 2019-03-12 2020-11-05 연세대학교 산학협력단 이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로
KR20210107192A (ko) * 2020-02-21 2021-09-01 동국대학교 산학협력단 스위치-커패시터 적분기를 이용한 이미지 마스크 처리 회로 및 방법
KR20230107436A (ko) * 2022-01-07 2023-07-17 한양대학교 에리카산학협력단 델타-시그마 변조기 및 변조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020068968A (ko) * 2002-05-13 2002-08-28 주식회사 엠씨링크 완전차동 오차증폭기를 이용한 에프엠 스테레오 신호 생성기 설계방법
KR20100007892A (ko) * 2007-04-23 2010-01-22 퀄컴 인코포레이티드 저전력, 저잡음 디지털-아날로그 컨버터 기준 회로
KR101191391B1 (ko) 2008-12-22 2012-10-15 한국전자통신연구원 아날로그 회로에서 ｄＢ-선형 이득 제어가 가능한 이득 조절 장치 및 그에 따른 증폭기

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020068968A (ko) * 2002-05-13 2002-08-28 주식회사 엠씨링크 완전차동 오차증폭기를 이용한 에프엠 스테레오 신호 생성기 설계방법
KR20100007892A (ko) * 2007-04-23 2010-01-22 퀄컴 인코포레이티드 저전력, 저잡음 디지털-아날로그 컨버터 기준 회로
KR101191391B1 (ko) 2008-12-22 2012-10-15 한국전자통신연구원 아날로그 회로에서 ｄＢ-선형 이득 제어가 가능한 이득 조절 장치 및 그에 따른 증폭기

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
논문: SPRINGER *

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101624045B1 (ko) * 2014-10-14 2016-05-24 한양대학교 에리카산학협력단 저전압 스위치드 커패시터 적분기
WO2020184963A3 (ko) * 2019-03-12 2020-11-05 연세대학교 산학협력단 이벤트 기반 신호 표현을 이용한 이벤트 증폭기 및 이벤트 처리 회로
KR20210107192A (ko) * 2020-02-21 2021-09-01 동국대학교 산학협력단 스위치-커패시터 적분기를 이용한 이미지 마스크 처리 회로 및 방법
KR102301728B1 (ko) 2020-02-21 2021-09-13 동국대학교 산학협력단 스위치-커패시터 적분기를 이용한 이미지 마스크 처리 회로 및 방법
KR20230107436A (ko) * 2022-01-07 2023-07-17 한양대학교 에리카산학협력단 델타-시그마 변조기 및 변조 방법
KR102617310B1 (ko) * 2022-01-07 2023-12-22 한양대학교 에리카산학협력단 델타-시그마 변조기 및 변조 방법

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