KR20170000542A

KR20170000542A - 플리커 노이즈를 저감하는 전류 dac 회로

Info

Publication number: KR20170000542A
Application number: KR1020150089538A
Authority: KR
Inventors: 권선우; 이명진
Original assignee: 삼성전자주식회사
Priority date: 2015-06-24
Filing date: 2015-06-24
Publication date: 2017-01-03
Also published as: US9450599B1

Abstract

전류 DAC 회로는 기준 전류원, 전류 복사부, 디코더 및 전류 DAC 유닛들을 포함한다. 기준 전류원은 제1 노드에 기준 전류를 흘려준다. 전류 복사부는 기준 전류를 복사하여 생성된 복사 전류를 제2 노드로 출력하는 제1 및 제2 PMOS 트랜지스터들을 포함한다. 전류 복사부는 제1 및 제2 클럭 신호들에 응답하여 주기적으로 제1 및 제2 PMOS 트랜지스터들의 회로 구조 상 위치를 상호 교환하는 초퍼 안정화를 통해 노이즈를 감소시킨다. 디코더는 데이터 입력 신호에 기초하여 인에이블 신호들을 생성한다. 전류 DAC 유닛들은 복사 전류 및 인에이블 신호들에 기초하여 양성 전류들 및 음성 전류들을 각각 생성한다.

Description

플리커 노이즈를 저감하는 전류 DAC 회로 {CURRENT MODE DIGITAL-TO-ANALOG CONVERTER REDUCING FLICKER NOISE}

본 발명은 DAC(Digital-to-Analog Converter) 회로에 관한 것으로서, 더욱 상세하게는 플리커 노이즈(Flicker noise)를 저감하는 전류 DAC 회로에 관한 것이다.

전류 DAC(Digital-to-Analog Converter) 회로는 열 노이즈(Thermal noise) 및 플리커 노이즈(Flicker noise)를 포함한 다양한 노이즈의 영향을 받는다.

열 노이즈는 온도에 따른 트랜지스터의 특성 변화에 의해 생성된다. 대부분의 열 노이즈는 트랜지스터의 게이트 전압 및 트랜지스터의 크기 변경으로서 제거 가능하다.

플리커 노이즈는 일반적으로 능동 소자가 수 kHz 이하의 낮은 주파수에서 동작할 때 발생하는 노이즈를 말한다. 플리커 노이즈는 트랜지스터의 소스 단자에 저항(또는 저항으로 동작하는 또 다른 트랜지스터)을 연결하는 소스 저하(Source degradation) 방법을 이용하여 제거 가능하다. 그러나, 상기 저항에 의해서 전압 헤드룸(Voltage headroom)이 감소하는 문제점이 있다.

전압 헤드룸 감소 없이 전류 DAC 회로의 플리커 노이즈를 제거하는 방법이 필요하다. 이를 위해 chopper stabilization이 사용되나, current mode DAC에는 사용이 불가능하다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 기준 전류를 복사하여 전류 DAC 유닛들에 복사 전류를 제공하는 전류 복사부(Current mirror)에 초퍼 안정화(Chopper stabilization)를 수행하여 플리커 노이즈를 저감하는 전류 DAC 회로를 제공하는데 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 전류 DAC 회로는 기준 전류원, 전류 복사부(Current mirror), 디코더 및 제1 내지 제N 전류 DAC 유닛들을 포함한다. 상기 기준 전류원은 제1 노드에 기준 전류를 흘려준다. 상기 전류 복사부는 상기 기준 전류를 복사하여 생성된 복사 전류를 제2 노드로 출력하는 제1 및 제2 PMOS 트랜지스터들을 포함한다. 상기 전류 복사부는 제1 및 제2 클럭 신호들에 응답하여 주기적으로 상기 제1 및 제2 PMOS 트랜지스터들의 회로 구조 상 위치를 상호 교환하는 초퍼 안정화(Chopper stabilization)를 통해 상기 제1 및 제2 PMOS 트랜지스터들의 노이즈를 감소시킨다. 상기 디코더는 데이터 입력 신호에 기초하여 제1 내지 제N 인에이블 신호들을 생성한다 (N은 자연수). 상기 제1 내지 제N 전류 DAC 유닛들은 상기 복사 전류 및 상기 제1 내지 제N 인에이블 신호들에 기초하여 제1 내지 제N 양성 전류들 및 제1 내지 제N 음성 전류들을 각각 생성한다.

일 실시예에 있어서, 상기 제1 및 제2 PMOS 트랜지스터들의 노이즈는 플리커 노이즈(Flicker noise)일 수 있다.

일 실시예에 있어서, 상기 제1 클럭 신호의 활성화 구간과 상기 제2 클럭 신호의 활성화 구간은 서로 겹치지 않을 수 있다.

일 실시예에 있어서, 상기 전류 복사부는 상기 제1 및 제2 클럭 신호들의 주기에 따라 주기적으로 상기 초퍼 안정화를 수행할 수 있다.

일 실시예에 있어서, 상기 전류 복사부는 제1 내지 제4 스위치들을 더 포함할 수 있다. 상기 제1 PMOS 트랜지스터의 소스 단자에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트 단자는 상기 제1 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인 단자는 제1 내부 노드와 연결될 수 있다. 상기 제2 PMOS 트랜지스터의 소스 단자에 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트 단자는 상기 제1 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인 단자는 제2 내부 노드와 연결될 수 있다. 상기 제1 스위치의 제1 말단은 상기 제1 내부 노드와 연결되고, 상기 제1 스위치의 제2 말단은 상기 제1 노드와 연결되고, 상기 제1 스위치의 제1 및 제2 말단들은 상기 제1 클럭 신호에 응답하여 연결 또는 분리될 수 있다. 상기 제2 스위치의 제1 말단은 상기 제2 내부 노드와 연결되고, 상기 제2 스위치의 제2 말단은 상기 제2 노드와 연결되고, 상기 제2 스위치의 제1 및 제2 말단들은 상기 제1 클럭 신호에 응답하여 연결 또는 분리될 수 있다. 상기 제3 스위치의 제1 말단은 상기 제2 내부 노드와 연결되고, 상기 제3 스위치의 제2 말단은 상기 제1 노드와 연결되고, 상기 제3 스위치의 제1 및 제2 말단들은 상기 제2 클럭 신호에 응답하여 연결 또는 분리될 수 있다. 상기 제4 스위치의 제1 말단은 상기 제1 내부 노드와 연결되고, 상기 제4 스위치의 제2 말단은 상기 제2 노드와 연결되고, 상기 제4 스위치의 제1 및 제2 말단들은 상기 제2 클럭 신호에 응답하여 연결 또는 분리될 수 있다.

일 실시예에 있어서, 상기 제1 클럭 신호가 활성화된 경우 상기 제1 PMOS 트랜지스터의 드레인 단자는 상기 제1 노드에 연결되고 상기 제2 PMOS 트랜지스터의 드레인 단자는 상기 제2 노드에 연결되고, 상기 제2 클럭 신호가 활성화된 경우 상기 제1 PMOS 트랜지스터의 드레인 단자는 상기 제2 노드에 연결되고 상기 제2 PMOS 트랜지스터의 드레인 단자는 상기 제1 노드에 연결될 수 있다.

일 실시예에 있어서, 상기 제K 전류 DAC 유닛은 기준 NMOS 트랜지스터, 구동 NMOS 트랜지스터 및 제1 내지 제6 스위치들을 포함할 수 있다. 상기 제1 스위치의 제1 말단은 상기 제2 노드와 연결되고, 상기 제1 스위치의 제2 말단은 제1 내부 노드와 연결되고, 상기 제1 스위치의 제1 및 제2 말단들은 제3 클럭 신호에 응답하여 연결 또는 분리될 수 있다. 상기 제2 스위치의 제1 말단은 제2 내부 노드와 연결되고, 상기 제2 스위치의 제2 말단은 제3 내부 노드와 연결되고, 상기 제2 스위치의 제1 및 제2 말단들은 상기 제3 클럭 신호에 응답하여 연결 또는 분리될 수 있다. 상기 제3 스위치의 제1 말단은 상기 제2 내부 노드와 연결되고, 상기 제3 스위치의 제2 말단은 상기 제1 내부 노드와 연결되고, 상기 제3 스위치의 제1 및 제2 말단들은 제4 클럭 신호에 응답하여 연결 또는 분리될 수 있다. 상기 제4 스위치의 제1 말단은 상기 제2 노드와 연결되고, 상기 제4 스위치의 제2 말단은 상기 제3 내부 노드와 연결되고, 상기 제4 스위치의 제1 및 제2 말단들은 상기 제4 클럭 신호에 응답하여 연결 또는 분리될 수 있다. 상기 제5 스위치의 제1 말단에 상기 제2 내부 노드가 연결되고, 상기 제5 스위치의 제2 말단에서 상기 제K 음성 전류가 출력되고, 상기 제5 스위치의 제1 및 제2 말단들은 상기 제K 인에이블 신호의 반전 신호에 응답하여 연결 또는 분리될 수 있다. 상기 제6 스위치의 제1 말단에 상기 제2 내부 노드가 연결되고, 상기 제6 스위치의 제2 말단에서 상기 제K 양성 전류가 출력되고, 상기 제6 스위치의 제1 및 제2 말단들은 상기 제K 인에이블 신호에 응답하여 연결 또는 분리될 수 있다. 상기 기준 NMOS 트랜지스터의 드레인 단자는 상기 제1 내부 노드에 연결되고, 상기 기준 NMOS 트랜지스터의 게이트 단자는 상기 제2 노드에 연결되고, 상기 기준 NMOS 트랜지스터의 소스 단자에 접지 전압이 인가될 수 있다. 상기 구동 NMOS 트랜지스터의 드레인 단자는 상기 제3 내부 노드에 연결되고, 상기 구동 NMOS 트랜지스터의 게이트 단자는 상기 제2 노드에 연결되고, 상기 구동 NMOS 트랜지스터의 소스 단자에 접지 전압이 인가될 수 있다.

일 실시예에 있어서, 상기 제3 클럭 신호의 활성화 구간과 상기 제4 클럭 신호의 활성화 구간은 서로 겹치지 않을 수 있다.

일 실시예에 있어서, 상기 제3 클럭 신호가 활성화된 경우 상기 기준 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고 상기 구동 NMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결되고, 상기 제4 클럭 신호가 활성화된 경우 상기 기준 NMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결되고 상기 구동 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결될 수 있다.

일 실시예에 있어서, 상기 제1 내지 제N 인에이블 신호들 중 활성화된 신호의 개수는 상기 데이터 입력 신호의 크기에 비례할 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 전류 DAC 회로는 디코더, 제1 내지 제N 내부 회로들을 포함한다. 상기 디코더는 데이터 입력 신호에 기초하여 제1 내지 제N 인에이블 신호들을 생성한다. 상기 제1 내지 제N 내부 회로들은 상기 제1 내지 제N 인에이블 신호들에 기초하여 제1 내지 제N 양성 전류들 및 제1 내지 제N 음성 전류들을 각각 생성한다. 상기 제K 내부 회로는 기준 전류원, 전류 복사부 및 제K 전류 DAC 유닛을 포함한다(K는 N이하 자연수). 상기 기준 전류원은 제K 기준 전류를 생성한다. 상기 전류 복사부는 상기 제K 기준 전류를 복사하여 제K 복사 전류를 출력하는 제1 및 제2 PMOS 트랜지스터들을 포함한다. 상기 전류 복사부는 제1 및 제2 클럭 신호들에 응답하여 주기적으로 상기 제1 및 제2 PMOS 트랜지스터들의 회로 구조 상 위치를 상호 교환하는 초퍼 안정화(Chopper stabilization)를 통해 상기 제1 및 제2 PMOS 트랜지스터들의 노이즈를 감소시킨다. 상기 제K 전류 DAC 유닛은 상기 제K 복사 전류 및 상기 제K 인에이블 신호에 기초하여 상기 제K 양성 전류 및 상기 제K 음성 전류를 생성한다.

일 실시예에 있어서, 상기 제1 내지 제N 기준 전류들은 모두 동일한 크기를 가지고, 상기 제1 내지 제N 복사 전류들은 모두 동일한 크기를 가질 수 있다.

본 발명의 실시예들에 따른 전류 DAC 회로는 내부 전류 복사부에 초퍼 안정화(Chopper stabilization)를 적용하여 전압 헤드룸 감소 없이 내부 구동 트랜지스터가 생성하는 플리커 노이즈(Flicker noise)를 효과적으로 저감할 수 있다.

도 1은 본 발명의 일 실시예에 따른 전류 DAC 회로를 나타내는 블록도이다.
도 2는 도 1의 전류 DAC 회로에 포함되는 전류 복사부를 나타내는 회로도이다.
도 3 및 4는 도 2의 전류 복사부의 등가 회로들을 나타내는 회로도들이다.
도 5는 도 2의 전류 복사부의 신호 동작을 나타내는 파형도이다.
도 6은 노이즈의 주파수 특성을 나타내는 그래프이다.
도 7 및 8은 도 1의 전류 DAC 회로에 포함되는 제1 전류 DAC 유닛의 실시예들을 나타내는 회로도들이다.
도 9는 본 발명의 다른 실시예에 따른 전류 DAC 회로를 나타내는 블록도이다.
도 10은 도 9의 전류 DAC 회로를 포함하는 바이쿼드 필터 회로(Biquad filter circuit)를 나타내는 블록도이다.
도 11은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 12는 도 11의 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 전류 DAC 회로를 나타내는 블록도이다.

도 1을 참조하면, 전류 DAC 회로(100)는 기준 전류원(120), 전류 복사부(CACM; 110), 디코더(Decoder; 130) 및 제1 내지 제N 전류 DAC 유닛들(IDU1(140), IDU2(150) 내지 IDUN(160))을 포함한다.

기준 전류원(120)은 제1 노드(N1)에 기준 전류(IREF)를 흘려준다. 전류 복사부(110)는 기준 전류(IREF)를 복사하여 생성된 복사 전류(IC)를 제2 노드(N2)로 출력하는 제1 및 제2 PMOS 트랜지스터들을 포함한다. 전류 복사부(110)는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 응답하여 주기적으로 상기 제1 및 제2 PMOS 트랜지스터들의 회로 구조 상 위치를 상호 교환하는 초퍼 안정화(Chopper stabilization)를 통해 상기 제1 및 제2 PMOS 트랜지스터들의 노이즈를 감소시킨다. 일 실시예에 있어서, 상기 제1 및 제2 PMOS 트랜지스터들의 노이즈는 플리커 노이즈(Flicker noise)일 수 있다. 상기 제1 및 제2 PMOS 트랜지스터들, 제1 노드(N1) 및 제2 노드(N2)의 연결 관계에 대하여 도 2 내지 4를 참조하여 후술한다.

디코더(130)는 데이터 입력 신호(DIN)에 기초하여 제1 내지 제N 인에이블 신호들(SIG1, SIG2 내지 SIGN)을 생성한다 (N은 자연수). 일 실시예에 있어서, N이 4인 경우, 디코더(130)는 4 비트의 데이터 입력 신호(DIN)를 입력 받아 제1 내지 제15 인에이블 신호들(SIG1, SIG2 내지 SIG15)를 생성할 수 있다. 일 실시예에 있어서, 제1 내지 제15 인에이블 신호들(SIG1, SIG2 내지 SIG15) 중 활성화된 신호의 개수는 데이터 입력 신호(DIN)의 크기에 비례할 수 있다. 예를 들어, 데이터 입력 신호(DIN)가 0의 값을 가지는 경우, 제1 내지 제15 인에이블 신호들(SIG1, SIG2 내지 SIG15)은 모두 비활성화될 수 있다. 데이터 입력 신호(DIN)가 1의 값을 가지는 경우, 제1 내지 제15 인에이블 신호들(SIG1, SIG2 내지 SIG15)은 하나의 신호가 활성화될 수 있다. 데이터 입력 신호(DIN)가 2의 값을 가지는 경우, 제1 내지 제15 인에이블 신호들(SIG1, SIG2 내지 SIG15)은 두 개의 신호들이 활성화될 수 있다. 나머지 경우에 대한 설명은 상기 설명에 기초하여 이해할 수 있으므로 자세한 설명은 생략한다.

제1 전류 DAC 유닛(140)은 복사 전류(IC)의 일부인 제1 일부 복사 전류(ICP1) 및 제1 인에이블 신호(SIG1)에 기초하여 제1 양성 전류(C1P) 및 제1 음성 전류(C1N)을 생성한다. 제2 전류 DAC 유닛(150)은 복사 전류(IC)의 일부인 제2 일부 복사 전류(ICP2) 및 제2 인에이블 신호(SIG2)에 기초하여 제2 양성 전류(C2P) 및 제2 음성 전류(C2N)을 생성한다. 제N 전류 DAC 유닛(160)은 복사 전류(IC)의 일부인 제N 일부 복사 전류(ICPN) 및 제N 인에이블 신호(SIGN)에 기초하여 제N 양성 전류(CNP) 및 제N 음성 전류(CNN)을 생성한다.

도 2는 도 1의 전류 DAC 회로에 포함되는 전류 복사부를 나타내는 회로도이다.

도 2를 참조하면, 전류 복사부(110)는 제1 PMOS 트랜지스터(TR1), 제2 PMOS 트랜지스터(TR2) 및 제1 내지 제4 스위치들(SW11, SW12, SW13 및 SW14)을 포함할 수 있다.

제1 PMOS 트랜지스터(TR1)의 소스 단자에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(TR1)의 게이트 단자는 제1 노드(N1)에 연결되고, 제1 PMOS 트랜지스터(TR1)의 드레인 단자는 제1 내부 노드(N11)와 연결될 수 있다. 제2 PMOS 트랜지스터(TR2)의 소스 단자에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(TR2)의 게이트 단자는 제1 노드(N1)에 연결되고, 제2 PMOS 트랜지스터(TR2)의 드레인 단자는 제2 내부 노드(N12)와 연결될 수 있다.

제1 스위치(SW11)의 제1 말단은 제1 내부 노드(N11)와 연결되고, 제1 스위치(SW11)의 제2 말단은 제1 노드(N1)와 연결되고, 제1 스위치(SW11)의 제1 및 제2 말단들은 제1 클럭 신호(CLK1)에 응답하여 연결 또는 분리될 수 있다. 제2 스위치(SW12)의 제1 말단은 제2 내부 노드(N12)와 연결되고, 제2 스위치(SW12)의 제2 말단은 제2 노드(N2)와 연결되고, 제2 스위치(SW12)의 제1 및 제2 말단들은 제1 클럭 신호(CLK1)에 응답하여 연결 또는 분리될 수 있다. 제3 스위치(SW13)의 제1 말단은 제2 내부 노드(N12)와 연결되고, 제3 스위치(SW13)의 제2 말단은 제1 노드(N1)와 연결되고, 제3 스위치(SW13)의 제1 및 제2 말단들은 제2 클럭 신호(CLK2)에 응답하여 연결 또는 분리될 수 있다. 제4 스위치(SW14)의 제1 말단은 제1 내부 노드(N11)와 연결되고, 제4 스위치(SW14)의 제2 말단은 제2 노드(N2)와 연결되고, 제4 스위치(SW14)의 제1 및 제2 말단들은 제2 클럭 신호(CLK2)에 응답하여 연결 또는 분리될 수 있다.

제1 클럭 신호(CLK1)가 활성화되고 제2 클럭 신호(CLK2)가 비활성화된 경우, 제1 PMOS 트랜지스터(TR1)의 드레인 단자는 제1 노드(N1)에 연결되고 제2 PMOS 트랜지스터(TR2)의 드레인 단자는 제2 노드(N2)에 연결된다. 제1 클럭 신호(CLK1)가 활성화되고 제2 클럭 신호(CLK2)가 비활성화된 경우에 대하여 도 3을 참조하여 후술한다.

제1 클럭 신호(CLK1)가 비활성화되고 제2 클럭 신호(CLK2)가 활성화된 경우, 제1 PMOS 트랜지스터(TR1)의 드레인 단자는 제2 노드(N2)에 연결되고 제2 PMOS 트랜지스터(TR2)의 드레인 단자는 제1 노드(N1)에 연결될 수 있다. 제1 클럭 신호(CLK1)가 비활성화되고 제2 클럭 신호(CLK2)가 활성화된 경우에 대하여 도 4를 참조하여 후술한다.

도 3 및 4는 도 2의 전류 복사부의 등가 회로들을 나타내는 회로도들이다.

제1 클럭 신호(CLK1)가 활성화되고 제2 클럭 신호(CLK2)가 비활성화된 경우 도 2의 전류 복사부(110)는 도 3의 제1 등가 회로(110A)로 동작한다.

제1 PMOS 트랜지스터(TR1)의 소스 단자에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(TR1)의 게이트 단자는 제1 노드(N1)에 연결되고, 제1 PMOS 트랜지스터(TR1)의 드레인 단자도 제1 노드(N1)에 연결된다. 제1 PMOS 트랜지스터(TR1)의 노이즈와 제2 PMOS 트랜지스터(TR2)의 노이즈 간의 차이를 노이즈 전압원(111)이라고 모델링한다면, 노이즈 전압원(111)의 음성 단자는 제1 노드(N1)와 연결된다. 제2 PMOS 트랜지스터(TR2)의 소스 단자에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(TR2)의 게이트 단자는 노이즈 전압원(111)의 양성 단자에 연결되고, 제2 PMOS 트랜지스터(TR2)의 드레인 단자는 제2 노드(N2)와 연결된다.

이 경우, 기준 전류(IREF)의 크기는 제1 PMOS 트랜지스터(TR1)의 소스-게이트 간 전압 차, 즉 제2 PMOS 트랜지스터(TR2)의 소스-게이트 간 전압 차(VGS)와 노이즈 전압원(111A)의 전압 차(VN)를 더한 값(VGS+VN)에 비례하고, 복사 전류(IC)의 크기는 제2 PMOS 트랜지스터(TR2)의 소스-게이트 간 전압 차(VGS)인 값(VGS)에 비례한다. 기준 전류(IREF)의 크기는 기준 전류원(120)에 의해 유지되므로, 복사 전류(IC)의 크기는 IREF * VGS / (VGS + VN)이다.

제1 클럭 신호(CLK1)가 비활성화되고 제2 클럭 신호(CLK2)가 활성화된 경우 도 2의 전류 복사부(110)는 도 4의 제2 등가 회로(110B)로 동작한다.

제1 PMOS 트랜지스터(TR1)의 소스 단자에 전원 전압(VDD)이 인가되고, 제1 PMOS 트랜지스터(TR1)의 게이트 단자는 제1 노드(N1)에 연결되고, 제1 PMOS 트랜지스터(TR1)의 드레인 단자는 제2 노드(N2)에 연결된다. 노이즈 전압원(111)의 음성 단자는 제1 노드(N1)와 연결된다. 제2 PMOS 트랜지스터(TR2)의 소스 단자에 전원 전압(VDD)이 인가되고, 제2 PMOS 트랜지스터(TR2)의 게이트 단자는 노이즈 전압원(111)의 양성 단자에 연결되고, 제2 PMOS 트랜지스터(TR2)의 드레인 단자는 제1 노드(N1)와 연결된다. 다시 말해, 도 4의 제2 등가 회로(110B)는, 도 3의 제1 등가 회로(110A)와 비교하여, 제1 PMOS 트랜지스터(TR1)와 제2 PMOS 트랜지스터(TR2)의 회로 구조 상의 위치가 상호 교환된다.

이 경우, 복사 전류(IC)의 크기는 제1 PMOS 트랜지스터(TR1)의 소스-게이트 간 전압 차, 즉 제2 PMOS 트랜지스터(TR2)의 소스-게이트 간 전압 차(VGS)와 노이즈 전압원(111)의 전압 차(VN)를 더한 값(VGS+VN)에 비례하고, 기준 전류(IREF)의 크기는 제2 PMOS 트랜지스터(TR2)의 소스-게이트 간 전압 차(VGS)인 값(VGS)에 비례한다. 기준 전류(IREF)의 크기는 기준 전류원(120)에 의해 유지되므로, 복사 전류(IC)의 크기는 IREF * (VGS + VN) / VGS이다.

초퍼 안정화가 수행되지 않는 경우, 예를 들어 제1 클럭 신호(CLK1)가 비활성화 값으로 고정되고 제2 클럭 신호(CLK2)가 활성화 값으로 고정되는 경우, 복사 전류의 크기는 IREF * VGS / (VGS + VN) 또는 IREF * (VGS + VN) / VGS의 크기로 고정되고, 노이즈 전압원(111)로 모델링 된 플리커 노이즈(Flicker noise)는 저감되지 않는다.

도 5는 도 2의 전류 복사부의 신호 동작을 나타내는 파형도이다.

도 5를 참조하면, 제1 클럭 신호(CLK1)의 활성화 구간(213~221, 233~241)과 제2 클럭 신호(CLK2)의 활성화 구간(223~231, 243~251)은 서로 겹치지 않는다.

전류 복사부(110)는 제1 및 제2 클럭 신호들의 주기(T)에 따라 주기적으로 초퍼 안정화를 수행할 수 있다. 자세하게는, 제1 클럭 신호(CLK1)의 활성화 구간(213~221, 233~241)에서는 전류 복사부(110)는 제1 등가 회로(110A)로 동작하고, 복사 전류(IC)는 IREF * VGS / (VGS + VN)의 값을 가진다. 제2 클럭 신호(CLK2)의 활성화 구간(223~231, 243~251)에서는 전류 복사부(110)는 제2 등가 회로(110B)로 동작하고, 복사 전류(IC)는 IREF * (VGS + VN) / VGS의 값을 가진다. 전류 복사부(110)는 제1 클럭 신호(CLK1)의 활성화 구간(213~221, 233~241)과 제2 클럭 신호(CLK2)의 활성화 구간(223~231, 243~251)에서의 복사 전류들의 평균 값을 복사 전류(IC)로서 출력한다.

도 6은 노이즈의 주파수 특성을 나타내는 그래프이다.

도 6을 참조하면, 화이트 노이즈(WN)는 전 주파수 영역에 걸쳐 있는데 반해 제1 및 제2 PMOS 트랜지스터들(TR1, TR2)의 플리커 노이즈(FN)는 수 kHz 이하의 주파수 영역에 존재한다. 전류 복사부(110)는 도 3 및 4를 통해 이미 설명한 초퍼 안정화를 이용하여 저주파 대역에 존재하는 제1 및 제2 PMOS 트랜지스터들(TR1, TR2)의 플리커 노이즈(FN)를 제거할 수 있다.

도 7 및 8은 도 1의 전류 DAC 회로에 포함되는 제1 전류 DAC 유닛의 실시예들을 나타내는 회로도들이다. 도 1의 전류 DAC 회로(100)에 포함되는 전류 DAC 유닛들(150 및 160)은 도 7 및 8의 제1 전류 유닛(140)의 실시예들(140A, 140B)과 동일한 구조를 가질 수 있으므로 전류 DAC 유닛들(150 및 160)에 대한 설명은 생략한다.

도 7을 참조하면, 제1 전류 DAC 유닛(140A)은 기준 NMOS 트랜지스터(TRREF), 구동 NMOS 트랜지스터(TRD) 및 제1 내지 제6 스위치들(SW21, SW22, SW23, SW24, SW25 및 SW26)을 포함할 수 있다.

제1 스위치(SW21)의 제1 말단은 제2 노드(N2)와 연결되고, 제1 스위치(SW21)의 제2 말단은 제1 내부 노드(N21)와 연결되고, 제1 스위치(SW21)의 제1 및 제2 말단들은 제3 클럭 신호(CLK3)에 응답하여 연결 또는 분리될 수 있다. 제2 스위치(SW22)의 제1 말단은 제2 내부 노드(N22)와 연결되고, 제2 스위치(SW22)의 제2 말단은 제3 내부 노드(N23)와 연결되고, 제2 스위치(SW22)의 제1 및 제2 말단들은 제3 클럭 신호(CLK3)에 응답하여 연결 또는 분리될 수 있다. 제3 스위치(SW23)의 제1 말단은 제2 내부 노드(N22)와 연결되고, 제3 스위치(SW23)의 제2 말단은 제1 내부 노드(N21)와 연결되고, 제3 스위치(SW23)의 제1 및 제2 말단들은 제4 클럭 신호(CLK4)에 응답하여 연결 또는 분리될 수 있다. 제4 스위치(SW24)의 제1 말단은 제2 노드(N2)와 연결되고, 제4 스위치(SW24)의 제2 말단은 제3 내부 노드(N23)와 연결되고, 제4 스위치(SW24)의 제1 및 제2 말단들은 제4 클럭 신호(CLK4)에 응답하여 연결 또는 분리될 수 있다. 제5 스위치(SW25)의 제1 말단에 제2 내부 노드(N22)가 연결되고, 제5 스위치(SW25)의 제2 말단에서 제1 음성 전류(C1N)가 출력되고, 제5 스위치(SW25)의 제1 및 제2 말단들은 제1 인에이블 신호(SIG1)의 반전 신호(/SIG1)에 응답하여 연결 또는 분리될 수 있다. 제6 스위치(SW26)의 제1 말단에 제2 내부 노드(N22)가 연결되고, 제6 스위치(SW26)의 제2 말단에서 제1 양성 전류(C1P)가 출력되고, 제6 스위치(SW26)의 제1 및 제2 말단들은 제1 인에이블 신호(SIG1)에 응답하여 연결 또는 분리될 수 있다. 기준 NMOS 트랜지스터(TRREF)의 드레인 단자는 제1 내부 노드(N21)에 연결되고, 기준 NMOS 트랜지스터(TRREF)의 게이트 단자는 제2 노드(N2)에 연결되고, 기준 NMOS 트랜지스터(TRREF)의 소스 단자에 접지 전압(GND)이 인가될 수 있다. 구동 NMOS 트랜지스터(TRD)의 드레인 단자는 제3 내부 노드(N23)에 연결되고, 구동 NMOS 트랜지스터(TRD)의 게이트 단자는 제2 노드(N2)에 연결되고, 구동 NMOS 트랜지스터(TRD)의 소스 단자에 접지 전압(GND)이 인가될 수 있다.

제1 전류 DAC 유닛(140A)은 제1 인에이블 신호(SIG1)가 활성화된 경우 제1 일부 복사 전류(ICP1)를 복사하여 제1 양성 전류(C1P)로서 출력하고, 제1 인에이블 신호(SIG1)가 비활성화된 경우 제1 일부 복사 전류(ICP1)를 복사하여 제1 음성 전류(C1N)로서 출력할 수 있다.

제3 클럭 신호(CLK3)의 활성화 구간과 제4 클럭 신호(CLK4)의 활성화 구간은 서로 겹치지 않을 수 있다. 이는 도 5의 제1 클럭 신호(CLK1)과 제2 클럭 신호(CLK2)의 파형도에 기초하여 이해할 수 있다. 그러나, 제3 클럭 신호(CLK3)와 제1 클럭 신호(CLK1)는 무관하며, 제4 클럭 신호(CLK4)와 제2 클럭 신호(CLK2)도 무관하다. 일 실시예에 있어서, 제3 클럭 신호(CLK3)는 제1 클럭 신호(CLK1)와 동일할 수 있고, 제4 클럭 신호(CLK4)는 제2 클럭 신호(CLK2)와 동일할 수 있다. 다른 실시예에 있어서, 제3 클럭 신호(CLK3)는 제1 클럭 신호(CLK1)와 동일하지 않고, 제4 클럭 신호(CLK4)는 제2 클럭 신호(CLK2)와 동일하지 않을 수 있다.

제3 클럭 신호(CLK3)가 활성화된 경우 기준 NMOS 트랜지스터(TRREF)의 드레인은 제2 노드(N2)에 연결되고 구동 NMOS 트랜지스터(TRD)의 드레인은 제2 내부 노드(N22)에 연결될 수 있다. 제4 클럭 신호(CLK4)가 활성화된 경우 기준 NMOS 트랜지스터(TRREF)의 드레인은 제2 내부 노드(N22)에 연결되고 구동 NMOS 트랜지스터(TRD)의 드레인은 제2 노드(N2)에 연결될 수 있다. 다시 말해, 제1 전류 DAC 유닛(140A)도 도 3 및 4를 통해 설명된 초퍼 안정화 방법을 사용하여, 구동 NMOS 트랜지스터(TRD)의 플리커 노이즈를 저감할 수 있다.

도 8을 참조하면, 제1 전류 DAC 유닛(140B)은 기준 NMOS 트랜지스터(TRREF), 구동 NMOS 트랜지스터(TRD) 및 제1 내지 제8 스위치들(SW31, SW32, SW33, SW34, SW35, SW36, SW37 및 SW38)을 포함할 수 있다.

제1 스위치(SW31)의 제1 말단은 제1 내부 노드(N31)와 연결되고, 제1 스위치(SW31)의 제2 말단은 제2 내부 노드(N32)와 연결되고, 제1 스위치(SW31)의 제1 및 제2 말단들은 제3 클럭 신호(CLK3)에 응답하여 연결 또는 분리될 수 있다. 제2 스위치(SW32)의 제1 말단은 제3 내부 노드(N33)와 연결되고, 제2 스위치(SW32)의 제2 말단은 제4 내부 노드(N34)와 연결되고, 제2 스위치(SW32)의 제1 및 제2 말단들은 제3 클럭 신호(CLK3)에 응답하여 연결 또는 분리될 수 있다. 제3 스위치(SW33)의 제1 말단은 제3 내부 노드(N33)와 연결되고, 제3 스위치(SW33)의 제2 말단은 제2 내부 노드(N32)와 연결되고, 제3 스위치(SW33)의 제1 및 제2 말단들은 제4 클럭 신호(CLK4)에 응답하여 연결 또는 분리될 수 있다. 제4 스위치(SW34)의 제1 말단은 제1 내부 노드(N31)와 연결되고, 제4 스위치(SW34)의 제2 말단은 제4 내부 노드(N34)와 연결되고, 제4 스위치(SW34)의 제1 및 제2 말단들은 제4 클럭 신호(CLK4)에 응답하여 연결 또는 분리될 수 있다. 제5 스위치(SW35)의 제1 말단에 제3 내부 노드(N33)가 연결되고, 제5 스위치(SW35)의 제2 말단에서 제1 음성 전류(C1N)가 출력되고, 제5 스위치(SW35)의 제1 및 제2 말단들은 제1 인에이블 신호(SIG1)의 반전 신호(/SIG1)에 응답하여 연결 또는 분리될 수 있다. 제6 스위치(SW36)의 제1 말단에 제3 내부 노드(N33)가 연결되고, 제6 스위치(SW36)의 제2 말단에서 제1 양성 전류(C1P)가 출력되고, 제6 스위치(SW36)의 제1 및 제2 말단들은 제1 인에이블 신호(SIG1)에 응답하여 연결 또는 분리될 수 있다. 제7 스위치(SW37)의 제1 말단에 제1 내부 노드(N31)가 연결되고, 제7 스위치(SW37)의 제2 말단이 제2 노드(N2)와 연결되고, 제7 스위치(SW37)의 제1 및 제2 말단들은 제1 인에이블 신호(SIG1)의 반전 신호(/SIG1)에 응답하여 연결 또는 분리될 수 있다. 제8 스위치(SW38)의 제1 말단에 제1 내부 노드(N31)가 연결되고, 제8 스위치(SW38)의 제2 말단이 제2 노드(N2)와 연결되고, 제8 스위치(SW38)의 제1 및 제2 말단들은 제1 인에이블 신호(SIG1)에 응답하여 연결 또는 분리될 수 있다. 기준 NMOS 트랜지스터(TRREF)의 드레인 단자는 제2 내부 노드(N32)에 연결되고, 기준 NMOS 트랜지스터(TRREF)의 게이트 단자는 제1 내부 노드(N31)에 연결되고, 기준 NMOS 트랜지스터(TRREF)의 소스 단자에 접지 전압(GND)이 인가될 수 있다. 구동 NMOS 트랜지스터(TRD)의 드레인 단자는 제4 내부 노드(N34)에 연결되고, 구동 NMOS 트랜지스터(TRD)의 게이트 단자는 제1 내부 노드(N31)에 연결되고, 구동 NMOS 트랜지스터(TRD)의 소스 단자에 접지 전압(GND)이 인가될 수 있다.

제1 전류 DAC 유닛(140B)은 제1 인에이블 신호(SIG1)가 활성화된 경우 제1 일부 복사 전류(ICP1)를 복사하여 제1 양성 전류(C1P)로서 출력하고, 제1 인에이블 신호(SIG1)가 비활성화된 경우 제1 일부 복사 전류(ICP1)를 복사하여 제1 음성 전류(C1N)로서 출력할 수 있다.

제3 클럭 신호(CLK3)가 활성화된 경우 기준 NMOS 트랜지스터(TRREF)의 드레인은 제1 내부 노드(N31)에 연결되고 구동 NMOS 트랜지스터(TRD)의 드레인은 제3 내부 노드(N33)에 연결될 수 있다. 제4 클럭 신호(CLK4)가 활성화된 경우 기준 NMOS 트랜지스터(TRREF)의 드레인은 제3 내부 노드(N33)에 연결되고 구동 NMOS 트랜지스터(TRD)의 드레인은 제1 내부 노드(N31)에 연결될 수 있다. 다시 말해, 제1 전류 DAC 유닛(140B)도 도 3 및 4를 통해 설명된 초퍼 안정화 방법을 사용하여, 구동 NMOS 트랜지스터(TRD)의 플리커 노이즈를 저감할 수 있다.

도 9는 본 발명의 다른 실시예에 따른 전류 DAC 회로를 나타내는 블록도이다.

도 9를 참조하면, 전류 DAC 회로(300)는 디코더(340), 제1 내지 제N 내부 회로들(310, 320 및 330)을 포함한다.

디코더(340)는 데이터 입력 신호(DIN)에 기초하여 제1 내지 제N 인에이블 신호들(SIG1, SIG2 내지 SIGN)을 생성한다. 제1 내지 제N 내부 회로들(310, 320, 330)은 제1 내지 제N 인에이블 신호들(SIG1, SIG2 내지 SIGN)에 기초하여 제1 내지 제N 양성 전류들(C1P, C2P 내지 CNP) 및 제1 내지 제N 음성 전류들(C1N, C2N 내지 CNN)을 각각 생성한다.

제1 내부 회로(310)는 제1 기준 전류원(311), 제1 전류 복사부(CACM1) 및 제1 전류 DAC 유닛(IDU1)을 포함한다. 제1 기준 전류원(311)은 제1 기준 전류(IR1)를 생성한다. 제1 전류 복사부(CACM1)는 제1 기준 전류(IR1)를 복사하여 제1 복사 전류(IC1)를 출력하는 제1 및 제2 PMOS 트랜지스터들을 포함한다. 제1 전류 복사부(CACM1)는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 응답하여 주기적으로 상기 제1 및 제2 PMOS 트랜지스터들의 회로 구조 상 위치를 상호 교환하는 초퍼 안정화를 통해 상기 제1 및 제2 PMOS 트랜지스터들의 노이즈를 감소시킨다. 제1 전류 DAC 유닛(IDU1)은 제1 복사 전류(IC1) 및 제1 인에이블 신호(SIG1)에 기초하여 제1 양성 전류(C1P) 및 제1 음성 전류(C1N)를 생성한다. 제1 전류 복사부(CACM1)는 도 2의 전류 복사부(110)와 동일 또는 유사한 구조를 가질 수 있으며, 제1 전류 DAC 유닛(IDU1)는 도 7 및 8의 제1 전류 DAC 유닛들(140A, 140B) 중 하나와 동일 또는 유사한 구조를 가질 수 있다.

제2 내부 회로(320)는 제2 기준 전류원(321), 제2 전류 복사부(CACM2) 및 제2 전류 DAC 유닛(IDU2)을 포함한다. 제2 기준 전류원(321)은 제2 기준 전류(IR2)를 생성한다. 제2 전류 복사부(CACM2)는 제2 기준 전류(IR2)를 복사하여 제2 복사 전류(IC2)를 출력하는 제3 및 제4 PMOS 트랜지스터들을 포함한다. 제2 전류 복사부(CACM2)는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 응답하여 주기적으로 상기 제3 및 제4 PMOS 트랜지스터들의 회로 구조 상 위치를 상호 교환하는 초퍼 안정화를 통해 상기 제3 및 제4 PMOS 트랜지스터들의 노이즈를 감소시킨다. 제2 전류 DAC 유닛(IDU2)은 제2 복사 전류(IC2) 및 제2 인에이블 신호(SIG2)에 기초하여 제2 양성 전류(C2P) 및 제2 음성 전류(C2N)를 생성한다. 제2 전류 복사부(CACM2)는 도 2의 전류 복사부(110)와 동일 또는 유사한 구조를 가질 수 있으며, 제2 전류 DAC 유닛(IDU2)는 도 7 및 8의 제1 전류 DAC 유닛들(140A, 140B) 중 하나와 동일 또는 유사한 구조를 가질 수 있다.

제N 내부 회로(330)는 제N 기준 전류원(331), 제N 전류 복사부(CACMN) 및 제N 전류 DAC 유닛(IDUN)을 포함한다. 제N 기준 전류원(331)은 제N 기준 전류(IRN)를 생성한다. 제N 전류 복사부(CACMN)는 제N 기준 전류(IRN)를 복사하여 제N 복사 전류(ICN)를 출력하는 제5 및 제6 PMOS 트랜지스터들을 포함한다. 제3 전류 복사부(CACM3)는 제1 및 제2 클럭 신호들(CLK1, CLK2)에 응답하여 주기적으로 상기 제5 및 제6 PMOS 트랜지스터들의 회로 구조 상 위치를 상호 교환하는 초퍼 안정화를 통해 상기 제5 및 제6 PMOS 트랜지스터들의 노이즈를 감소시킨다. 제3 전류 DAC 유닛(IDU3)은 제N 복사 전류(ICN) 및 제N 인에이블 신호(SIGN)에 기초하여 제N 양성 전류(CNP) 및 제N 음성 전류(CNN)를 생성한다. 제N 전류 복사부(CACMN)는 도 2의 전류 복사부(110)와 동일 또는 유사한 구조를 가질 수 있으며, 제N 전류 DAC 유닛(IDUN)는 도 7 및 8의 제1 전류 DAC 유닛들(140A, 140B) 중 하나와 동일 또는 유사한 구조를 가질 수 있다.

일 실시예에 있어서, 제1 내지 제N 기준 전류들(IR1, IR2 내지 IRN)은 모두 동일한 크기를 가지고, 제1 내지 제N 복사 전류들(IC1, IC2 내지 ICN)은 모두 동일한 크기를 가질 수 있다.

전류 DAC 회로(300)의 나머지 부분은 도 1 내지 8을 참조하여 이해할 수 있으므로 자세한 설명은 생략한다.

도 10은 도 9의 전류 DAC 회로를 포함하는 바이쿼드 필터 회로(Biquad filter circuit)를 나타내는 블록도이다.

도 10을 참조하면, 바이쿼드 필터 회로(400)는 전류 DAC 회로(410) 및 연산 회로(420)를 포함한다.

전류 DAC 회로(410)는 도 1 및 도 9의 전류 DAC 회로(100, 300) 중 하나와 동일 또는 유사한 구조를 가질 수 있다. 전류 DAC 회로(410)은 도 1 내지 9를 통해 이해할 수 있다.

연산 회로(420)는 차동 OP 앰프(430), 제1 커패시터(C1), 제2 양성커패시터(C2P) 및 제2 음성 커패시터(C2N) 및 제1 양성 저항(R1P), 제1 음성 저항(R1N), 제2 양성 저항(R2P) 및 제2 음성 저항(R2N)을 포함한다. 연산 회로(420)는 전류 DAC 회로(410)의 제1 내지 제N 양성 전류들(C1P, C2P 내지 CNP)을 합한 양성 전류(CP)를 제1 노드(N41)를 통해 입력 받고, 전류 DAC 회로(410)의 제1 내지 제N 음성 전류들(C1N, C2N 내지 CNN)을 합한 음성 전류(CN)를 제2 노드(N42)를 통해 입력 받을 수 있다.

제1 커패시터(C1)의 일 말단은 제1 노드(N41)에 연결되고 제1 커패시터(C1)의 타 말단은 제2 노드(N42)에 연결될 수 있다. 제1 양성 저항(R1P)의 일 말단은 제1 노드(N41)에 연결되고 제1 양성 저항(R1P)의 타 말단은 제3 노드(N43)에 연결될 수 있다. 제1 음성 저항(R1N)의 일 말단은 제2 노드(N42)에 연결되고 제1 음성 저항(R1N)의 타 말단은 제4 노드(N44)에 연결될 수 있다. 제2 양성 저항(R2P)의 일 말단은 제1 노드(N41)에 연결되고 제2 양성 저항(R2P)의 타 말단은 제5 노드(N45)에 연결될 수 있다. 제2 음성 저항(R2N)의 일 말단은 제2 노드(N42)에 연결되고 제2 음성 저항(R2N)의 타 말단은 제6 노드(N46)에 연결될 수 있다. 제2 양성 커패시터(C2P)의 일 말단은 제3 노드(N43)에 연결될 수 있고, 제2 양성 커패시터(C2N)의 타 말단은 제5 노드(N45)에 연결될 수 있다. 제2 음성 커패시터(C2N)의 일 말단은 제4 노드(N44)에 연결될 수 있고, 제2 음성 커패시터(C2N)의 타 말단은 제6 노드(N46)에 연결될 수 있다. 차동 OP 앰프(430)의 양성 입력 단자는 제3 노드(N43)에 연결되고, 차동 OP 앰프(430)의 음성 입력 단자는 제4 노드(N44)에 연결되고, 차동 OP 앰프(430)의 음성 출력 단자는 제5 노드(N45)에 연결되고, 차동 OP 앰프(430)의 양성 출력 단자는 제6 노드(N46)에 연결될 수 있다. 음성 출력 전압(VON)은 제5 노드(N45)에서 출력되고, 양성 출력 전압(VOP)은 제6 노드(N46)에서 출력될 수 있다.

도 11은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.

도 11을 참조하면, 표시 장치(500)는 타이밍 제어부(550), 표시 패널(520), 데이터 구동부(510), 스캔 구동부(540) 및 전력 제어부(530)를 포함한다.

타이밍 제어부(550)는 입력 영상 데이터 신호(R, G, B)에 기초하여 디지털 신호인 데이터 구동부 제어 신호(DCS) 및 스캔 구동부 제어 신호(SCS)를 생성한다.

데이터 구동부(510)는 복수의 데이터 전류 DAC 회로들(CD1, CD2 내지 CDN)을 포함한다. 데이터 전류 DAC 회로들(CD1, CD2 내지 CDN)의 각각은 도 1 및 9의 전류 DAC 회로들(100, 300) 중 하나와 동일 또는 유사한 구조를 가질 수 있다. 제1 데이터 전류 DAC 회로(CD1)는 데이터 구동부 제어 신호(DCS)에 기초하여 제1 데이터 신호를 생성하여 제1 데이터 라인(D1)을 통해 표시 패널(520)에 제공할 수 있다. 제2 데이터 전류 DAC 회로(CD2)는 데이터 구동부 제어 신호(DCS)에 기초하여 제2 데이터 신호를 생성하여 제2 데이터 라인(D2)을 통해 표시 패널(520)에 제공할 수 있다. 제N 데이터 전류 DAC 회로(CDN)는 데이터 구동부 제어 신호(DCS)에 기초하여 제N 데이터 신호를 생성하여 제N 데이터 라인(DN)을 통해 표시 패널(520)에 제공할 수 있다.

스캔 구동부(540)는 복수의 스캔 전류 DAC 회로들(CS1, CS2 내지 CSN)을 포함한다. 스캔 전류 DAC 회로들(CS1, CS2 내지 CSN)의 각각은 도 1 및 9의 전류 DAC 회로들(100, 300) 중 하나와 동일 또는 유사한 구조를 가질 수 있다. 제1 스캔 전류 DAC 회로(CS1)는 스캔 구동부 제어 신호(SCS)에 기초하여 제1 스캔 신호를 생성하여 제1 스캔 라인(S1)을 통해 표시 패널(520)에 제공할 수 있다. 제2 스캔 전류 DAC 회로(CS2)는 스캔 구동부 제어 신호(SCS)에 기초하여 제2 스캔 신호를 생성하여 제2 스캔 라인(S2)을 통해 표시 패널(520)에 제공할 수 있다. 제N 스캔 전류 DAC 회로(CSN)는 스캔 구동부 제어 신호(SCS)에 기초하여 제N 스캔 신호를 생성하여 제N 스캔 라인(SN)을 통해 표시 패널(520)에 제공할 수 있다.

전력 제어부(530)는 표시 패널(520)을 구동하기 위해 표시 패널(520)에 전원 전압(ELVDD) 및 접지 전압(ELVSS)을 제공한다.

도 12는 도 11의 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.

도 12를 참조하면, 전자 기기(600)는 프로세서(610), 메모리 장치(620), 저장 장치(630), 입출력 장치(640), 파워 서플라이(650) 및 표시 장치(660)를 포함할 수 있다. 전자 기기(600)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 한편, 전자 기기(600)는 스마트폰으로 구현될 수 있으나, 전자 기기(600)가 그에 한정되는 것은 아니다.

프로세서(610)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(610)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(610)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 연결될 수 있다. 실시예에 따라서, 프로세서(610)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.

메모리 장치(620)는 전자 기기(600)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(620)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.

저장 장치(630)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(640)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(650)는 전자 기기(600)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(660)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.

표시 장치(660)는 도 11의 표시 장치(500)일 수 있다. 유기 발광 다이오드 표시 장치(660)에 대하여 도 1 내지 11을 참조하여 이해할 수 있으므로 설명을 생략한다.

실시예에 따라, 전자 기기(600)는 디지털 TV(Digital Television), 3D TV, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 태블릿 컴퓨터(Table Computer), 휴대폰(Mobile Phone), 스마트폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 등과 같은 표시 장치(660)를 포함하는 임의의 전자 기기일 수 있다.

본 발명은 전류 DAC 회로를 이용하는 다양한 전자 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 전류 DAC 회로를 구비하는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

제1 노드에 기준 전류를 흘려주는 기준 전류원;
상기 기준 전류를 복사하여 생성된 복사 전류를 제2 노드로 출력하는 제1 및 제2 PMOS 트랜지스터들을 포함하고, 제1 및 제2 클럭 신호들에 응답하여 주기적으로 상기 제1 및 제2 PMOS 트랜지스터들의 회로 구조 상 위치를 상호 교환하는 초퍼 안정화(Chopper stabilization)를 통해 상기 제1 및 제2 PMOS 트랜지스터들의 노이즈를 감소시키는 전류 복사부(Current mirror);
데이터 입력 신호에 기초하여 제1 내지 제N 인에이블 신호들을 생성하는 디코더(N은 자연수); 및
상기 복사 전류 및 상기 제1 내지 제N 인에이블 신호들에 기초하여 제1 내지 제N 양성 전류들 및 제1 내지 제N 음성 전류들을 각각 생성하는 제1 내지 제N 전류 DAC(Digital-to-Analog Converter) 유닛들을 포함하는 전류 DAC 회로(Current DAC circuit).
제1 항에 있어서,
상기 제1 및 제2 PMOS 트랜지스터들의 노이즈는 플리커 노이즈(Flicker noise)인 전류 DAC 회로.
제1 항에 있어서,
상기 제1 클럭 신호의 활성화 구간과 상기 제2 클럭 신호의 활성화 구간은 서로 겹치지 않고,
상기 전류 복사부는 상기 제1 및 제2 클럭 신호들의 주기에 따라 주기적으로 상기 초퍼 안정화를 수행하는 전류 DAC 회로.
제1 항에 있어서,
상기 전류 복사부는 제1 내지 제4 스위치들을 더 포함하고,
상기 제1 PMOS 트랜지스터의 소스 단자에 전원 전압이 인가되고, 상기 제1 PMOS 트랜지스터의 게이트 단자는 상기 제1 노드에 연결되고, 상기 제1 PMOS 트랜지스터의 드레인 단자는 제1 내부 노드와 연결되고,
상기 제2 PMOS 트랜지스터의 소스 단자에 전원 전압이 인가되고, 상기 제2 PMOS 트랜지스터의 게이트 단자는 상기 제1 노드에 연결되고, 상기 제2 PMOS 트랜지스터의 드레인 단자는 제2 내부 노드와 연결되고,
상기 제1 스위치의 제1 말단은 상기 제1 내부 노드와 연결되고, 상기 제1 스위치의 제2 말단은 상기 제1 노드와 연결되고, 상기 제1 스위치의 제1 및 제2 말단들은 상기 제1 클럭 신호에 응답하여 연결 또는 분리되고,
상기 제2 스위치의 제1 말단은 상기 제2 내부 노드와 연결되고, 상기 제2 스위치의 제2 말단은 상기 제2 노드와 연결되고, 상기 제2 스위치의 제1 및 제2 말단들은 상기 제1 클럭 신호에 응답하여 연결 또는 분리되고,
상기 제3 스위치의 제1 말단은 상기 제2 내부 노드와 연결되고, 상기 제3 스위치의 제2 말단은 상기 제1 노드와 연결되고, 상기 제3 스위치의 제1 및 제2 말단들은 상기 제2 클럭 신호에 응답하여 연결 또는 분리되고,
상기 제4 스위치의 제1 말단은 상기 제1 내부 노드와 연결되고, 상기 제4 스위치의 제2 말단은 상기 제2 노드와 연결되고, 상기 제4 스위치의 제1 및 제2 말단들은 상기 제2 클럭 신호에 응답하여 연결 또는 분리되는 전류 DAC 회로.
제4 항에 있어서,
상기 제1 클럭 신호가 활성화된 경우 상기 제1 PMOS 트랜지스터의 드레인 단자는 상기 제1 노드에 연결되고 상기 제2 PMOS 트랜지스터의 드레인 단자는 상기 제2 노드에 연결되고,
상기 제2 클럭 신호가 활성화된 경우 상기 제1 PMOS 트랜지스터의 드레인 단자는 상기 제2 노드에 연결되고 상기 제2 PMOS 트랜지스터의 드레인 단자는 상기 제1 노드에 연결되는 전류 DAC 회로.
제1 항에 있어서,
상기 제K 전류 DAC 유닛은 기준 NMOS 트랜지스터, 구동 NMOS 트랜지스터 및 제1 내지 제6 스위치들을 포함하고,
상기 제1 스위치의 제1 말단은 상기 제2 노드와 연결되고, 상기 제1 스위치의 제2 말단은 제1 내부 노드와 연결되고, 상기 제1 스위치의 제1 및 제2 말단들은 제3 클럭 신호에 응답하여 연결 또는 분리되고,
상기 제2 스위치의 제1 말단은 제2 내부 노드와 연결되고, 상기 제2 스위치의 제2 말단은 제3 내부 노드와 연결되고, 상기 제2 스위치의 제1 및 제2 말단들은 상기 제3 클럭 신호에 응답하여 연결 또는 분리되고,
상기 제3 스위치의 제1 말단은 상기 제2 내부 노드와 연결되고, 상기 제3 스위치의 제2 말단은 상기 제1 내부 노드와 연결되고, 상기 제3 스위치의 제1 및 제2 말단들은 제4 클럭 신호에 응답하여 연결 또는 분리되고,
상기 제4 스위치의 제1 말단은 상기 제2 노드와 연결되고, 상기 제4 스위치의 제2 말단은 상기 제3 내부 노드와 연결되고, 상기 제4 스위치의 제1 및 제2 말단들은 상기 제4 클럭 신호에 응답하여 연결 또는 분리되고,
상기 제5 스위치의 제1 말단에 상기 제2 내부 노드가 연결되고, 상기 제5 스위치의 제2 말단에서 상기 제K 음성 전류가 출력되고, 상기 제5 스위치의 제1 및 제2 말단들은 상기 제K 인에이블 신호의 반전 신호에 응답하여 연결 또는 분리되고,
상기 제6 스위치의 제1 말단에 상기 제2 내부 노드가 연결되고, 상기 제6 스위치의 제2 말단에서 상기 제K 양성 전류가 출력되고, 상기 제6 스위치의 제1 및 제2 말단들은 상기 제K 인에이블 신호에 응답하여 연결 또는 분리되고,
상기 기준 NMOS 트랜지스터의 드레인 단자는 상기 제1 내부 노드에 연결되고, 상기 기준 NMOS 트랜지스터의 게이트 단자는 상기 제2 노드에 연결되고, 상기 기준 NMOS 트랜지스터의 소스 단자에 접지 전압이 인가되고,
상기 구동 NMOS 트랜지스터의 드레인 단자는 상기 제3 내부 노드에 연결되고, 상기 구동 NMOS 트랜지스터의 게이트 단자는 상기 제2 노드에 연결되고, 상기 구동 NMOS 트랜지스터의 소스 단자에 접지 전압이 인가되는 전류 DAC 회로.
제6 항에 있어서,
상기 제3 클럭 신호의 활성화 구간과 상기 제4 클럭 신호의 활성화 구간은 서로 겹치지 않는 전류 DAC 회로.
제6 항에 있어서,
상기 제3 클럭 신호가 활성화된 경우 상기 기준 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되고 상기 구동 NMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결되고,
상기 제4 클럭 신호가 활성화된 경우 상기 기준 NMOS 트랜지스터의 드레인은 상기 제2 내부 노드에 연결되고 상기 구동 NMOS 트랜지스터의 드레인은 상기 제2 노드에 연결되는 전류 DAC 회로.
제1 항에 있어서,
상기 제1 내지 제N 인에이블 신호들 중 활성화된 신호의 개수는 상기 데이터 입력 신호의 크기에 비례하는 전류 DAC 회로.
데이터 입력 신호에 기초하여 제1 내지 제N 인에이블 신호들을 생성하는 디코더(N은 자연수); 및
상기 제1 내지 제N 인에이블 신호들에 기초하여 제1 내지 제N 양성 전류들 및 제1 내지 제N 음성 전류들을 각각 생성하는 제1 내지 제N 내부 회로들을 포함하고,
상기 제K 내부 회로는 (K는 N이하 자연수),
제K 기준 전류를 생성하는 기준 전류원;
상기 제K 기준 전류를 복사하여 제K 복사 전류를 출력하는 제1 및 제2 PMOS 트랜지스터들을 포함하고, 제1 및 제2 클럭 신호들에 응답하여 주기적으로 상기 제1 및 제2 PMOS 트랜지스터들의 회로 구조 상 위치를 상호 교환하는 초퍼 안정화(Chopper stabilization)를 통해 상기 제1 및 제2 PMOS 트랜지스터들의 노이즈를 감소시키는 전류 복사부(Current mirror); 및
상기 제K 복사 전류 및 상기 제K 인에이블 신호에 기초하여 상기 제K 양성 전류 및 상기 제K 음성 전류를 생성하는 제K 전류 DAC 유닛을 포함하는 전류 DAC 회로(Current DAC circuit).