KR102164755B1

KR102164755B1 - 전류 구동 디지털 아날로그 변환기

Info

Publication number: KR102164755B1
Application number: KR1020190114092A
Authority: KR
Inventors: 박준영
Original assignee: 관악아날로그 주식회사
Priority date: 2019-09-17
Filing date: 2019-09-17
Publication date: 2020-10-14
Also published as: WO2021054629A1

Abstract

본 발명의 일 실시예에 의한 전류 구동 디지털 아날로그 변환기는 제 1 기준 전류에 따라 전류를 미러링하는 제 1 전류 미러; 제 1 선택 신호에 따라 제 1 전류 미러로부터 제 2 기준 전류와 제 3 기준 전류를 출력하는 제 1 스위칭 회로; 제 2 기준 전류에 따라 전류를 미러링하는 제 2 전류 미러; 제 3 기준 전류에 따라 전류를 미러링하는 제 3 전류 미러; 제 2 선택 신호에 따라 상기 제 2 전류 미러로부터 제 1 출력 전류를 출력하는 제 2 스위칭 회로; 및 제 2 선택 신호에 따라 제 3 전류 미러로부터 제 2 출력 전류를 출력하는 제 3 스위칭 회로를 포함하되, 제 1 출력 전류와 상기 제 2 출력 전류의 합을 출력 전류로 제공한다.

Description

전류 구동 디지털 아날로그 변환기{CURRENT STEERING DIGITAL-TO-ANALOG CONVERTER}

본 기술은 전류 구동 디지털 아날로그 변환기에 관한 것으로서 플리커 노이즈가 저감된 전류 구동 디지털 아날로그 변환기에 관한 것이다.

종래의 전류 구동 디지털 아날로그 변환기(DAC: Digital-to-Analog Converter)는 디지털 값에 대응하는 전류비로 전류를 미러링하여 출력한다.

예를 들어 미국 특허 7847717호의 도 2에 이러한 종래의 회로가 개시되어 있다.

종래의 전류 구동 DAC에서는 기준 전류원의 노이즈가 전류비만큼 증폭되어 출력 전류에 부가되는 문제가 있다.

또한 종래의 전류 구동 DAC에서는 최대 전류비가 커짐에 따라 트랜지스터 개수가 증가하는 문제가 있다.

예를 들어 전류비가 최대 256인 경우 전류 미러용 트랜지스터를 256개 구비하고 이들을 개별적으로 스위칭한다.

만일 전류비를 낮게 설정하면 선택되지 않은 트랜지스터들은 사용되지 않으므로 활용도에 따라 회로의 면적이 과다하게 증가하는 문제가 있다.

KR 10-2017-0000542 A US 7847717 B2 US 8943251 B2 US 9450599 B1

본 기술은 노이즈가 저감된 전류 구동 DAC를 제공한다.

본 기술은 전류비가 높은 경우에도 트랜지스터의 개수를 줄여 회로 면적을 줄일 수 있는 전류 구동 DAC를 제공한다.

본 기술에 의한 전류 구동 DAC는 상대적으로 적은 수의 트랜지스터를 이용하여 전류비를 높일수 있다.

본 기술에 의한 전류 구동 DAC는 동적으로 소자를 변경함으로써 소자의 미스매치로 인한 에러를 줄일 수 있다.

도 1은 본 발명의 일 실시예에 의한 전류 구동 DAC를 나타내는 회로도.
도 2는 본 발명의 다른 실시예에 의한 전류 구동 DAC를 나타내는 회로도.
도 3은 도 2의 제 1 스위칭 회로를 나타내는 회로도.
도 4는 도 2의 제 5 스위칭 회로를 나타내는 회로도.
도 5는 도 3의 제 6 스위칭 회로를 나타내는 회로도.
도 6은 본 발명의 일 실시예에 의한 동적 소자 매칭 동작을 나타내는 파형도.

이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 개시한다.

도 1은 본 발명의 일 실시예에 의한 전류 구동 DAC(1000)를 나타내는 회로도이다.

본 실시예에서 전류 구동 DAC(1000)는 제어 회로(1), 기준 전류원(2), 제 1 전류 미러(10), 제 2 전류 미러(20), 제 3 전류 미러(30), 제 1 스위칭 회로(100), 제 2 스위칭 회로(200) 및 제 3 스위칭 회로(300)를 포함한다.

제 1 전류 미러(10)와 제 1 스위칭 회로(100)는 제 1 선택 신호(S)에 따라 기준 전류원(2)에서 제공하는 제 1 기준 전류(I_R1 = Iref)를 복제하여 제 2 기준 전류(I_R2)와 제 3 기준 전류(I_R3)를 생성한다.

제 2 전류 미러(20)와 제 2 스위칭 회로(200)는 제 2 선택 신호(S2)에 따라 제 2 기준 전류(I_R2)를 미러링하여 제 1 출력 전류(I_O1)를 생성한다.

제 3 전류 미러(30)와 제 3 스위칭 회로(300)는 제 2 선택 신호(S2)에 따라 제 3 기준 전류(I_R3)를 미러링하여 제 2 출력 전류(I_O2)를 생성한다.

제어 회로(1)는 제 1 선택 신호(S), 제 2 선택 신호(S2)에 따라 제 1 내지 제 3 스위칭 회로(100 - 300)를 제어한다.

제어 회로(1)의 동작은 도 6의 타이밍도를 참조하여 구체적으로 개시한다.

도 1의 실시예에서 제 1 전류 미러(10)는 제 1 기준 전류(I_R1)를 최대 N(N은 2 이상의 자연수)배까지 미러링 할 수 있다.

제 1 전류 미러(10)는 PMOS 트랜지스터를 이용하여 구성되는데 이를 이용한 전류 미러 회로는 잘 알려진 것이므로 구체적인 설명을 생략한다.

제 1 선택 신호(S)의 값이 n(n은 정수, 0 ≤ n ≤ N)에 대응하는 값을 가지는 경우 제 1 스위칭 회로(100)는 미러링되어 출력되는 전류 중 n에 대응하는 것을 제 2 기준 전류(I_R2)로 출력하고 (N-n)에 대응하는 것을 제 3 기준 전류(I_R3)로 출력한다.

이에 따라 제 2 기준 전류(I_R2)는 수학식 1과 같이 표현되고, 제 3 기준 전류(I_R3)는 수학식 2와 같이 표현된다.

본 실시예에서 제 2 전류 미러(20)는 제 2 기준 전류(I_R2)를 최대 M(M은 2 이상의 자연수)배까지 미러링 할 수 있다.

제 2 전류 미러(20)는 더미 트랜지스터(21)를 더 포함한다.

제 2 전류 미러(20)는 NMOS 트랜지스터를 이용하여 구성되는데 이를 이용한 전류 미러 회로는 잘 알려진 것이므로 구체적인 설명을 생략한다.

제 2 선택 신호(S2)의 값이 m(m은 정수, 0 ≤ m ≤ M)에 대응하는 값을 가지는 경우 제 2 스위칭 회로(200)는 더미 트랜지스터(21)에서 미러링되는 전류를 포함하여 제 2 기준 전류(I_R2)를 (m+1)배만큼 미러링하여 제 1 출력 전류(I_O1)로 제공한다.

제 2 기준 전류(I_R2)는 수학식 1과 같으므로 제 1 출력 전류(I_O1)는 수학식 3과 같이 표현된다.

본 실시예에서 제 3 전류 미러(30)는 제 3 기준 전류(I_R3)를 최대 M+1배까지 미러링 할 수 있다.

제 3 전류 미러(30)는 NMOS 트랜지스터를 이용하여 구성되는데 이를 이용한 전류 미러 회로는 잘 알려진 것이므로 구체적인 설명을 생략한다.

제 2 선택 신호(S2)의 값이 m에 대응하는 값을 가지는 경우 제 3 스위칭 회로(300)는 제 3 기준 전류(I_R3)를 m배만큼 미러링하여 제 2 출력 전류(I_O2)로 제공한다.

제 3 기준 전류(I_R3)는 수학식 2와 같으므로 제 2 출력 전류(I_O2)는 수학식 4과 같이 표현된다.

전류 구동 DAC(1000)에서 출력되는 출력 전류(Io)는 제 1 출력 전류(I_O1)와 제 2 출력 전류(I_O2)의 합으로서 수학식 5와 같이 표현된다.

이에 따라 예를 들어 N = 16, M = 7이라고 하면 본 실시예에 의한 전류 구동 DAC는 0 ~ 128까지의 디지털 신호를 아날로그 신호로 변환할 수 있다.

수학식 5에서 m, n의 최대값은 각각 M, N이므로 종래와 같이 전류 미러를 구성하기 위해서는 약 N x (M+1)개의 트랜지스터를 필요로 한다.

본 실시예에서는 제 1 내지 제 3 전류 미러에 포함된 트랜지스터의 개수는 약 (N+2M)개이므로 종래의 기술에 비하여 트랜지스터의 개수를 현저하게 줄일 수 있다.

도 2는 본 발명의 다른 실시예에 의한 전류 구동 DAC(2000)를 나타내는 회로도이다.

도 2의 실시예는 차동 출력 신호를 제공하는 점을 제외하고 실질적으로는 도 1의 실시예와 동일하다.

도 2의 전류 구동 DAC(2000)는 제어 회로(1-1), 기준 전류원(2), 제 1 전류 미러(10-1), 제 2 전류 미러(20), 제 3 전류 미러(30), 제 1 스위칭 회로(100-1), 제 2 스위칭 회로(200) 및 제 3 스위칭 회로(300)를 포함한다.

제 1 전류 미러(10-1)는 제 1 기준 전류(I_R1)를 복제하여 제 4 기준 전류(I_R4= I_R1)를 제공하는 트랜지스터를 더 포함하는 점을 제외하고 도 1에 도시된 것과 동일하다.

마찬가지로 제 1 스위칭 회로(100-1)는 제 1 기준 전류(I_R1 = Iref)를 복제한 제 4 기준 전류(I_R4)를 더 출력하는 점을 제외하고 도 1에 도시된 것과 실질적으로 동일하다.

제 2 전류 미러(20), 제 2 스위칭 회로(200), 제 3 전류 미러(30), 제 3 스위칭 회로(300)의 구성 및 기능은 도 1에 도시된 것과 실질적으로 동일하다.

다만 도 2의 실시예에서 제 1 출력 전류(I_O1)와 제 2 출력 전류(I_O1)의 합은 제 1 차동 출력 전류(I_ON)에 대응한다.

도 2의 전류 구동 DAC(2000)는 제 4 전류 미러(40), 제 5 전류 미러(50), 제 6 전류 미러(60), 제 4 스위칭 회로(400), 제 5 스위칭 회로(500) 및 제 6 스위칭 회로(600)를 더 포함한다.

제 4 전류 미러(40)는 PMOS 트랜지스터가 아닌 NMOS 트랜지스터를 이용하여 구현된 점을 제외하고 제 1 전류 미러(10)와 실질적으로 동일한 기능을 수행한다.

또한 제 5 전류 미러(50)는 NMOS 트랜지스터가 아닌 PMOS 트랜지스터를 이용하여 구현된 점을 제외하고 제 2 전류 미러(20)와 실질적으로 동일한 기능을 수행한다.

제 5 전류 미러(50)는 제 2 전류 미러(20)와 마찬가지로 추가 전류를 제공하는 더미 트랜지스터(51)를 더 포함한다.

또한 제 6 전류 미러(60)는 NMOS 트랜지스터가 아닌 PMOS 트랜지스터를 이용하여 구현된 점을 제외하고 제 3 전류 미러(30)와 실질적으로 동일한 기능을 수행한다.

제 4 스위칭 회로(400)는 제 1 스위칭 회로(100)와 마찬가지로 제 1 선택 신호(S)에 따라 제 4 기준 전류(I_R4)로부터 제 5 기준 전류(I_R5)와 제 6 기준 전류(I_R6)를 출력한다.

전술한 바와 같이 제 4 기준 전류(I_R4)는 제 1 기준 전류(I_R1)와 크기가 동일하다.

또한 제 5 기준 전류(I_R5)는 제 2 기준 전류(I_R2)와 크기가 동일하고 제 6 기준 전류(I_R6)는 제 3 기준 전류(I_R3)와 크기가 동일하다.

제 5 스위칭 회로(500)는 제 2 스위칭 회로(200)와 마찬가지로 제 2 선택 신호(S2)에 따라 제 5 기준 전류(I_R5)로부터 제 3 출력 전류(I_O3)를 출력한다. 이때 제 3 출력 전류(I_O3)는 제 1 출력 전류(I_O1)와 크기가 동일하다.

제 6 스위칭 회로(600)는 제 3 스위칭 회로(300)와 마찬가지로 제 2 선택 신호(S2)에 따라 제 6 기준 전류(I_R6)로부터 제 4 출력 전류(I_O4)를 출력한다. 이때 제 4 출력 전류(I_O4)는 제 2 출력 전류(I_O2)와 크기가 동일하다.

제 3 출력 전류(I_O3)와 제 4 출력 전류(I_O4)의 합은 제 2 차동 출력 전류(I_OP)에 대응하는데 크기는 제 1 차동 출력 전류(I_ON)와 동일하며 출력 방향은 반대가 된다.

제어 회로(1-1)는 제 1 선택 신호(S), 제 2 선택 신호(S2)에 따라 제 1 내지 제 6 스위칭 회로(100-1 ~ 600)를 제어한다.

도 3은 도 2의 제 1 전류 미러(10-1)와 제 1 스위칭 회로(100-1)를 나타낸 회로도이다.

본 실시예에서 제 1 전류 미러(10-1)는 소스가 제 1 전원(VDD)에 공통 연결된 N+2개의 PMOS 트랜지스터를 포함하는데 N+2개의 PMOS 트랜지스터는 게이트가 공통 연결된다.

이하에서는 제 1 전류 미러(10-1)에서 기준 전류원과 연결되는 트랜지스터를 기준 트랜지스터, 나머지를 미러 트랜지스터로 지칭한다.

기준 트랜지스터의 드레인은 제 11 노드(N11)에 연결된다.

나머지 N+1개의 미러 트랜지스터 중 1개의 미러 트랜지스터는 제 14 노드(N14)에 연결된다.

나머지 N개의 미러 트랜지스터 중 제 1 선택 신호(S)에 따라 선택되는 n개의 미러 트랜지스터의 드레인은 제 12 노드(N12)에 연결되고, 제 1 선택 신호(S)에 따라 선택되지 않은 (N-n)개의 미러 트랜지스터의 드레인은 제 13 노드(N13)에 연결된다.

제 11 노드(N11)를 통해 제 1 기준 전류(I_R1)가 제공되고, 제 12 노드(N12)를 통해 제 2 기준 전류(I_R2)가 제공되고, 제 13 노드(N13)를 통해 제 3 기준 전류(I_R2)가 제공되고, 제 14 노드(N14)를 통해 제 4 기준 전류(I_R4)가 제공된다.

본 실시예에서 제 1 스위칭 회로(100-1)는 동적 소자 매칭(DEM: Dynamic Element Matching) 기술을 적용한다.

본 실시예에서는 일정한 주기마다 제 1 전류 미러(10-1)에 포함된 다수의 트랜지스터의 연결 관계를 순차적으로 변경하여 소자들 사이의 미스매치로 인한 문제를 해결할 수 있다.

예를 들어 초기에는 맨 좌측의 트랜지스터가 기준 트랜지스터에 대응하지만 일정한 주기마다 기준 트랜지스터의 위치가 점차 우측으로 쉬프트될 수 있다.

나머지 N+1 개의 미러 트랜지스터의 위치 역시 기준 트랜지스터의 쉬프트에 대응하여 초기의 위치를 기준으로 순차적으로 쉬프트될 수 있다.

동적 소자 매칭을 위해 제 1 스위칭 회로(100-1)는 제 1 기준 신호(R1)에 의해 제어되는 다수의 제 1 기준 스위치(1SW), 제 1 선택 신호(S)에 의해 제어되는 다수의 제 1 선택 스위치(SSW), 제 1 선택 신호(S)를 비트 단위로 반전한 제 1 비선택 스위치(SB)에 의해 제어되는 다수의 제 1 비선택 스위치(BSW), 출력 선택 신호(O)에 의해 제어되는 다수의 출력 선택 스위치(OSW)를 포함한다.

본 실시예에서 제 1 기준 신호(R1)는 N+2 비트의 신호로서 제 1 전류 미러(10-1)에 포함된 다수의 PMOS 트랜지스터 중 비트값이 "1"에 대응하는 위치의 PMOS 트랜지스터가 기준 트랜지스터가 되어 제 11 노드(N11)에 연결되도록 다수의 제 1 기준 스위치(1SW)를 제어한다.

본 실시예에서 출력 선택 신호(O)는 N+2 비트의 신호로서 제 1 전류 미러(10-1)에 포함된 다수의 PMOS 트랜지스터 중 비트값이 "1"에 대응하는 위치의 PMOS 트랜지스터가 제 14 노드(N14)에 연결된다.

본 실시예에서 제 1 선택 신호(S)는 N+2 비트의 신호로서 제 1 전류 미러(10-1)에 포함된 다수의 PMOS 트랜지스터 중 비트값이 "1"에 대응하는 위치의 PMOS 트랜지스터가 제 12 노드(N12)에 연결된다.

본 실시예에서 제 1 비선택 신호(SB)는 N+2 비트의 신호로서 제 1 전류 미러(10-1)에 포함된 다수의 PMOS 트랜지스터 중 비트값이 "1"에 대응하는 위치의 PMOS 트랜지스터가 제 13 노드(N13)에 연결된다.

도 6은 제어 회로(1-1)의 동작을 나타내는 타이밍도이다.

도 6의 파형도는 N = 16, M = 7, n = 8, m = 2 인 경우를 기준으로 작성된 것이다.

제어 회로(1-1)는 클록 신호(DEMCLK)에 따라 제 1 기준 신호(R1), 제 1 선택 신호(S), 제 1 비선택 신호(SB), 출력 선택 신호(O)를 순차적으로 쉬프트하여 동적 원소 매칭 동작을 제어한다.

예를 들어 T0에서 제 1 기준 신호(R1)는 0번 비트가 1이고 나머지는 0인 18비트 신호이고, 출력 선택 신호(O)는 17번 비트가 1이고 나머지는 0인 18비트 신호이고, 제 1 선택 신호(S)는 1번에서 7번까지의 비트가 1이고 나머지는 0인 18비트 신호이고, 제 1 비선택 신호(SB)는 8번에서 16번까지의 비트가 1이고 나머지는 0인 18비트 신호이다.

제어 회로(1-1)는 T1, T2, T3에서 제 1 기준 신호(R1), 출력 선택 신호(O), 제 1 선택 신호(S), 제 1 비선택 신호(SB)를 각각 왼쪽으로 1비트씩 쉬프트한다.

도 1의 제 1 전류 미러(10)는 PMOS 트랜지스터의 개수가 N+1개로서 제 4 기준 전류(I_R4)를 제공하지 않는 점을 제외하고 도 2의 제 1 전류 미러(10-1)와 실질적으로 동일하므로 구체적인 설명을 생략한다.

또한 도 2의 제 4 전류 미러(40)는 PMOS 트랜지스터가 아닌 NMOS 트랜지스터를 포함하는 점에서 도 1의 제 1 전류 미러(10)와 동일하므로 구체적인 설명을 생략한다.

이에 따라 도 1의 제 1 스위칭 회로(100)와 도 2의 제 4 스위칭 회로(400)의 동작 역시 도 2의 제 1 스위칭 회로(100-1)의 동작과 실질적으로 동일하므로 구체적인 설명을 생략한다.

도 4는 도 2의 제 5 전류 미러(50)와 제 5 스위칭 회로(500)를 나타낸 회로도이다.

본 실시예에서 제 5 전류 미러(50)는 소스가 제 1 전원(VDD)에 공통 연결된 M+2개의 PMOS 트랜지스터를 포함하는데 M+2개의 PMOS 트랜지스터는 게이트가 공통 연결된다.

이하에서는 제 5 전류 미러(50)에서 제 5 기준 전류(I_R5)가 제공되는 트랜지스터를 기준 트랜지스터, 나머지를 미러 트랜지스터로 지칭한다.

M+1개의 미러 트랜지스터 중 하나는 더미 트랜지스터 또는 더미 미러 트랜지스터로 지칭할 수 있다.

더미 트랜지스터는 더미 선택 신호(D)에 의해서 선택이 될 수 있다.

나머지 M개의 미러 트랜지스터 중 제 2 선택 신호(S2)에 따라 대응하는 개수(m)의 미러 트랜지스터가 선택된다.

기준 트랜지스터의 드레인은 제 51 노드(N51)에 연결된다.

M+2개의 PMOS 트랜지스터 중 제 2 선택 신호(S2)에 따라 선택되는 m개의 PMOS 트랜지스터와 더미 선택 신호(D)에 의해 선택된 1 개의 PMOS 트랜지스터의 드레인은 제 52 노드(N52)에 연결된다.

제 51 노드(N21)를 통해 제 5 기준 전류(I_R5)가 제공되고, 제 52 노드(N52)를 통해 제 3 출력 전류(I_O3)가 제공된다.

본 실시예에서 제 5 스위칭 회로(500) 역시 동적 소자 매칭 기술이 적용된다.

동적 소자 매칭을 위해 제 5 스위칭 회로(500)는 제 2 기준 신호(R2)에 의해 제어되는 다수의 제 2 기준 스위치(2SW), 제 2 선택 신호(S2)에 의해 제어되는 다수의 제 2 선택 스위치(SSW2), 더미 선택 신호(D)에 의해 제어되는 다수의 더미 선택 스위치(DSW)를 포함한다.

본 실시예에서 제 2 기준 신호(R2)는 M+2 비트의 신호로서 제 5 전류 미러(50)에 포함된 다수의 PMOS 트랜지스터 중 비트값 "1"에 대응하는 위치의 PMOS 트랜지스터가 기준 트랜지스터가 되어 제 21 노드(N21)에 연결되도록 다수의 제 2 기준 스위치(2SW)를 제어한다.

본 실시예에서 더미 선택 신호(D)는 M+2 비트의 신호로서 제 5 전류 미러(50)에 포함된 다수의 PMOS 트랜지스터 중 비트값 "1"에 대응하는 위치의 PMOS 트랜지스터가 제 22 노드(N22)에 연결된다.

본 실시예에서 제 2 선택 신호(S2)는 M+2 비트의 신호로서 제 5 전류 미러(50)에 포함된 다수의 PMOS 트랜지스터 중 비트값 "1"에 대응하는 위치의 PMOS 트랜지스터가 제 22 노드(N22)에 연결된다.

도 6은 제어 회로(1-1)의 동작을 나타내는 타이밍도이다.

제어 회로(1-1)는 클록 신호(DEMCLK)에 따라 제 2 기준 신호(R2), 제 2 선택 신호(S2), 더미 선택 신호(D)를 순차적으로 쉬프트하여 동적 원소 매칭 동작을 제어한다.

예를 들어 T0에서 제 2 기준 신호(R2)는 0번 비트가 1이고 나머지는 0인 9비트 신호이고, 더미 선택 신호(D)는 8번 비트가 1이고 나머지는 0인 9비트 신호이고, 제 2 선택 신호(S2)는 1번에서 2번까지의 비트가 1이고 나머지는 0인 9비트 신호이다.

제어 회로(1-1)는 T1, T2, T3에서 제 2 기준 신호(R2), 더미 선택 신호(D), 제 2 선택 신호(S2)를 각각 왼쪽으로 1비트씩 쉬프트한다.

도 1, 2의 제 2 전류 미러(10)는 PMOS 트랜지스터가 아닌 NMOS 트랜지스터를 포함하는 점에서 도 2의 제 5 전류 미러(50)와 동일하므로 구체적인 설명을 생략한다.

이에 따라 도 1, 도 2의 제 2 스위칭 회로(200)의 동작과 실질적으로 동일하므로 구체적인 설명을 생략한다.

도 5는 도 2의 제 6 전류 미러(60)와 제 6 스위칭 회로(600)를 나타낸 회로도이다.

본 실시예에서 제 6 전류 미러(60)는 소스가 제 1 전원(VDD)에 공통 연결된 M+2개의 PMOS 트랜지스터를 포함하는데 M+2개의 PMOS 트랜지스터는 게이트가 공통 연결된다.

제 6 전류 미러(60)에서는 M+1개의 PMOS 트랜지스터만 있어도 충분하나 제 5 전류 미러(50)에서 사용되는 더미 트랜지스터를 고려하여 M+2 개의 PMOS 트랜지스터를 포함함으로써 제 5 스위칭 회로(500)와 제 6 스위칭 회로(600)를 제어하는데 제 2 선택 신호(S2)를 공유할 수 있다.

이하에서는 제 6 전류 미러(60)에서 제 6 기준 전류(I_R6)가 제공되는 트랜지스터를 기준 트랜지스터, 나머지를 미러 트랜지스터로 지칭한다.

기준 트랜지스터의 드레인은 제 61 노드(N61)에 연결된다.

총 M+2개의 PMOS 트랜지스터 중 제 2 선택 신호(S2)에 따라 선택되는 m개의 트랜지스터의 드레인은 제 62 노드(N62)에 연결된다.

제 61 노드(N61)를 통해 제 6 기준 전류(I_R6)가 제공되고, 제 62 노드(N62)를 통해 제 4 출력 전류(I_O4)가 제공된다.

본 실시예에서 제 6 스위칭 회로(600) 역시 동적 소자 매칭 기술이 적용된다.

동적 소자 매칭을 위해 제 6 스위칭 회로(600)는 제 2 기준 신호(R2)에 의해 제어되는 다수의 제 3 기준 스위치(3SW), 제 2 선택 신호(S2)에 의해 제어되는 다수의 제 3 선택 스위치(SSW3)를 포함한다.

전술한 바와 같이 본 실시예에서 제 2 기준 신호(R2)는 M+2 비트의 신호로서 제 6 전류 미러(60)에 포함된 다수의 PMOS 트랜지스터 중 비트값 "1"에 대응하는 위치의 PMOS 트랜지스터가 기준 트랜지스터가 되어 제 61 노드(N61)에 연결되도록 다수의 제 3 기준 스위치(3SW)를 제어한다.

전술한 바와 같이 본 실시예에서 제 2 선택 신호(S2)는 M+2 비트의 신호로서 제 6 전류 미러(60)에 포함된 다수의 PMOS 트랜지스터 중 비트값 "1"에 대응하는 위치의 PMOS 트랜지스터가 제 62 노드(N62)에 연결된다.

제 6 스위칭 회로(600)와 관련된 제어 회로(1-1)의 동작은 전술한 바와 동일하다.

도 1, 2의 제 3 전류 미러(30)는 PMOS 트랜지스터가 아닌 NMOS 트랜지스터를 포함하는 점에서 도 2의 제 6 전류 미러(60)와 동일하므로 구체적인 설명을 생략한다.

이에 따라 도 1, 도 2의 제 3 스위칭 회로(300)의 동작은 도 2의 제 6 스위칭 회로(600)의 동작과 실질적으로 동일하므로 구체적인 설명을 생략한다.

본 발명의 권리범위는 이상의 개시로 한정되는 것은 아니다. 본 발명의 권리범위는 청구범위에 문언적으로 기재된 범위와 그 균등범위를 기준으로 해석되어야 한다.

1, 1-1: 제어 회로 2: 기준 전류원
10, 10-1: 제 1 전류 미러 20: 제 2 전류 미러
30: 제 3 전류 미러 40: 제 4 전류 미러
50: 제 5 전류 미러 60: 제 6 전류 미러
100, 100-1: 제 1 스위칭 회로 200: 제 2 스위칭 회로
300: 제 3 스위칭 회로 400: 제 4 스위칭 회로
500: 제 5 스위칭 회로 600: 제 6 스위칭 회로

Claims

제 1 기준 전류에 따라 전류를 미러링하는 제 1 전류 미러;
제 1 선택 신호에 따라 상기 제 1 전류 미러로부터 제 2 기준 전류와 제 3 기준 전류를 출력하는 제 1 스위칭 회로;
상기 제 2 기준 전류에 따라 전류를 미러링하는 제 2 전류 미러;
상기 제 3 기준 전류에 따라 전류를 미러링하는 제 3 전류 미러;
제 2 선택 신호에 따라 상기 제 2 전류 미러로부터 제 1 출력 전류를 출력하는 제 2 스위칭 회로; 및
상기 제 2 선택 신호에 따라 상기 제 3 전류 미러로부터 제 2 출력 전류를 출력하는 제 3 스위칭 회로;
를 포함하되, 상기 제 1 출력 전류와 상기 제 2 출력 전류의 합을 출력 전류로 제공하는 전류 구동 디지털 아날로그 변환기.
청구항 1에 있어서, 제 1 기준 전류를 제공하는 기준 전류원을 더 포함하는 전류 구동 디지털 아날로그 변환기.
청구항 1에 있어서, 상기 제 1 전류 미러는 상기 제 1 기준 전류를 최대 N(N은 자연수)배 미러링하는 전류 구동 디지털 아날로그 변환기.
청구항 3에 있어서, 상기 제 1 선택 신호의 값이 n(n은 0≤n≤N인 정수)에 대응하는 경우 상기 제 1 스위칭 회로는 상기 제 2 기준 전류가 상기 제 1 기준 전류의 n배가 되도록 제어하고 상기 제 3 기준 전류가 상기 제 2 기준 전류의 (N-n)배가 되도록 제어하는 전류 구동 디지털 아날로그 변환기.
청구항 3에 있어서, 상기 제 2 전류 미러는 상기 제 2 기준 전류를 (M+1)(M은 자연수)배 미러링하고, 상기 제 3 전류 미러는 상기 제 3 기준 전류를 M 배 미러링하는 전류 구동 디지털 아날로그 변환기.
청구항 5에 있어서, 상기 제 2 선택 신호의 값이 m(m은 0≤m≤M인 정수)에 대응하는 경우 상기 제 2 스위칭 회로는 상기 제 1 출력 전류가 상기 제 2 기준 전류의 (m+1)배가 되도록 제어하고 상기 제 3 스위칭 회로는 상기 제 2 출력 전류가 상기 제 3 기준 전류의 m배가 되도록 제어하는 전류 구동 디지털 아날로그 변환기.
청구항 6에 있어서, 상기 출력 전류는 상기 제 1 기준 전류의 (N x m + n)배에 대응하는 전류 구동 디지털 아날로그 변환기.
청구항 1에 있어서, 상기 제 1 선택 신호와 상기 제 2 선택 신호에 따라 상기 제 1 스위칭 회로, 상기 제 2 스위칭 회로 및 상기 제 3 스위칭 회로를 제어하는 제어 회로를 더 포함하는 전류 구동 디지털 아날로그 변환기.
청구항 1에 있어서, 상기 제 1 전류 미러는 상기 제 1 기준 전류가 제공되는 기준 트랜지스터와 상기 제 1 기준 전류를 미러링하는 다수의 미러 트랜지스터를 포함하고, 상기 제 1 스위칭 회로는 상기 제 1 선택 신호에 따라 상기 다수의 미러 트랜지스터의 출력을 선택하여 상기 제 2 기준 전류로 제공하는 다수의 제 1 선택 스위치와 상기 제 1 선택 신호에 따라 선택되지 않은 상기 다수의 미러 트랜지스터의 출력을 선택하여 상기 제 3 기준 전류로 제공하는 다수의 제 1 비선택 스위치 포함하는 전류 구동 디지털 아날로그 변환기.
청구항 1에 있어서, 상기 제 2 전류 미러는 상기 제 2 기준 전류가 제공되는 기준 트랜지스터와 상기 제 2 기준 전류를 미러링하는 다수의 미러 트랜지스터를 포함하고, 상기 제 2 스위칭 회로는 상기 제 2 선택 신호에 따라 상기 다수의 미러 트랜지스터의 출력을 선택하여 상기 제 1 출력 전류로 제공하는 다수의 제 2 선택 스위치를 포함하는 전류 구동 디지털 아날로그 변환기.
청구항 10에 있어서, 상기 제 2 스위칭 회로는 상기 다수의 미러 트랜지스터 중 상기 제 2 선택 신호에 따라 선택되지 않은 하나의 미러 트랜지스터의 출력을 선택하여 상기 제 1 출력 전류에 더하여 제공하는 더미 선택 스위치를 포함하는 전류 구동 디지털 아날로그 변환기.
청구항 1에 있어서, 상기 제 3 전류 미러는 상기 제 3 기준 전류가 제공되는 기준 트랜지스터와 상기 제 3 기준 전류를 미러링하는 다수의 미러 트랜지스터를 포함하고, 상기 제 3 스위칭 회로는 상기 제 2 선택 신호에 따라 상기 다수의 미러 트랜지스터의 출력을 선택하여 상기 제 2 출력 전류로 제공하는 다수의 제 3 선택 스위치를 포함하는 전류 구동 디지털 아날로그 변환기.
청구항 1에 있어서,
제 1 기준 전류와 동일한 크기의 제 4 기준 전류에 따라 전류를 미러링하는 제 4 전류 미러;
상기 제 1 선택 신호에 따라 상기 제 4 전류 미러로부터 제 5 기준 전류와 제 6 기준 전류를 출력하는 제 4 스위칭 회로;
상기 제 5 기준 전류에 따라 전류를 미러링하는 제 5 전류 미러;
상기 제 6 기준 전류에 따라 전류를 미러링하는 제 6 전류 미러;
상기 제 2 선택 신호에 따라 상기 제 5 전류 미러로부터 제 3 출력 전류를 출력하는 제 5 스위칭 회로; 및
상기 제 2 선택 신호에 따라 상기 제 6 전류 미러로부터 제 4 출력 전류를 출력하는 제 6 스위칭 회로;
를 더 포함하되,
상기 제 1 출력 전류와 상기 제 2 출력 전류의 합을 제 1 차동 출력 전류로 제공하고, 상기 제 3 출력 전류와 상기 제 4 출력 전류의 합을 제 2 차동 출력 전류로 제공하는 전류 구동 디지털 아날로그 변환기.